JPH04246699A - シグナル・プロセッサ - Google Patents
シグナル・プロセッサInfo
- Publication number
- JPH04246699A JPH04246699A JP3011825A JP1182591A JPH04246699A JP H04246699 A JPH04246699 A JP H04246699A JP 3011825 A JP3011825 A JP 3011825A JP 1182591 A JP1182591 A JP 1182591A JP H04246699 A JPH04246699 A JP H04246699A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- memory
- data delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract 2
- 230000005236 sound signal Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシグナル・プロセッサに
関し、特に音声信号の反射音の処理用として利用される
シグナル・プロセッサに関する。
関し、特に音声信号の反射音の処理用として利用される
シグナル・プロセッサに関する。
【０００２】
【従来の技術】従来のシグナル・プロセッサは、図２に
示されるように、データ遅延用外部メモリ１７に対応し
て、データ入出力端子５２に対応する入出力回路１１と
、データメモリ１２と、入力データに対して、ディジタ
ル・プィルタ等による処理を含むディジタル処理を行う
演算回路１３と、データ遅延用外部メモリ１７を制御す
るデータ遅延制御部１５と、入出力回路１１、データメ
モリ１２、演算回路１３およびデータ遅延制御部１５等
の動作を制御するマイクロプログラム制御部１４と、を
備えるシグナル・プロセッサ１６として構成される。
示されるように、データ遅延用外部メモリ１７に対応し
て、データ入出力端子５２に対応する入出力回路１１と
、データメモリ１２と、入力データに対して、ディジタ
ル・プィルタ等による処理を含むディジタル処理を行う
演算回路１３と、データ遅延用外部メモリ１７を制御す
るデータ遅延制御部１５と、入出力回路１１、データメ
モリ１２、演算回路１３およびデータ遅延制御部１５等
の動作を制御するマイクロプログラム制御部１４と、を
備えるシグナル・プロセッサ１６として構成される。
【０００３】図２において、データ入出力端子５２から
入出力回路１１に入力されるデータは、予めマイクロプ
ログラム制御部１４に書込まれているインストラクショ
ンに従って、内部データバス１０２を介して、データメ
モリ１２、演算回路１３およびデータ遅延制御部１５等
に転送され、それによりディジタル処理が実行される。 ディジタル処理が実行されたデータは、再度内部データ
バス１０２を介して入出力回路１１に転送され、データ
入出力端子５２を介して外部に出力される。
入出力回路１１に入力されるデータは、予めマイクロプ
ログラム制御部１４に書込まれているインストラクショ
ンに従って、内部データバス１０２を介して、データメ
モリ１２、演算回路１３およびデータ遅延制御部１５等
に転送され、それによりディジタル処理が実行される。 ディジタル処理が実行されたデータは、再度内部データ
バス１０２を介して入出力回路１１に転送され、データ
入出力端子５２を介して外部に出力される。
【０００４】この従来のシグナル・プロセッサにおいて
は、主として入力されるデータを演算回路１３において
フィルタ処理するか、またはデータ遅延制御部１５を介
して、データ遅延用外部メモリ１７との間でデータ授受
を行うことにより、遅延された音声信号と原信号とを合
成することによって反射音などの効果が得られている。
は、主として入力されるデータを演算回路１３において
フィルタ処理するか、またはデータ遅延制御部１５を介
して、データ遅延用外部メモリ１７との間でデータ授受
を行うことにより、遅延された音声信号と原信号とを合
成することによって反射音などの効果が得られている。
【０００５】
【発明が解決しようとする課題】上述した従来のシグナ
ル・プロセッサにおいては、図２に示されるように、デ
ータ遅延用外部メモリが、データ遅延制御部を介して直
接に内部データバスに接続されているために、データ遅
延用外部メモリに対するアクセス中においては、、その
ために内部データバスが占有されてしまい、演算能力が
低下するという欠点がある。
ル・プロセッサにおいては、図２に示されるように、デ
ータ遅延用外部メモリが、データ遅延制御部を介して直
接に内部データバスに接続されているために、データ遅
延用外部メモリに対するアクセス中においては、、その
ために内部データバスが占有されてしまい、演算能力が
低下するという欠点がある。
【０００６】また、データ遅延用外部メモリとして、大
容量のメモリを使用する場合には、データ遅延用外部メ
モリのアクセスタイムが、シグナル・プロセッサ内部の
インストラクション・サイクルの最小値を抑制する状態
となり、インストラクション・サイクルの値を短縮する
ことができないため、処理速度が低下してしまうという
欠点がある。
容量のメモリを使用する場合には、データ遅延用外部メ
モリのアクセスタイムが、シグナル・プロセッサ内部の
インストラクション・サイクルの最小値を抑制する状態
となり、インストラクション・サイクルの値を短縮する
ことができないため、処理速度が低下してしまうという
欠点がある。
【０００７】
【課題を解決するための手段】本発明のシグナル・プロ
セッサは、音声信号をディジタル処理するために、入出
力信号を制御する入出力回路と、所定の内部データを格
納するデータメモリと、前記入出力回路を介して入力さ
れる音声信号を演算処理する演算回路と、外部に設けら
れる所定のデータ遅延用外部メモリとの間のデータ授受
を制御するデータ遅延制御部と、前記入出力回路、デー
タメモリ、演算回路およびデータ遅延制御部の動作を制
御するマイクロプログラム制御部と、を備えるシグナル
・プロセッサにおいて、前記データ遅延用外部メモリと
の間におけるデータの入出力を制御するデータ遅延制御
回路と、前記データ遅延用外部メモリに対する入出力デ
ータを一時的に格納する入出力バッファと、を前記デー
タ遅延制御部に備えて構成される。
セッサは、音声信号をディジタル処理するために、入出
力信号を制御する入出力回路と、所定の内部データを格
納するデータメモリと、前記入出力回路を介して入力さ
れる音声信号を演算処理する演算回路と、外部に設けら
れる所定のデータ遅延用外部メモリとの間のデータ授受
を制御するデータ遅延制御部と、前記入出力回路、デー
タメモリ、演算回路およびデータ遅延制御部の動作を制
御するマイクロプログラム制御部と、を備えるシグナル
・プロセッサにおいて、前記データ遅延用外部メモリと
の間におけるデータの入出力を制御するデータ遅延制御
回路と、前記データ遅延用外部メモリに対する入出力デ
ータを一時的に格納する入出力バッファと、を前記デー
タ遅延制御部に備えて構成される。
【０００８】なお、前記入出力バッファは、前記データ
遅延制御回路に制御されて、前記データ遅延用外部メモ
リに対するデータ書込み時に、データ出力用のバッファ
・メモリとして作用するＦＩＦＯメモリと、前記データ
遅延制御回路に制御されて、前記データ遅延用外部メモ
リからのデータ読出し時に、データ入力用のバッファ・
メモリとして作用するＦＩＦＯメモリと、を備えて構成
してもよい。
遅延制御回路に制御されて、前記データ遅延用外部メモ
リに対するデータ書込み時に、データ出力用のバッファ
・メモリとして作用するＦＩＦＯメモリと、前記データ
遅延制御回路に制御されて、前記データ遅延用外部メモ
リからのデータ読出し時に、データ入力用のバッファ・
メモリとして作用するＦＩＦＯメモリと、を備えて構成
してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、データ遅
延用外部メモリ１０に対応して、データ入出力端子５１
に接続されて入出力データを制御する入出力回路１と、
内部データを格納するデータメモリ２と、入力データに
対して、ディジタル・プィルタ等による処理を含むディ
ジタル処理を行う演算回路３と、データ遅延用外部メモ
リ１０に対するデータの書込み用／読出し用として作用
するＦＩＦＯメモリ５，６、およびデータ遅延用外部メ
モリ１０を制御する遅延用メモリ制御回路７を含むデー
タ遅延制御部８と、入出力回路１、データメモリ２、演
算回路３およびデータ遅延制御部８等の動作を制御する
マイクロプログラム制御部４と、を備えるシグナル・プ
ロセッサ９として構成される。
である。図１に示されるように、本実施例は、データ遅
延用外部メモリ１０に対応して、データ入出力端子５１
に接続されて入出力データを制御する入出力回路１と、
内部データを格納するデータメモリ２と、入力データに
対して、ディジタル・プィルタ等による処理を含むディ
ジタル処理を行う演算回路３と、データ遅延用外部メモ
リ１０に対するデータの書込み用／読出し用として作用
するＦＩＦＯメモリ５，６、およびデータ遅延用外部メ
モリ１０を制御する遅延用メモリ制御回路７を含むデー
タ遅延制御部８と、入出力回路１、データメモリ２、演
算回路３およびデータ遅延制御部８等の動作を制御する
マイクロプログラム制御部４と、を備えるシグナル・プ
ロセッサ９として構成される。
【００１１】図１において、データ入出力端子５１から
入出力回路１に入力されるデータは、予めマイクロプロ
グラム制御部４に書込まれているインストラクションに
従って、内部データバス１０１を介して、データメモリ
２、演算回路３およびデータ遅延制御部８等に転送され
、それによりディジタル処理が実行される。ディジタル
処理が実行されたデータは、再度内部データバス１０１
を介して入出力回路１に転送され、データ入出力端子５
１を介して外部に出力される。以上の動作については、
前述の従来例の場合と同様である。
入出力回路１に入力されるデータは、予めマイクロプロ
グラム制御部４に書込まれているインストラクションに
従って、内部データバス１０１を介して、データメモリ
２、演算回路３およびデータ遅延制御部８等に転送され
、それによりディジタル処理が実行される。ディジタル
処理が実行されたデータは、再度内部データバス１０１
を介して入出力回路１に転送され、データ入出力端子５
１を介して外部に出力される。以上の動作については、
前述の従来例の場合と同様である。
【００１２】本実施例においても、入力されるデータを
演算回路３においてフィルタ処理するか、またはデータ
遅延制御部８を介して、データ遅延用外部メモリ１０と
の間でデータ授受を行うことにより、遅延された音声信
号と原信号とを合成することにより、反射音などの効果
が得られているが、本発明においては、データ遅延制御
部８とデータ遅延用外部メモリ１０との間におけるデー
タの授受の仕方に特徴がある。以下に、データ遅延制御
部８の動作について説明する。
演算回路３においてフィルタ処理するか、またはデータ
遅延制御部８を介して、データ遅延用外部メモリ１０と
の間でデータ授受を行うことにより、遅延された音声信
号と原信号とを合成することにより、反射音などの効果
が得られているが、本発明においては、データ遅延制御
部８とデータ遅延用外部メモリ１０との間におけるデー
タの授受の仕方に特徴がある。以下に、データ遅延制御
部８の動作について説明する。
【００１３】遅延用外部メモリ１０に対してデータを書
込む場合には、まず、データ出力用のＦＩＦＯメモリ５
に、内部データバス１０１を介して所要データが必要数
量書込まれる。ＦＩＦＯメモリ５に対するデータ書込み
が終了すると、遅延用メモリ制御回路７により、ＦＩＦ
Ｏメモリ５に書込まれたデータが、データ遅延用外部メ
モリ１０に対し、所定のアドレスに従って順次書込まれ
る。また、データ遅延外部メモリ１０から所要データを
読出す場合には、まず、現在時点における書込みアドレ
スに対して、予め決められているオフセット値を差引い
たアドレスから、データ入力用のＦＩＦＯメモリ６に対
して当該所要データが読込まれる。このデータ読込みが
終了すると、以後においては、インストラクションによ
り、所望の内部バードウェアに対して、これらのデータ
が転送される。
込む場合には、まず、データ出力用のＦＩＦＯメモリ５
に、内部データバス１０１を介して所要データが必要数
量書込まれる。ＦＩＦＯメモリ５に対するデータ書込み
が終了すると、遅延用メモリ制御回路７により、ＦＩＦ
Ｏメモリ５に書込まれたデータが、データ遅延用外部メ
モリ１０に対し、所定のアドレスに従って順次書込まれ
る。また、データ遅延外部メモリ１０から所要データを
読出す場合には、まず、現在時点における書込みアドレ
スに対して、予め決められているオフセット値を差引い
たアドレスから、データ入力用のＦＩＦＯメモリ６に対
して当該所要データが読込まれる。このデータ読込みが
終了すると、以後においては、インストラクションによ
り、所望の内部バードウェアに対して、これらのデータ
が転送される。
【００１４】このようにして、データ入出力用のＦＩＦ
Ｏメモリの介在により、データ遅延用外部メモリ１０に
対するアクセス中においても、内部データバス１０１を
介しての内部データの転送が可能となり、シグナル・プ
ロセッサとしての演算能力が向上されるとともに、また
、データ遅延用外部メモリ１０に関連する処理速度に無
関係に、内部インストラクション・サイクルの速度を改
善することが可能となる。
Ｏメモリの介在により、データ遅延用外部メモリ１０に
対するアクセス中においても、内部データバス１０１を
介しての内部データの転送が可能となり、シグナル・プ
ロセッサとしての演算能力が向上されるとともに、また
、データ遅延用外部メモリ１０に関連する処理速度に無
関係に、内部インストラクション・サイクルの速度を改
善することが可能となる。
【００１５】
【発明の効果】以上説明したように、本発明は、データ
遅延用外部メモリに対するアクセス時における、内部デ
ータバスの占有問題を解決することにより、データ遅延
制御部を介してデータ遅延用外部メモリに対するアクセ
ス中においても、内部データバスを介する内部データの
転送が可能となり、これにより、演算能力が向上される
とともに、データ遅延用外部メモリの速度に無関係に、
インストラクション・サイクルの速度を改善することが
できるという効果がある。
遅延用外部メモリに対するアクセス時における、内部デ
ータバスの占有問題を解決することにより、データ遅延
制御部を介してデータ遅延用外部メモリに対するアクセ
ス中においても、内部データバスを介する内部データの
転送が可能となり、これにより、演算能力が向上される
とともに、データ遅延用外部メモリの速度に無関係に、
インストラクション・サイクルの速度を改善することが
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１，１１ 入出力回路
２，１２ データメモリ
３，１３ 演算回路
４，１４ マイクロプログラム制御部５，６
ＦＩＦＯメモリ ７， 遅延用メモリ制御回路 ８，１５ データ遅延制御部
ＦＩＦＯメモリ ７， 遅延用メモリ制御回路 ８，１５ データ遅延制御部
Claims (2)
- 【請求項１】 音声信号をディジタル処理するために
、入出力信号を制御する入出力回路と、所定の内部デー
タを格納するデータメモリと、前記入出力回路を介して
入力される音声信号を演算処理する演算回路と、外部に
設けられる所定のデータ遅延用外部メモリとの間のデー
タ授受を制御するデータ遅延制御部と、前記入出力回路
、データメモリ、演算回路およびデータ遅延制御部の動
作を制御するマイクロプログラム制御部と、を備えるシ
グナル・プロセッサにおいて、前記データ遅延用外部メ
モリとの間におけるデータの入出力を制御するデータ遅
延制御回路と、前記データ遅延用外部メモリに対する入
出力データを一時的に格納する入出力バッファと、を前
記データ遅延制御部に備えることを特徴とするシグナル
・プロセッサ。 - 【請求項２】 前記入出力バッファが、前記データ遅
延制御回路に制御されて、前記データ遅延用外部メモリ
に対するデータ書込み時に、データ出力用のバッファ・
メモリとして作用するＦＩＦＯメモリと、前記データ遅
延制御回路に制御されて、前記データ遅延用外部メモリ
からのデータ読出し時に、データ入力用のバッファ・メ
モリとして作用するＦＩＦＯメモリと、を含むことを特
徴とする請求項１記載のシグナル・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011825A JPH04246699A (ja) | 1991-02-01 | 1991-02-01 | シグナル・プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011825A JPH04246699A (ja) | 1991-02-01 | 1991-02-01 | シグナル・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246699A true JPH04246699A (ja) | 1992-09-02 |
Family
ID=11788546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011825A Pending JPH04246699A (ja) | 1991-02-01 | 1991-02-01 | シグナル・プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008170752A (ja) * | 2007-01-12 | 2008-07-24 | Yamaha Corp | 音源回路 |
-
1991
- 1991-02-01 JP JP3011825A patent/JPH04246699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008170752A (ja) * | 2007-01-12 | 2008-07-24 | Yamaha Corp | 音源回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02235156A (ja) | 情報処理装置 | |
| JPS6368931A (ja) | データ処理回路 | |
| JPS5812613B2 (ja) | 並列デ−タ処理装置 | |
| JPH029401Y2 (ja) | ||
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP3451631B2 (ja) | ハンドシェイク型データ処理回路 | |
| JPH0719246B2 (ja) | デジタル信号処理装置 | |
| JPH07202635A (ja) | デジタル信号処理装置 | |
| JP2884620B2 (ja) | ディジタル画像処理装置 | |
| JP3033334B2 (ja) | データ記憶装置 | |
| JPH0540686A (ja) | 記憶装置 | |
| JPH0581445A (ja) | マイクロコンピユータｌｓｉ | |
| JPH05189362A (ja) | バス変換システム | |
| JPS615491A (ja) | 読出し調整回路 | |
| JP2001100991A (ja) | ディジタル信号処理装置 | |
| JPS5851333U (ja) | プログラム処理装置 | |
| JPH0375945A (ja) | データ処理装置 | |
| JPH0498548A (ja) | アドレスデコーダ回路 | |
| JPH0653778A (ja) | ディジタル信号処理装置 | |
| JPH025293A (ja) | 半導体メモリ | |
| JPH0566991A (ja) | インタフエース装置 | |
| JPH09325908A (ja) | Ｃｐｕインタフェース回路 | |
| JPH03262052A (ja) | 情報処理装置 | |
| JPH11259358A (ja) | メモリアクセス方式 | |
| JPH07114343B2 (ja) | 信号処理用集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |