JPH07202714A - パラレル・シリアル・データ変換回路 - Google Patents
パラレル・シリアル・データ変換回路Info
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- JPH07202714A JPH07202714A JP5338487A JP33848793A JPH07202714A JP H07202714 A JPH07202714 A JP H07202714A JP 5338487 A JP5338487 A JP 5338487A JP 33848793 A JP33848793 A JP 33848793A JP H07202714 A JPH07202714 A JP H07202714A
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- 238000010586 diagram Methods 0.000 description 31
- 230000000295 complement effect Effects 0.000 description 20
- 101150112625 SSN3 gene Proteins 0.000 description 1
- 101100150415 Schizosaccharomyces pombe (strain 972 / ATCC 24843) srb10 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/04—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being two
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】回路規模の増大を回避するパラレル・シリアル
・データ変換回路を提供する。 【構成】８ビットのＰＣＭコードのパラレルデータのＭ
ＳＢを除く上位４ビットとＬＯＡＤ信号とＣＬＯＣＫ信
号により２つの制御信号ＣＯＮ１とＣＯＮ２を出力する
制御回路ＣＯＢ０と８ビットのＰＣＭコードのパラレル
データの下位４ビットと２つの制御信号ＣＯＮ１とＣＯ
Ｎ２とＳＴＯＲＥ信号とＣＬＯＣＫ信号を入力とする６
ビットのシフトレジスタＳＲＢ０と、６ビットのシフト
レジスタＳＲＢ０の出力を８ビットのＰＣＭコードのパ
ラレルデータのＭＳＢと制御信号ＣＯＮ１により選択す
るセレクタＳＢ０とを備えている。
・データ変換回路を提供する。 【構成】８ビットのＰＣＭコードのパラレルデータのＭ
ＳＢを除く上位４ビットとＬＯＡＤ信号とＣＬＯＣＫ信
号により２つの制御信号ＣＯＮ１とＣＯＮ２を出力する
制御回路ＣＯＢ０と８ビットのＰＣＭコードのパラレル
データの下位４ビットと２つの制御信号ＣＯＮ１とＣＯ
Ｎ２とＳＴＯＲＥ信号とＣＬＯＣＫ信号を入力とする６
ビットのシフトレジスタＳＲＢ０と、６ビットのシフト
レジスタＳＲＢ０の出力を８ビットのＰＣＭコードのパ
ラレルデータのＭＳＢと制御信号ＣＯＮ１により選択す
るセレクタＳＢ０とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、パラレル・シリアル・
データ変換回路に関し、特に〔Ａ−ｌａｗ則〕によるＰ
ＣＭコードの〔２〕の補数コード変換回路に関する。
データ変換回路に関し、特に〔Ａ−ｌａｗ則〕によるＰ
ＣＭコードの〔２〕の補数コード変換回路に関する。
【０００２】
【従来の技術】従来の８ビット（ｂｉｔ）のＰＣＭコー
ドのパラレルデータを１４ｂｉｔの〔２〕の補数コード
のシリアルデータに〔Ａ−ｌａｗ則〕による変換するパ
ラレル・シリアル・データ回路は、１３折線Ａ則復号化
表（例えば文献：伝送工学／オーム社ｐ．１３２〜ｐ．
１４１）に従い、シフトレジスタ（例えば文献：ディジ
タル電子回路／（株）昭晃堂ｐ．１３２〜ｐ．１３５）
により構成される。この構成を具体的に示す図１０のブ
ロック図を参照すると、８ビット（ｂｉｔ）パラレルＰ
ＣＭ入力データＩ（７），Ｉ（６），…，Ｉ（１），Ｉ
（０）が入力されるところの８ビット入力１４ビット出
力のデコーダＤＣＢ１０と、所定のクロック（ＣＬＯＣ
Ｋ）信号、ストア（ＳＴＯＲＥ）信号及びロード（ＬＯ
ＡＤ）信号と前記デコーダＤＣＢ１０の１４ｂｉｔ出力
をｄ（１３），ｄ（１２），…，ｄ（１），ｄ（０）を
入力とし１４ｂｉｔシリアルの〔２〕の補数コード出力
のデータを出力端子ＯＵＴに出力するシフトレジスタＳ
ＲＢ１０とを備える。
ドのパラレルデータを１４ｂｉｔの〔２〕の補数コード
のシリアルデータに〔Ａ−ｌａｗ則〕による変換するパ
ラレル・シリアル・データ回路は、１３折線Ａ則復号化
表（例えば文献：伝送工学／オーム社ｐ．１３２〜ｐ．
１４１）に従い、シフトレジスタ（例えば文献：ディジ
タル電子回路／（株）昭晃堂ｐ．１３２〜ｐ．１３５）
により構成される。この構成を具体的に示す図１０のブ
ロック図を参照すると、８ビット（ｂｉｔ）パラレルＰ
ＣＭ入力データＩ（７），Ｉ（６），…，Ｉ（１），Ｉ
（０）が入力されるところの８ビット入力１４ビット出
力のデコーダＤＣＢ１０と、所定のクロック（ＣＬＯＣ
Ｋ）信号、ストア（ＳＴＯＲＥ）信号及びロード（ＬＯ
ＡＤ）信号と前記デコーダＤＣＢ１０の１４ｂｉｔ出力
をｄ（１３），ｄ（１２），…，ｄ（１），ｄ（０）を
入力とし１４ｂｉｔシリアルの〔２〕の補数コード出力
のデータを出力端子ＯＵＴに出力するシフトレジスタＳ
ＲＢ１０とを備える。
【０００３】次にこの回路の動作について説明する。図
１１乃至図１３は図１０の従来のパラレル・シリアル・
データ変換回路の回路図である。図１１中の算用数字１
乃至３０の付された配線は、図１２中の同一算用数字の
配線とそれぞれ結線され、図１２中の算用数字３１乃至
３９の配線は図１３中の同一算用数字の配線とそれぞれ
結線され、図１１，図１２，図１３を組み合わせて、全
体の変換回路となる。
１１乃至図１３は図１０の従来のパラレル・シリアル・
データ変換回路の回路図である。図１１中の算用数字１
乃至３０の付された配線は、図１２中の同一算用数字の
配線とそれぞれ結線され、図１２中の算用数字３１乃至
３９の配線は図１３中の同一算用数字の配線とそれぞれ
結線され、図１１，図１２，図１３を組み合わせて、全
体の変換回路となる。
【０００４】図１１乃至図１３において、この回路は、
セレクタＳＥ５０〜ＳＥ５４，ＳＥ５８〜ＳＥ６２と、
８ビットパラレルＰＣＭ入力データＩ（７）〜Ｉ
（１），Ｉ（０）の入力端子と、インバータＩ３０と、
ＡＮＤゲートＡ３０と、ＯＲゲートＯ３０と、セレクタ
ＳＥ３０，３１，３２，ＳＥ３９〜ＳＥ４２と、ラッチ
Ｄ４３〜Ｄ４０，Ｄ３２，Ｄ３１，Ｄ３０と、１４ビッ
トシリアル〔２〕の補数コード出力データ（ＬＳＢ Ｆ
ｉｒｓｔ）の出力端子ＯＵＴとを備える。
セレクタＳＥ５０〜ＳＥ５４，ＳＥ５８〜ＳＥ６２と、
８ビットパラレルＰＣＭ入力データＩ（７）〜Ｉ
（１），Ｉ（０）の入力端子と、インバータＩ３０と、
ＡＮＤゲートＡ３０と、ＯＲゲートＯ３０と、セレクタ
ＳＥ３０，３１，３２，ＳＥ３９〜ＳＥ４２と、ラッチ
Ｄ４３〜Ｄ４０，Ｄ３２，Ｄ３１，Ｄ３０と、１４ビッ
トシリアル〔２〕の補数コード出力データ（ＬＳＢ Ｆ
ｉｒｓｔ）の出力端子ＯＵＴとを備える。
【０００５】図１４，図１５は図１１乃至図１３の回路
の各部の動作波形を示すタイミング図である。図１４に
おいて、ＣＬＯＣＫ信号，ＳＴＯＲＥ信号，ＬＯＡＤ信
号，８ビットＰＣＭパラレルデータ入力Ｉ（７）〜Ｉ
（０）、デコーダＤＣＢ１０の出力データｄ（１３），
ｄ（１２），ｄ（１１）の各波形を、ＣＬＯＣＫ信号を
基準に示してあり、これに続くデコーダＤＣＢ１０のｄ
（１０），ｄ（９），…ｄ（０）、出力（２の補数コー
ドシリアルデータ出力）端子ＯＵＴの信号を図１５に示
しており、図１４と図１５とを合わせて、全体のタイミ
ング図となる。ここで、データｄ（１１）だけは、重複
して示してある。図１４，図１５中の〔１〕，
の各部の動作波形を示すタイミング図である。図１４に
おいて、ＣＬＯＣＫ信号，ＳＴＯＲＥ信号，ＬＯＡＤ信
号，８ビットＰＣＭパラレルデータ入力Ｉ（７）〜Ｉ
（０）、デコーダＤＣＢ１０の出力データｄ（１３），
ｄ（１２），ｄ（１１）の各波形を、ＣＬＯＣＫ信号を
基準に示してあり、これに続くデコーダＤＣＢ１０のｄ
（１０），ｄ（９），…ｄ（０）、出力（２の補数コー
ドシリアルデータ出力）端子ＯＵＴの信号を図１５に示
しており、図１４と図１５とを合わせて、全体のタイミ
ング図となる。ここで、データｄ（１１）だけは、重複
して示してある。図１４，図１５中の〔１〕，
〔０〕は
論理値を示す。
論理値を示す。
【０００６】図１６乃至図２３は、８ビットのＰＣＭコ
ードの〔２〕の補数コード変換表を順に示す図である。
図１６乃至図２３において、〔Ａ−ｌａｗ則〕，ＰＣＭ
コード，〔２〕の補数（１４ｂｉｔ）等が、順に示され
ている。
ードの〔２〕の補数コード変換表を順に示す図である。
図１６乃至図２３において、〔Ａ−ｌａｗ則〕，ＰＣＭ
コード，〔２〕の補数（１４ｂｉｔ）等が、順に示され
ている。
【０００７】８ｂｉｔのＰＣＭコードのパラレルデータ
Ｉ（４），Ｉ（５），Ｉ（６），Ｉ（７）により、図１
６の〔Ａ−ｌａｗ則〕に従って“Ｌ”レベル（ＧＮＤ）
または、“Ｈ”レベル（ＶＤＤ）及び８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（３），Ｉ（２），Ｉ
（１），Ｉ（０）を選択するセレクタＳＥ５０〜ＳＥ６
２により、〔ＭＳＢ，ＬＳＢ〕のビットを除き、パラレ
ルデータのまま、ＰＣＭコードのデータが２の補数コー
ドのデータに変換される。ＬＳＢは常に“Ｌ”レベルで
あり、ＭＳＢは８ｂｉｔのＰＣＭコードのパラレルデー
タＩ（７）を反転するインバータＩ３０の出力である。
前記セレクタＳＥ５０〜ＳＥ６２のｄ（０）〜ｄ（１
２）は、セレクタＳＥ３０〜ＳＥ４２のＡ入力に入力さ
れる。前記セレクタＳＥ５０〜ＳＥ６２のＢ入力には、
所定のＣＬＯＣＫ信号と所定のＬＯＡＤ信号のＡＮＤ信
号をクロック入力とするラッチＤ３０〜Ｄ４３の出力が
入力される。また、セレクト入力Ｓには、所定のＳＴＯ
ＲＥ信号が入力する。
Ｉ（４），Ｉ（５），Ｉ（６），Ｉ（７）により、図１
６の〔Ａ−ｌａｗ則〕に従って“Ｌ”レベル（ＧＮＤ）
または、“Ｈ”レベル（ＶＤＤ）及び８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（３），Ｉ（２），Ｉ
（１），Ｉ（０）を選択するセレクタＳＥ５０〜ＳＥ６
２により、〔ＭＳＢ，ＬＳＢ〕のビットを除き、パラレ
ルデータのまま、ＰＣＭコードのデータが２の補数コー
ドのデータに変換される。ＬＳＢは常に“Ｌ”レベルで
あり、ＭＳＢは８ｂｉｔのＰＣＭコードのパラレルデー
タＩ（７）を反転するインバータＩ３０の出力である。
前記セレクタＳＥ５０〜ＳＥ６２のｄ（０）〜ｄ（１
２）は、セレクタＳＥ３０〜ＳＥ４２のＡ入力に入力さ
れる。前記セレクタＳＥ５０〜ＳＥ６２のＢ入力には、
所定のＣＬＯＣＫ信号と所定のＬＯＡＤ信号のＡＮＤ信
号をクロック入力とするラッチＤ３０〜Ｄ４３の出力が
入力される。また、セレクト入力Ｓには、所定のＳＴＯ
ＲＥ信号が入力する。
【０００８】所定のＳＴＯＲＥ信号が入力されると、前
記セレクタＳＥ３０〜ＳＥ４２はＡ入力を選択し、前記
ラッチＤ３０〜Ｄ４２に取り込まれる。前記ラッチＤ４
３には、８ｂｉｔのパラレルＰＣＭ入力データＩ（７）
の反転信号である前記インバータＩ３０の出力ｄ（１
３）が入力される。所定のＬＯＡＤ信号が入力される
と、前記セレクタＳＥ３０〜ＳＥ４２は、Ｂ入力を選択
し、前記ラッチＤ３０から出力ＯＵＴとして、１４ｂｉ
ｔシリアルの〔２〕の補数コード出力データがＬＳＢ
Ｆｉｒｓｔで出力される。
記セレクタＳＥ３０〜ＳＥ４２はＡ入力を選択し、前記
ラッチＤ３０〜Ｄ４２に取り込まれる。前記ラッチＤ４
３には、８ｂｉｔのパラレルＰＣＭ入力データＩ（７）
の反転信号である前記インバータＩ３０の出力ｄ（１
３）が入力される。所定のＬＯＡＤ信号が入力される
と、前記セレクタＳＥ３０〜ＳＥ４２は、Ｂ入力を選択
し、前記ラッチＤ３０から出力ＯＵＴとして、１４ｂｉ
ｔシリアルの〔２〕の補数コード出力データがＬＳＢ
Ｆｉｒｓｔで出力される。
【０００９】
【発明が解決しようとする課題】従来の８ｂｉｔのＰＣ
Ｍコードのパラレルデータを１４ｂｉｔの〔２〕の補数
コードのシリアルデータに〔Ａ−ｌａｗ則〕により変換
するパラレル・シリアル・データ変換回路では、回路構
成が複雑な８入力１４出力のデコーダを使っているた
め、回路規模が大きかった。また、パラレルデータにお
いてＰＣＭコードを〔２〕の補数コードに変換している
ため、パラレールデータからシリアルデータに変換する
際に、〔２〕の補数コードの出力データｂｉｔ数分（１
４ｂｉｔ）のラッチが必要であり、回路規模が大きくな
る問題点があった。
Ｍコードのパラレルデータを１４ｂｉｔの〔２〕の補数
コードのシリアルデータに〔Ａ−ｌａｗ則〕により変換
するパラレル・シリアル・データ変換回路では、回路構
成が複雑な８入力１４出力のデコーダを使っているた
め、回路規模が大きかった。また、パラレルデータにお
いてＰＣＭコードを〔２〕の補数コードに変換している
ため、パラレールデータからシリアルデータに変換する
際に、〔２〕の補数コードの出力データｂｉｔ数分（１
４ｂｉｔ）のラッチが必要であり、回路規模が大きくな
る問題点があった。
【００１０】本発明の目的は、前記欠点が解決され、回
路規模が小さくて済むようにしたパラレル・シリアル・
データ変換回路を提供することにある。
路規模が小さくて済むようにしたパラレル・シリアル・
データ変換回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明のパラレル・シリ
アル・データ変換回路は、８ビットのＰＣＭコードのパ
ラレルデータの、最上位ビットを除く上位４ビットとロ
ード信号とクロック信号とにより、第１，第２の制御信
号を出力する制御回路と、前記パラレルデータの下位４
ビットと前記第１，第２の制御信号とストア信号とクロ
ック信号とを入力とする６ビットのシフトレジスタと、
このシフトレジストの出力を前記最上位ビットと前記第
１の制御信号により選択するセレクタとを備えているこ
とを特徴とする。
アル・データ変換回路は、８ビットのＰＣＭコードのパ
ラレルデータの、最上位ビットを除く上位４ビットとロ
ード信号とクロック信号とにより、第１，第２の制御信
号を出力する制御回路と、前記パラレルデータの下位４
ビットと前記第１，第２の制御信号とストア信号とクロ
ック信号とを入力とする６ビットのシフトレジスタと、
このシフトレジストの出力を前記最上位ビットと前記第
１の制御信号により選択するセレクタとを備えているこ
とを特徴とする。
【００１２】
【実施例】図１は本発明の第１の実施例のブロック図で
ある。図１において、この実施例の変換回路は、８ｂｉ
ｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）と所定のＣＬＯＣＫ信号，ＬＯＡＤ信
号とが入力され、２つの制御信号ＣＯＮ１とＣＯＮ２を
出力する制御回路と、８ｂｉｔのＰＣＭコードのパラレ
ルデータＩ（７），Ｉ（３），Ｉ（２），Ｉ（１）を入
力とし、前記制御信号ＣＯＮ１，ＣＯＮ２により制御さ
れる６ｂｉｔのシフトレジスタＳＲＢ０と、前記制御信
号ＣＯＮ１により制御されるセレクタＳＢ０とを備え
る。
ある。図１において、この実施例の変換回路は、８ｂｉ
ｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）と所定のＣＬＯＣＫ信号，ＬＯＡＤ信
号とが入力され、２つの制御信号ＣＯＮ１とＣＯＮ２を
出力する制御回路と、８ｂｉｔのＰＣＭコードのパラレ
ルデータＩ（７），Ｉ（３），Ｉ（２），Ｉ（１）を入
力とし、前記制御信号ＣＯＮ１，ＣＯＮ２により制御さ
れる６ｂｉｔのシフトレジスタＳＲＢ０と、前記制御信
号ＣＯＮ１により制御されるセレクタＳＢ０とを備え
る。
【００１３】ここで、入力データとしては、８ビットパ
ラレルＰＣＭ入力データＩ（７）〜Ｉ（１），Ｉ（０）
であり、出力端子ＯＵＴには１４ビットシリアル〔２〕
の補数コード出力データが出力される。
ラレルＰＣＭ入力データＩ（７）〜Ｉ（１），Ｉ（０）
であり、出力端子ＯＵＴには１４ビットシリアル〔２〕
の補数コード出力データが出力される。
【００１４】即ち、本実施例は、８ｂｉｔのＰＣＭコー
ドのパラレルデータＭＳＢからＬＳＢをデータＩ
（７），Ｉ（６），〜Ｉ（０）とするデータを〔２〕の
補数コードのシリアルデータに〔Ａ−ｌａｗ則〕により
変換するパラレル・シリアル・データ変換回路におい
て、入力データを取り込む信号をＳＴＯＲＥ信号，変換
したデータを取り出す信号をＬＯＡＤ信号とすると、８
ｂｉｔのＰＣＭコードによるパラレルデータＩ（６），
Ｉ（５），Ｉ（４）と所定のＬＯＡＤ信号、ＣＬＯＣＫ
信号を入力とし、２つの制御信号を出力する制御回路
と、前記制御回路に制御され、８ｂｉｔのＰＣＭコード
のパラレルデータＩ（７），Ｉ（３），Ｉ（２），Ｉ
（１），Ｉ（０）と所定のＣＬＯＣＫ信号とＳＴＯＲＥ
信号を入力とする６ｂｉｔのシフトレジスタ、及び前記
制御回路と８ｂｉｔのＰＣＭコードのパラレルデータの
Ｉ（７）に制御されるセレクタとにより構成され、前記
制御回路は、所定のＬＯＡＤ信号入力後に、８ｂｉｔの
ＰＣＭコードのデータＩ（６），Ｉ（５），Ｉ（４）が
全て“１”のときは、まず第２の制御信号を出力し、７
クロックのカウント後に第１の制御信号を前記６ｂｉｔ
のシフトレジスタ及び前記セレクタに出力し８ｂｉｔの
ＰＣＭコードＩ（６），Ｉ（５），Ｉ（４）が全て
“１”以外は、８ｂｉｔのＰＣＭコードのＩ（６），Ｉ
（５），Ｉ（４）の１０進数分＋１のクロックをカウン
ト後に第１の制御信号を前記６ｂｉｔのシフトレジスタ
及び前記セレクタに出力し、前記６ｂｉｔのシフトレジ
スタは、前記制御回路の第１の制御信号が出力していな
いとき、所定のＳＴＯＲＥ信号で８ｂｉｔのＰＣＭコー
ドＩ（７），Ｉ（３），Ｉ（２），Ｉ（１），Ｉ（０）
及び前記制御回路の第２の制御信号を保持し、８ｂｉｔ
のＰＣＭコードのＩ（７）が“Ｈ”レベルのデータのと
き、前記セレクタは、前記第１の制御信号が出力される
まで“０”を出力し、前記第１の制御信号がされると、
前記レジスタで保持したデータを、所定のＣＬＯＣＫ信
号で８ｂｉｔのＰＣＭコードＩ（７），Ｉ（３），Ｉ
（２），Ｉ（１），Ｉ（０），前記制御回路の第２の制
御信号の順でシリアルに反転して出力し、保持データ出
力後“０”を出力し、８ｂｉｔのＰＣＭコードのＩ
（７）が“Ｌ”レベルのデータのとき、前記セレクタ
は、前記第１の制御信号が出力されるまで“１”を出力
し、前記第１の制御信号が出力されると前記レジスタで
保持したデータを、所定のクロック信号で８ｂｉｔのＰ
ＣＭコードＩ（７），Ｉ（３），Ｉ（２），Ｉ（１），
Ｉ（０），前記制御回路の第２の制御信号の順でシリア
ル出力し、保持データ出力後“１”を出力ことを特徴と
する。
ドのパラレルデータＭＳＢからＬＳＢをデータＩ
（７），Ｉ（６），〜Ｉ（０）とするデータを〔２〕の
補数コードのシリアルデータに〔Ａ−ｌａｗ則〕により
変換するパラレル・シリアル・データ変換回路におい
て、入力データを取り込む信号をＳＴＯＲＥ信号，変換
したデータを取り出す信号をＬＯＡＤ信号とすると、８
ｂｉｔのＰＣＭコードによるパラレルデータＩ（６），
Ｉ（５），Ｉ（４）と所定のＬＯＡＤ信号、ＣＬＯＣＫ
信号を入力とし、２つの制御信号を出力する制御回路
と、前記制御回路に制御され、８ｂｉｔのＰＣＭコード
のパラレルデータＩ（７），Ｉ（３），Ｉ（２），Ｉ
（１），Ｉ（０）と所定のＣＬＯＣＫ信号とＳＴＯＲＥ
信号を入力とする６ｂｉｔのシフトレジスタ、及び前記
制御回路と８ｂｉｔのＰＣＭコードのパラレルデータの
Ｉ（７）に制御されるセレクタとにより構成され、前記
制御回路は、所定のＬＯＡＤ信号入力後に、８ｂｉｔの
ＰＣＭコードのデータＩ（６），Ｉ（５），Ｉ（４）が
全て“１”のときは、まず第２の制御信号を出力し、７
クロックのカウント後に第１の制御信号を前記６ｂｉｔ
のシフトレジスタ及び前記セレクタに出力し８ｂｉｔの
ＰＣＭコードＩ（６），Ｉ（５），Ｉ（４）が全て
“１”以外は、８ｂｉｔのＰＣＭコードのＩ（６），Ｉ
（５），Ｉ（４）の１０進数分＋１のクロックをカウン
ト後に第１の制御信号を前記６ｂｉｔのシフトレジスタ
及び前記セレクタに出力し、前記６ｂｉｔのシフトレジ
スタは、前記制御回路の第１の制御信号が出力していな
いとき、所定のＳＴＯＲＥ信号で８ｂｉｔのＰＣＭコー
ドＩ（７），Ｉ（３），Ｉ（２），Ｉ（１），Ｉ（０）
及び前記制御回路の第２の制御信号を保持し、８ｂｉｔ
のＰＣＭコードのＩ（７）が“Ｈ”レベルのデータのと
き、前記セレクタは、前記第１の制御信号が出力される
まで“０”を出力し、前記第１の制御信号がされると、
前記レジスタで保持したデータを、所定のＣＬＯＣＫ信
号で８ｂｉｔのＰＣＭコードＩ（７），Ｉ（３），Ｉ
（２），Ｉ（１），Ｉ（０），前記制御回路の第２の制
御信号の順でシリアルに反転して出力し、保持データ出
力後“０”を出力し、８ｂｉｔのＰＣＭコードのＩ
（７）が“Ｌ”レベルのデータのとき、前記セレクタ
は、前記第１の制御信号が出力されるまで“１”を出力
し、前記第１の制御信号が出力されると前記レジスタで
保持したデータを、所定のクロック信号で８ｂｉｔのＰ
ＣＭコードＩ（７），Ｉ（３），Ｉ（２），Ｉ（１），
Ｉ（０），前記制御回路の第２の制御信号の順でシリア
ル出力し、保持データ出力後“１”を出力ことを特徴と
する。
【００１５】次に、この回路の詳細図とそのタイミング
図を参照して説明する。
図を参照して説明する。
【００１６】図２，図３は図１に示した第１の実施例の
具体的回路を示す回路図である。図２中の算用数字１乃
至９の配線は、図３中の同一算用数字の配線とそれぞれ
結線され、図２と図３とを組み合わせて、全体の回路と
なる。
具体的回路を示す回路図である。図２中の算用数字１乃
至９の配線は、図３中の同一算用数字の配線とそれぞれ
結線され、図２と図３とを組み合わせて、全体の回路と
なる。
【００１７】図２，図３において、この実施例は、ＡＮ
ＤゲートＡ１０，Ａ１２，〜，Ａ１６とカウンタＣ１
０，Ｃ１１，Ｃ１２とＲＳフリップフロップＲＳ１０と
インバータＩ１０とＮＡＮＤゲートＮＡ１０とＯＲゲー
トＯ１０とを備える制御回路ＯＣＢ０と、セレクタＳＥ
１０，ＳＥ１１，インバータＩ１２を備えるセレクタＳ
Ｂ０と、Ｄ型ラッチＤ１５〜Ｄ１１，セレクタＳＥ１７
〜ＳＥ１２，インバータＩ１２を備える６ビットシフト
レジスタＳＲＢ０とを含む。出力端子ＯＵＴには、１４
ｂｉｔシリアル〔２〕の補数コード出力データ（ＭＳＢ
Ｆｉｒｓｔ）が出力される。入力としては、８ｂｉｔ
パラレルＰＣＭ入力データＩ（７），〜，Ｉ（０）が入
力される。
ＤゲートＡ１０，Ａ１２，〜，Ａ１６とカウンタＣ１
０，Ｃ１１，Ｃ１２とＲＳフリップフロップＲＳ１０と
インバータＩ１０とＮＡＮＤゲートＮＡ１０とＯＲゲー
トＯ１０とを備える制御回路ＯＣＢ０と、セレクタＳＥ
１０，ＳＥ１１，インバータＩ１２を備えるセレクタＳ
Ｂ０と、Ｄ型ラッチＤ１５〜Ｄ１１，セレクタＳＥ１７
〜ＳＥ１２，インバータＩ１２を備える６ビットシフト
レジスタＳＲＢ０とを含む。出力端子ＯＵＴには、１４
ｂｉｔシリアル〔２〕の補数コード出力データ（ＭＳＢ
Ｆｉｒｓｔ）が出力される。入力としては、８ｂｉｔ
パラレルＰＣＭ入力データＩ（７），〜，Ｉ（０）が入
力される。
【００１８】図４，図５は図２，図３の回路の各部の具
体的な動作を示すタイミング図であり、図４中の算用数
字の線は図５中の同一算用数字の線と結線される。即に
図４の波形のあとに図５の波形が続くことになる。これ
ら図において、図２，図３に示した同じ符号で、その波
形を示す。図２乃至図５において、この第１の実施例
は、シリアル出力が〔ＭＳＢ Ｆｉｒｓｔ〕の場合であ
る。
体的な動作を示すタイミング図であり、図４中の算用数
字の線は図５中の同一算用数字の線と結線される。即に
図４の波形のあとに図５の波形が続くことになる。これ
ら図において、図２，図３に示した同じ符号で、その波
形を示す。図２乃至図５において、この第１の実施例
は、シリアル出力が〔ＭＳＢ Ｆｉｒｓｔ〕の場合であ
る。
【００１９】８ｂｉｔのＰＣＭコードのパラレルデータ
Ｉ（６），Ｉ（５）の積の否定をするＮＡＮＤゲートＮ
Ａ１０と８ｂｉｔのＰＣＭコードのパラレルデータＩ
（４）の積をとるＡＮＤゲートＡ１２とＳＴＯＲＥ信号
の積をとるＡＮＤゲートＡ１３の出力信号により、セッ
ト付カウンタＣ１２がセットされる。８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（５）とＳＴＯＲＥ信号の積
をとるＡＮＤゲートＡ１４の出力信号により、セット付
カウンタＣ１１がセットされる。８ｂｉｔのＰＣＭコー
ドのパラレルデータＩ（６）とＳＴＯＲＥ信号の積をと
るＡＮＤゲートＡ１５の出力信号により、セット付カウ
ンタＣ１０がセットされる。
Ｉ（６），Ｉ（５）の積の否定をするＮＡＮＤゲートＮ
Ａ１０と８ｂｉｔのＰＣＭコードのパラレルデータＩ
（４）の積をとるＡＮＤゲートＡ１２とＳＴＯＲＥ信号
の積をとるＡＮＤゲートＡ１３の出力信号により、セッ
ト付カウンタＣ１２がセットされる。８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（５）とＳＴＯＲＥ信号の積
をとるＡＮＤゲートＡ１４の出力信号により、セット付
カウンタＣ１１がセットされる。８ｂｉｔのＰＣＭコー
ドのパラレルデータＩ（６）とＳＴＯＲＥ信号の積をと
るＡＮＤゲートＡ１５の出力信号により、セット付カウ
ンタＣ１０がセットされる。
【００２０】次に、前記セット付ダウンカウンタＣ１０
〜Ｃ１２は、ＳＴＯＲＥ信号とＬＯＡＤ信号の和である
ＯＲゲートＯ１０の出力とＣＬＯＣＫ信号との積である
ＡＮＤゲートＡ１０によりカウントする。前記セット付
ダウンカウンタＣ１０〜Ｃ１２の各出力が全て“１”の
とき、ＡＮＤゲートＡ１６の出力は“Ｈ”レベルにな
り、ＲＳラッチＲＳ１０をセットする。このとき、制御
信号ＣＯＮ１が“Ｈ”レベルになる。前記ＲＳラッチＲ
Ｓ１０は、ＳＴＯＲＥ信号によりィセットされるため、
このとき制御信号ＣＯＮ１は、“Ｌ”レベルになる。
〜Ｃ１２は、ＳＴＯＲＥ信号とＬＯＡＤ信号の和である
ＯＲゲートＯ１０の出力とＣＬＯＣＫ信号との積である
ＡＮＤゲートＡ１０によりカウントする。前記セット付
ダウンカウンタＣ１０〜Ｃ１２の各出力が全て“１”の
とき、ＡＮＤゲートＡ１６の出力は“Ｈ”レベルにな
り、ＲＳラッチＲＳ１０をセットする。このとき、制御
信号ＣＯＮ１が“Ｈ”レベルになる。前記ＲＳラッチＲ
Ｓ１０は、ＳＴＯＲＥ信号によりィセットされるため、
このとき制御信号ＣＯＮ１は、“Ｌ”レベルになる。
【００２１】次に、８ｂｉｔのＰＣＭコードのパラレル
データＩ（４）は、インバータＩ１０により反転する。
前記ＮＡＮＤゲートＮＡ１０と前記インバータＩ１０の
和が否定であるＮＯＲゲートＮＯ１０が、制御信号ＣＯ
Ｎ２となる。前記制御信号ＣＯＮ２は８ｂｉｔのパラレ
ルＰＣＭ入力データＩ（６），Ｉ（５），Ｉ（４）が
“１１１”のとき“Ｈ”レベルになり、それ以外のとき
低（ＬＯＷ）になる信号である。
データＩ（４）は、インバータＩ１０により反転する。
前記ＮＡＮＤゲートＮＡ１０と前記インバータＩ１０の
和が否定であるＮＯＲゲートＮＯ１０が、制御信号ＣＯ
Ｎ２となる。前記制御信号ＣＯＮ２は８ｂｉｔのパラレ
ルＰＣＭ入力データＩ（６），Ｉ（５），Ｉ（４）が
“１１１”のとき“Ｈ”レベルになり、それ以外のとき
低（ＬＯＷ）になる信号である。
【００２２】次に、８ｂｉｔのＰＣＭコードのパラレル
データＩ（３），Ｉ（２），Ｉ（１），Ｉ（０）は、セ
レクトＳＥ１３〜ＳＥ１６のＡ入力に入力し、前記制御
信号ＣＯＮ１がセレクト信号Ｓに入力する。前記制御信
号ＣＯＮ１が“Ｈ”レベルのとき、前記セレクタＳＥ１
３〜ＳＥ１６は、Ａ入力を選択して、８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（３），Ｉ（２），Ｉ
（１），Ｉ（０）を出力し、出力したデータは、前記Ａ
ＮＤゲートＡ１０の出力が高（Ｈ）になることにより、
ラッチＤ１１〜Ｄ１４に保持される。また、前記制御信
号ＣＯＮ２は、ラッチＤ１０に保持される。
データＩ（３），Ｉ（２），Ｉ（１），Ｉ（０）は、セ
レクトＳＥ１３〜ＳＥ１６のＡ入力に入力し、前記制御
信号ＣＯＮ１がセレクト信号Ｓに入力する。前記制御信
号ＣＯＮ１が“Ｈ”レベルのとき、前記セレクタＳＥ１
３〜ＳＥ１６は、Ａ入力を選択して、８ｂｉｔのＰＣＭ
コードのパラレルデータＩ（３），Ｉ（２），Ｉ
（１），Ｉ（０）を出力し、出力したデータは、前記Ａ
ＮＤゲートＡ１０の出力が高（Ｈ）になることにより、
ラッチＤ１１〜Ｄ１４に保持される。また、前記制御信
号ＣＯＮ２は、ラッチＤ１０に保持される。
【００２３】８ｂｉｔのＰＣＭコードのパラレルデータ
のＩ（７）がＬＯＷのとき、前記制御信号ＣＯＮ１は、
インバータＩ１２により反転され、ラッチＤ１５に保持
され持される。また、セレクタＳＥ１０はＡ入力を選択
し、前記制御信号ＣＯＮ１が“Ｌ”レベルの期間、セレ
クタＳＥ１１は、Ａ入力を選択し、“Ｈ”レベルを出力
する。
のＩ（７）がＬＯＷのとき、前記制御信号ＣＯＮ１は、
インバータＩ１２により反転され、ラッチＤ１５に保持
され持される。また、セレクタＳＥ１０はＡ入力を選択
し、前記制御信号ＣＯＮ１が“Ｌ”レベルの期間、セレ
クタＳＥ１１は、Ａ入力を選択し、“Ｈ”レベルを出力
する。
【００２４】前記制御信号ＣＯＮ１が“Ｈ”レベルにな
ると、前記セレクタＳＥ１１〜ＳＥ１６はＢ入力を選択
し、ＮＡＮＤゲートＡ１０の出力が“Ｈ”レベルになる
ごとに、前記ラッチＤ１０〜Ｄ１５の出力信号及び前記
セレクタＳＥ１７の出力を順次、前記セレクタＳＥ１０
から出力する。これで８ｂｉｔのＰＣＭコードのパラレ
ルデータのＩ（７）が“Ｌ”レベルのときの１４ｂｉｔ
ＭＳＢ Ｆｉｒｓｔのシリアルの〔２〕の補数コードの
データが出力されることになる。
ると、前記セレクタＳＥ１１〜ＳＥ１６はＢ入力を選択
し、ＮＡＮＤゲートＡ１０の出力が“Ｈ”レベルになる
ごとに、前記ラッチＤ１０〜Ｄ１５の出力信号及び前記
セレクタＳＥ１７の出力を順次、前記セレクタＳＥ１０
から出力する。これで８ｂｉｔのＰＣＭコードのパラレ
ルデータのＩ（７）が“Ｌ”レベルのときの１４ｂｉｔ
ＭＳＢ Ｆｉｒｓｔのシリアルの〔２〕の補数コードの
データが出力されることになる。
【００２５】８ｂｉｔのＰＣＭコードのパラレルデータ
Ｉ（７）が“Ｈ”レベルのときは、前記セレクタＳＥ１
７がＢ入力となり、前記制御信号ＣＯＮ１が前記セレク
タＳＥ１７から出力され、前記セレクタＳＥ１０もＢ入
力を選択し、前記セレクタＳＥ１１の出力の反転信号を
インバータＩ１２により作成し、出力する。これで、８
ｂｉｔのパラレルＰＣＭ入力データＩ（７）が“Ｈ”レ
ベルのときの〔１４ｂｉｔＭＳＢ Ｆｉｒｓｔ〕のシリ
アルの〔２〕の補数コードのデータが出力されることに
なる。
Ｉ（７）が“Ｈ”レベルのときは、前記セレクタＳＥ１
７がＢ入力となり、前記制御信号ＣＯＮ１が前記セレク
タＳＥ１７から出力され、前記セレクタＳＥ１０もＢ入
力を選択し、前記セレクタＳＥ１１の出力の反転信号を
インバータＩ１２により作成し、出力する。これで、８
ｂｉｔのパラレルＰＣＭ入力データＩ（７）が“Ｈ”レ
ベルのときの〔１４ｂｉｔＭＳＢ Ｆｉｒｓｔ〕のシリ
アルの〔２〕の補数コードのデータが出力されることに
なる。
【００２６】以上により、８ｂｉｔのＰＣＭコードのパ
ラレルデータが１４ｂｉｔの〔２〕の補数コードのＭＳ
Ｂ Ｆｉｒｓｔシリアルデータに変換できる。
ラレルデータが１４ｂｉｔの〔２〕の補数コードのＭＳ
Ｂ Ｆｉｒｓｔシリアルデータに変換できる。
【００２７】図６，図７は本発明の第２の実施例（シリ
アル出力がＬＳＢ Ｆｉｒｓｔ）の回路図である。図６
中の算用数字１乃至９の配線は、図７中の同一算用数字
の配線とそれぞれ結線して、これら図を合わせて全体の
回路となる。ここで、出力端子ＯＵＴには、１４ビット
シリアル〔２〕の補数コード出力データ（ＬＳＢ Ｆｉ
ｒｓｔ）が出力される。この実施例は、図１については
共通するので、その図示及び説明は詳述しない。
アル出力がＬＳＢ Ｆｉｒｓｔ）の回路図である。図６
中の算用数字１乃至９の配線は、図７中の同一算用数字
の配線とそれぞれ結線して、これら図を合わせて全体の
回路となる。ここで、出力端子ＯＵＴには、１４ビット
シリアル〔２〕の補数コード出力データ（ＬＳＢ Ｆｉ
ｒｓｔ）が出力される。この実施例は、図１については
共通するので、その図示及び説明は詳述しない。
【００２８】図８，図９は、上記第２の実施例の各部の
動作を示すタイミング図であり、図８中の算用数字１乃
至１４の線は図９中の同一の算用数字の線と結線され、
図８中の波形が図９中の波形に続くことになる。
動作を示すタイミング図であり、図８中の算用数字１乃
至１４の線は図９中の同一の算用数字の線と結線され、
図８中の波形が図９中の波形に続くことになる。
【００２９】図６乃至図９において、この実施例では、
８ｂｉｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）は、３ｂｉｔのアップカウンタＣ２
２，Ｃ２１，Ｃ２０所定のＳＴＯＲＥ信号入力時にセッ
トされる。ただし、８ｂｉｔのＰＣＭコードのパラレル
データＩ（６），Ｉ（５），Ｉ（４）が全て“１”のと
き、前記３ｂｉｔのアップカウンタＣ２２，Ｃ２１がセ
ットされる。さらに、ＲＳラッチＲＳ２０がリセット
（ＲＥＳＥＴ）されるため、制御信号ＣＯＮ１は“Ｌ”
レベルになる。
８ｂｉｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）は、３ｂｉｔのアップカウンタＣ２
２，Ｃ２１，Ｃ２０所定のＳＴＯＲＥ信号入力時にセッ
トされる。ただし、８ｂｉｔのＰＣＭコードのパラレル
データＩ（６），Ｉ（５），Ｉ（４）が全て“１”のと
き、前記３ｂｉｔのアップカウンタＣ２２，Ｃ２１がセ
ットされる。さらに、ＲＳラッチＲＳ２０がリセット
（ＲＥＳＥＴ）されるため、制御信号ＣＯＮ１は“Ｌ”
レベルになる。
【００３０】このとき、セレクタＳＥ２２〜ＳＥ２７
は、Ａ入力を選択するため、ラッチＤ２５には、８ｂｉ
ｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）が全て“１”以外は、制御信号ＣＯＮ
２が“Ｌ”レベルのため、“Ｌ”レベルが所定のクロッ
ク（ＣＬＯＣＫ）で保持される。８ｂｉｔのＰＣＭコー
ドのパラレルデータＩ（６），Ｉ（５），Ｉ（４）が全
て“１”のときは、制御信号ＣＯＮ２が“Ｈ”レベルの
ため、“Ｈ”レベルが所定のＣＬＯＣＫで保持される。
ラッチＤ２４〜Ｄ２１には、８ｂｉｔのＰＣＭコードの
パラレルデータＩ（３）〜Ｉ（０）が所定のＣＬＯＣＫ
で保持される。
は、Ａ入力を選択するため、ラッチＤ２５には、８ｂｉ
ｔのＰＣＭコードのパラレルデータＩ（６），Ｉ
（５），Ｉ（４）が全て“１”以外は、制御信号ＣＯＮ
２が“Ｌ”レベルのため、“Ｌ”レベルが所定のクロッ
ク（ＣＬＯＣＫ）で保持される。８ｂｉｔのＰＣＭコー
ドのパラレルデータＩ（６），Ｉ（５），Ｉ（４）が全
て“１”のときは、制御信号ＣＯＮ２が“Ｈ”レベルの
ため、“Ｈ”レベルが所定のＣＬＯＣＫで保持される。
ラッチＤ２４〜Ｄ２１には、８ｂｉｔのＰＣＭコードの
パラレルデータＩ（３）〜Ｉ（０）が所定のＣＬＯＣＫ
で保持される。
【００３１】また、ラッチＤ２０には、８ｂｉｔのＰＣ
ＭコードのパラレルデータのＩ（７）が保持される。さ
らに、セレクタＳＥ２１もＡ入力を選択しているので、
８ｂｉｔのＰＣＭコードのパラレルデータのＩ（７）が
“Ｌ”レベルのとき、セレクタＳＥ２０はＡ入力を選択
するので、“Ｌ”レベルを出力する。８ｂｉｔのＰＣＭ
コードのパラレルデータのＩ（７）が“Ｈ”レベルのと
き、セレクタＳＥ２０は、Ｂ入力選択になり、インバー
タＩ２２の信号を出力するため“Ｌ”レベルを出力す
る。
ＭコードのパラレルデータのＩ（７）が保持される。さ
らに、セレクタＳＥ２１もＡ入力を選択しているので、
８ｂｉｔのＰＣＭコードのパラレルデータのＩ（７）が
“Ｌ”レベルのとき、セレクタＳＥ２０はＡ入力を選択
するので、“Ｌ”レベルを出力する。８ｂｉｔのＰＣＭ
コードのパラレルデータのＩ（７）が“Ｈ”レベルのと
き、セレクタＳＥ２０は、Ｂ入力選択になり、インバー
タＩ２２の信号を出力するため“Ｌ”レベルを出力す
る。
【００３２】次に所定のＬＯＡＤ信号を入力すると、前
記３ｂｉｔのカウンタＣ２２〜Ｃ２０は、所定のＣＬＯ
ＣＫでカウントアップし、全て“１”のときＡＮＤゲー
トＡ２１が“Ｈ”レベルを出力し、前記ＲＳラッチＲＳ
２０がセットされ、制御信号ＣＯＮ２は、“Ｈ”レベル
となる。
記３ｂｉｔのカウンタＣ２２〜Ｃ２０は、所定のＣＬＯ
ＣＫでカウントアップし、全て“１”のときＡＮＤゲー
トＡ２１が“Ｈ”レベルを出力し、前記ＲＳラッチＲＳ
２０がセットされ、制御信号ＣＯＮ２は、“Ｈ”レベル
となる。
【００３３】このとき、セレクタＳＥ２１〜ＳＥ２７は
Ｂ入力選択となり、ラッチＤ２０〜Ｄ２５に保持された
データがシフトして、セレクタＳＥ２１から出力する。
また、前記セレクタＳＥ２７のＢ入力は、ＶＤＤ（Ｈ
Ｉ）なので、保持されたデータのシフト後には、“Ｈ”
レベルが出力する。８ｂｉｔのＰＣＭコードのパラレル
データＩ（７）が“Ｌ”レベルのときは、前記セレクタ
ＳＥ２０は、前記セレクタＳＥ２１をそのままする。８
ｂｉｔのＰＣＭコードのパラレルデータＩ（７）が
“Ｈ”レベルのときは、前記セレクタＳＥ２０は、前記
セレクタＳＥ２１の出力をインバータＩ２２で反転して
出力する。
Ｂ入力選択となり、ラッチＤ２０〜Ｄ２５に保持された
データがシフトして、セレクタＳＥ２１から出力する。
また、前記セレクタＳＥ２７のＢ入力は、ＶＤＤ（Ｈ
Ｉ）なので、保持されたデータのシフト後には、“Ｈ”
レベルが出力する。８ｂｉｔのＰＣＭコードのパラレル
データＩ（７）が“Ｌ”レベルのときは、前記セレクタ
ＳＥ２０は、前記セレクタＳＥ２１をそのままする。８
ｂｉｔのＰＣＭコードのパラレルデータＩ（７）が
“Ｈ”レベルのときは、前記セレクタＳＥ２０は、前記
セレクタＳＥ２１の出力をインバータＩ２２で反転して
出力する。
【００３４】以上により、８ｂｉｔのＰＣＭコードのパ
ラレル入力データは、前記セレクタＳＥ２１からＬＳＢ
Ｆｉｒｓｔで１４ｂｉｔの〔２〕の補数コードのシリ
アル出力として出力する。
ラレル入力データは、前記セレクタＳＥ２１からＬＳＢ
Ｆｉｒｓｔで１４ｂｉｔの〔２〕の補数コードのシリ
アル出力として出力する。
【００３５】図２４（Ａ）乃至図２４（Ｆ）は、本実施
例と従来例のブロック内部の回路図である。図２４の
（Ａ）において、このセレクタ回路は、図２４の（Ｂ）
に示すように、９個のインバータ，４個のＮＡＮＤゲー
ト，６組のスイッチングゲートを備え、合計５６個のト
ランジスタからなる。図２４の（Ｄ）に示す３入力ＮＡ
ＮＤゲートは、図２４の（Ｃ）に示すように、３個のＰ
チャネルトランジスタ，３個のＮチャネルトランジスタ
からなる。図２４の（Ｆ）に示すインバータは、図２４
の（Ｅ）に示すＰ，Ｎチャネルトランジスタからなる。
例と従来例のブロック内部の回路図である。図２４の
（Ａ）において、このセレクタ回路は、図２４の（Ｂ）
に示すように、９個のインバータ，４個のＮＡＮＤゲー
ト，６組のスイッチングゲートを備え、合計５６個のト
ランジスタからなる。図２４の（Ｄ）に示す３入力ＮＡ
ＮＤゲートは、図２４の（Ｃ）に示すように、３個のＰ
チャネルトランジスタ，３個のＮチャネルトランジスタ
からなる。図２４の（Ｆ）に示すインバータは、図２４
の（Ｅ）に示すＰ，Ｎチャネルトランジスタからなる。
【００３６】本実施例をＭＯＳトランジスタで実現する
と、その内部回路が図２４に示すようになり、従来例で
は図２４（Ｂ）のセレクタ回路の共有可能部分ＣＯを共
有されることで約４７０個のトランジスタとなるとこ
ろ、本発明の実施例では、２１８個のトランジスタと半
分以下で実現できる。
と、その内部回路が図２４に示すようになり、従来例で
は図２４（Ｂ）のセレクタ回路の共有可能部分ＣＯを共
有されることで約４７０個のトランジスタとなるとこ
ろ、本発明の実施例では、２１８個のトランジスタと半
分以下で実現できる。
【００３７】
【発明の効果】以上説明したように、本発明は、８入力
１４出力の大規模なデコーダを小規模の制御回路とセレ
クタに置き換えられ、また、１４のシフトレジスタを６
のシフトレジスタに置き換えられたので、回路規模が小
さくできるという効果がある。
１４出力の大規模なデコーダを小規模の制御回路とセレ
クタに置き換えられ、また、１４のシフトレジスタを６
のシフトレジスタに置き換えられたので、回路規模が小
さくできるという効果がある。
【図１】本発明の第１の実施例の回路ブロック図であ
る。
る。
【図２】第１の実施例の具体的回路の第１の部分を示す
回路図である。
回路図である。
【図３】図２の第２の部分を示す回路図である。
【図４】第１の実施例の動作の第１の部分を示すタイミ
ング図である。
ング図である。
【図５】図４の第２の部分を示すタイミング図である。
【図６】本発明の第２の実施例の第１の部分を示す回路
図である。
図である。
【図７】図６の第２の部分を示す回路図である。
【図８】第２の実施例の動作の第１の部分を示すタイミ
ング図である。
ング図である。
【図９】図８の第２の部分を示すタイミング図である。
【図１０】従来の変換回路を示すブロック図である。
【図１１】図１０の具体的回路の第１の部分を示す回路
図である。
図である。
【図１２】図１１の第２の部分を示す回路図である。
【図１３】図１１の第３の部分を示す回路図である。
【図１４】従来の回路の動作の第１の部分を示すタイミ
ング図である。
ング図である。
【図１５】図１４の第２の部分を示すタイミング図であ
る。
る。
【図１６】８ビットのＰＣＭコードの〔２〕の補数コー
ド変換表の第１の部分を示す図である。
ド変換表の第１の部分を示す図である。
【図１７】図１６の第２の部分を示す図である。
【図１８】図１６の第３の部分を示す図である。
【図１９】図１６の第４の部分を示す図である。
【図２０】図１６の第５の部分を示す図である。
【図２１】図１６の第６の部分を示す図である。
【図２２】図１６の第７の部分を示す図である。
【図２３】図１６の第８／部分を示す図である。
【図２４】（Ａ）乃至（Ｆ）は実施例及び従来例で使用
される回路を示す図である。
される回路を示す図である。
ＣＯＢ０ 制御回路ブロック ＣＲＢ０ ６ｂｉｔシフトレジスタブロック ＳＢ０ セレクタブロック ＤＣＢ１０ ８入力１４出力デコーダブロック ＳＲＢ１０ １４ｂｉｔシフトレジスタブロック Ｉ１０〜Ｉ１２，Ｉ２０〜Ｉ２２ インバータ Ａ１０〜Ａ１６，Ａ２０〜Ａ２５，Ａ３０ ＡＮＤゲ
ート Ｏ１０，Ｏ２８，Ｏ３０ ＯＲゲート ＮＡ１０，ＮＡ２０ ＮＡＮＤゲート ＮＯ１０，ＮＯ２０ ＮＯＲゲート ＳＥ１０〜ＳＥ１７，ＳＥ２１〜ＳＥ２７，ＳＥ３０〜
ＳＥ４２，ＳＥ５０〜ＳＥ６２ セレクタ Ｄ１０〜Ｄ１５，Ｄ２０〜Ｄ２５，Ｄ３０〜Ｄ４３
ラッチ Ｃ１０〜Ｃ１２ セット付ダウンカウンタ Ｃ２０〜Ｃ２２ セット付アップカウンタ ＲＳ１０，ＲＳ２０ ＲＳラッチ
ート Ｏ１０，Ｏ２８，Ｏ３０ ＯＲゲート ＮＡ１０，ＮＡ２０ ＮＡＮＤゲート ＮＯ１０，ＮＯ２０ ＮＯＲゲート ＳＥ１０〜ＳＥ１７，ＳＥ２１〜ＳＥ２７，ＳＥ３０〜
ＳＥ４２，ＳＥ５０〜ＳＥ６２ セレクタ Ｄ１０〜Ｄ１５，Ｄ２０〜Ｄ２５，Ｄ３０〜Ｄ４３
ラッチ Ｃ１０〜Ｃ１２ セット付ダウンカウンタ Ｃ２０〜Ｃ２２ セット付アップカウンタ ＲＳ１０，ＲＳ２０ ＲＳラッチ
Claims (1)
- 【請求項１】 ８ビットのＰＣＭコードのパラレルデー
タの、最上位ビットを除く上位４ビットとロード信号と
クロック信号とにより、第１，第２の制御信号を出力す
る制御回路と、前記パラレルデータの下位４ビットと前
記第１，第２の制御信号とストア信号とクロック信号と
を入力とする６ビットのシフトレジスタと、このシフト
レジストの出力を前記最上位ビットと前記第１の制御信
号により選択するセレクタとを備えていることを特徴と
するパラレル・シリアル・データ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338487A JPH07202714A (ja) | 1993-12-28 | 1993-12-28 | パラレル・シリアル・データ変換回路 |
| US08/365,073 US5654707A (en) | 1993-12-28 | 1994-12-28 | Parallel-to-serial data conversion circuit |
| EP94120871A EP0661820B1 (en) | 1993-12-28 | 1994-12-28 | Parallel-to-serial data conversion circuit |
| DE69428667T DE69428667T2 (de) | 1993-12-28 | 1994-12-28 | Parallel-zur-seriell-Datenumsetzungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338487A JPH07202714A (ja) | 1993-12-28 | 1993-12-28 | パラレル・シリアル・データ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202714A true JPH07202714A (ja) | 1995-08-04 |
Family
ID=18318622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338487A Pending JPH07202714A (ja) | 1993-12-28 | 1993-12-28 | パラレル・シリアル・データ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5654707A (ja) |
| EP (1) | EP0661820B1 (ja) |
| JP (1) | JPH07202714A (ja) |
| DE (1) | DE69428667T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164097B1 (ko) * | 1995-06-15 | 1999-01-15 | 조백제 | 병렬 입력 / 직렬 출력 장치 및 그 방법 |
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