JPH0997165A - ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 - Google Patents
２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路Info
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- JPH0997165A JPH0997165A JP7276469A JP27646995A JPH0997165A JP H0997165 A JPH0997165 A JP H0997165A JP 7276469 A JP7276469 A JP 7276469A JP 27646995 A JP27646995 A JP 27646995A JP H0997165 A JPH0997165 A JP H0997165A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 199
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 7
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Abstract
(57)【要約】
【課題】8ビットの純2進数データ(BIN)と2進化10進数デ
ータ(BCD)との相互変換を低電圧下で高速に行えるよう
にする。 【解決手段】2進化10進数の純2進数変換回路は、入力さ
れた8ビットのBCDの上位4ビットを10倍した8ビットのBI
Nに変換する変換回路4を含み、その変換結果と入力され
た8ビットのBCDの下位4ビットとを加算する。一方、純2
進数の2進化10進数変換回路は、入力された8ビットのBI
Nの上位4ビットを16倍した8ビットのBCDに変換する第1
の変換回路14と、下位4ビットを8ビットのBCDに変換す
る第2の変換回路15と、を含み、それらの変換結果の上
位4ビット同士、下位4ビット同士を加算する。変換回路
4、14、15は、数十ゲート程度の論理回路の組み合わせ
からなるため、高速な変換を実現することができる。
ータ(BCD)との相互変換を低電圧下で高速に行えるよう
にする。 【解決手段】2進化10進数の純2進数変換回路は、入力さ
れた8ビットのBCDの上位4ビットを10倍した8ビットのBI
Nに変換する変換回路4を含み、その変換結果と入力され
た8ビットのBCDの下位4ビットとを加算する。一方、純2
進数の2進化10進数変換回路は、入力された8ビットのBI
Nの上位4ビットを16倍した8ビットのBCDに変換する第1
の変換回路14と、下位4ビットを8ビットのBCDに変換す
る第2の変換回路15と、を含み、それらの変換結果の上
位4ビット同士、下位4ビット同士を加算する。変換回路
4、14、15は、数十ゲート程度の論理回路の組み合わせ
からなるため、高速な変換を実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力で動作
するコンピュータ装置に好適なデータ変換回路に関し、
特に８ビットからなる２進化１０進数（binary coded d
ecimal）データ（以下「ＢＣＤデータ」ともいう）の純
２進数（pure binary numeral）データ（以下「ＢＩＮ
データ」ともいう）への変換回路と、それとは逆の８ビ
ットからなるＢＩＮデータのＢＣＤデータへの変換回路
に関する。
するコンピュータ装置に好適なデータ変換回路に関し、
特に８ビットからなる２進化１０進数（binary coded d
ecimal）データ（以下「ＢＣＤデータ」ともいう）の純
２進数（pure binary numeral）データ（以下「ＢＩＮ
データ」ともいう）への変換回路と、それとは逆の８ビ
ットからなるＢＩＮデータのＢＣＤデータへの変換回路
に関する。
【０００２】
【従来の技術】ＢＣＤデータからＢＩＮデータに変換す
る従来の方式としては、変換テーブルＲＯＭを用いる方
式、シフトレジスタを用いる方式等が提案されている。
る従来の方式としては、変換テーブルＲＯＭを用いる方
式、シフトレジスタを用いる方式等が提案されている。
【０００３】図９は、従来の変換テーブルＲＯＭを用い
る方式を説明するための図である。
る方式を説明するための図である。
【０００４】図９を参照すると、変換テーブルＲＯＭを
用いる方式としては、例えば変換前のＢＣＤデータをア
ドレスとして入力し、その出力結果を変換後のＢＩＮデ
ータとして得るものがある。
用いる方式としては、例えば変換前のＢＣＤデータをア
ドレスとして入力し、その出力結果を変換後のＢＩＮデ
ータとして得るものがある。
【０００５】図１０は、従来のシフトレジスタを用いる
方式を説明するための図である。
方式を説明するための図である。
【０００６】図１０を参照すると、例えば特開昭５７−
８１７２３号公報に開示されたシフトレジスタを用いる
方式では、８ビットのＢＣＤデータがシフト機能付き入
力データレジスタ３８に入力される。１ビット右シフト
された後のデータは、４ビット単位に分けられ、入力さ
れた４ビットデータが８以上のときには入力４ビットに
対して３を減じ、８未満のときには何もせずに出力する
チェック回路ＣＨ１、ＣＨ０によって変換される。変換
された結果は、出力データレジスタ３９に格納される。
このようなシフトと変換を入力されたＢＣＤデータのビ
ット数分だけ繰り返す。
８１７２３号公報に開示されたシフトレジスタを用いる
方式では、８ビットのＢＣＤデータがシフト機能付き入
力データレジスタ３８に入力される。１ビット右シフト
された後のデータは、４ビット単位に分けられ、入力さ
れた４ビットデータが８以上のときには入力４ビットに
対して３を減じ、８未満のときには何もせずに出力する
チェック回路ＣＨ１、ＣＨ０によって変換される。変換
された結果は、出力データレジスタ３９に格納される。
このようなシフトと変換を入力されたＢＣＤデータのビ
ット数分だけ繰り返す。
【０００７】すなわち、８ビットからなるＢＣＤデータ
であれば、シフトと変換を８回繰り返した後の上位８ビ
ットデータであるＰ１、Ｐ０が変換後のＢＩＮデータと
なる。
であれば、シフトと変換を８回繰り返した後の上位８ビ
ットデータであるＰ１、Ｐ０が変換後のＢＩＮデータと
なる。
【０００８】一方、ＢＩＮデータからＢＣＤデータに変
換する従来の方式についても、前述したＢＣＤデータか
らＢＩＮデータへの変換と同様に、変換テーブルＲＯＭ
を用いる方式、シフトレジスタを用いる方式等が提案さ
れている。
換する従来の方式についても、前述したＢＣＤデータか
らＢＩＮデータへの変換と同様に、変換テーブルＲＯＭ
を用いる方式、シフトレジスタを用いる方式等が提案さ
れている。
【０００９】図１１は、従来の変換テーブルＲＯＭを用
いる方式を説明するための図である。
いる方式を説明するための図である。
【００１０】図１１を参照すると、変換テーブルＲＯＭ
を用いる方式としては、例えば変換前のＢＩＮデータを
アドレスとして入力し、その出力結果を変換後のＢＣＤ
データとして得るものがある。
を用いる方式としては、例えば変換前のＢＩＮデータを
アドレスとして入力し、その出力結果を変換後のＢＣＤ
データとして得るものがある。
【００１１】図１２は、従来のシフトレジスタを用いる
方式を説明するための図である。
方式を説明するための図である。
【００１２】図１２を参照すると、例えば特開昭５９−
１６８５４３号公報に開示されたシフトレジスタを用い
る方式では、制御器４３からの制御信号（入力ラッチ信
号、シフト信号、クリア信号）に基づき、まず８ビット
のＢＩＮデータがシフトレジスタ４０に入力される。シ
フトレジスタ４０の最上位ビット（ＭＳＢ）は１０進加
算器４２のキャリーイン端子に接続され、一時記憶レジ
スタ４１の出力は１０進加算器４２の２入力端子に並列
に接続されている。１０進加算器４２の出力を一時記憶
レジスタ４１に戻し、ＢＩＮデータの桁数分だけシフト
レジスタ４０を１ビットずつシフトすることにより、変
換後のＢＣＤデータを得ることができる。
１６８５４３号公報に開示されたシフトレジスタを用い
る方式では、制御器４３からの制御信号（入力ラッチ信
号、シフト信号、クリア信号）に基づき、まず８ビット
のＢＩＮデータがシフトレジスタ４０に入力される。シ
フトレジスタ４０の最上位ビット（ＭＳＢ）は１０進加
算器４２のキャリーイン端子に接続され、一時記憶レジ
スタ４１の出力は１０進加算器４２の２入力端子に並列
に接続されている。１０進加算器４２の出力を一時記憶
レジスタ４１に戻し、ＢＩＮデータの桁数分だけシフト
レジスタ４０を１ビットずつシフトすることにより、変
換後のＢＣＤデータを得ることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、ＢＣＤ
データからＢＩＮデータに変換する従来の方式及びＢＩ
ＮデータからＢＣＤデータに変換する従来の方式では、
動作スピードが遅いという問題がある。
データからＢＩＮデータに変換する従来の方式及びＢＩ
ＮデータからＢＣＤデータに変換する従来の方式では、
動作スピードが遅いという問題がある。
【００１４】以下、変換テーブルＲＯＭを用いる方式と
シフトレジスタを用いる方式とに分けて説明する。
シフトレジスタを用いる方式とに分けて説明する。
【００１５】まず、ＲＯＭを用いる方式では、動作スピ
ードが遅く、特に低電圧動作時のスピードダウンが顕著
になるという問題がある。
ードが遅く、特に低電圧動作時のスピードダウンが顕著
になるという問題がある。
【００１６】その理由は、プリチャージ後の電荷の放電
時間がＲＯＭの読み出し時間を規定し、そのような放電
に時間がかかるためである。特に低電圧時には充電され
た電荷の放電時間がさらに長くなり、ＲＯＭの読み出し
はさらに遅くなる。
時間がＲＯＭの読み出し時間を規定し、そのような放電
に時間がかかるためである。特に低電圧時には充電され
た電荷の放電時間がさらに長くなり、ＲＯＭの読み出し
はさらに遅くなる。
【００１７】一方、シフトレジスタを用いる方式では、
変換テーブルＲＯＭを用いる方式と比べてさらに動作ス
ピードが遅くなるという問題がある。
変換テーブルＲＯＭを用いる方式と比べてさらに動作ス
ピードが遅くなるという問題がある。
【００１８】その理由は、前述した通り、変換を終了す
るのに８ビットのデータでは８回のシフト動作を必要と
するためである。
るのに８ビットのデータでは８回のシフト動作を必要と
するためである。
【００１９】従って、本発明は前記問題点に鑑みてなさ
れたものであり、低電圧下においても、８ビットのＢＣ
ＤデータからＢＩＮデータへの変換及び８ビットのＢＩ
ＮデータからＢＣＤデータへの変換を高速に行うことが
できる簡易な構成からなる変換回路を提供することを目
的とする。
れたものであり、低電圧下においても、８ビットのＢＣ
ＤデータからＢＩＮデータへの変換及び８ビットのＢＩ
ＮデータからＢＣＤデータへの変換を高速に行うことが
できる簡易な構成からなる変換回路を提供することを目
的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
本発明は、８ビットの２進化１０進数データを入力と
し、８ビットの純２進数データを出力する２進化１０進
数の純２進数変換回路において、前記入力された８ビッ
トの２進化１０進数データの上位４ビットデータを１０
倍した８ビットの純２進数データに変換する変換回路
と、該変換回路によって変換された前記８ビットの純２
進数データと、前記入力された８ビットの２進化１０進
数データの下位４ビットデータと、を加算する加算器
と、を含むことを特徴とする２進化１０進数の純２進数
変換回路を提供する。
本発明は、８ビットの２進化１０進数データを入力と
し、８ビットの純２進数データを出力する２進化１０進
数の純２進数変換回路において、前記入力された８ビッ
トの２進化１０進数データの上位４ビットデータを１０
倍した８ビットの純２進数データに変換する変換回路
と、該変換回路によって変換された前記８ビットの純２
進数データと、前記入力された８ビットの２進化１０進
数データの下位４ビットデータと、を加算する加算器
と、を含むことを特徴とする２進化１０進数の純２進数
変換回路を提供する。
【００２１】また、８ビットの純２進数データを入力と
し、８ビットの２進化１０進数データを出力する純２進
数の２進化１０進数変換回路において、前記入力された
８ビットの純２進数データの上位４ビットデータを１６
倍した８ビットの２進化１０進数データに変換する第１
の変換回路と、前記入力された８ビットの純２進数デー
タの下位４ビットデータを８ビットの２進化１０進数デ
ータに変換する第２の変換回路と、前記第１の変換回路
の出力データの下位４ビットデータと、前記第２の変換
回路の出力データの下位４ビットデータと、を加算し、
４ビットの２進化１０進数データとキャリー信号とを出
力する第１の１０進加算器と、前記第１の１０進加算器
から出力される前記キャリー信号と、前記第１の変換回
路の出力データの上位４ビットデータと、前記第２の変
換回路の出力データの上位４ビットデータと、を加算す
る第２の１０進加算器と、を含むことを特徴とする純２
進数の２進化１０進数変換回路を提供する。
し、８ビットの２進化１０進数データを出力する純２進
数の２進化１０進数変換回路において、前記入力された
８ビットの純２進数データの上位４ビットデータを１６
倍した８ビットの２進化１０進数データに変換する第１
の変換回路と、前記入力された８ビットの純２進数デー
タの下位４ビットデータを８ビットの２進化１０進数デ
ータに変換する第２の変換回路と、前記第１の変換回路
の出力データの下位４ビットデータと、前記第２の変換
回路の出力データの下位４ビットデータと、を加算し、
４ビットの２進化１０進数データとキャリー信号とを出
力する第１の１０進加算器と、前記第１の１０進加算器
から出力される前記キャリー信号と、前記第１の変換回
路の出力データの上位４ビットデータと、前記第２の変
換回路の出力データの上位４ビットデータと、を加算す
る第２の１０進加算器と、を含むことを特徴とする純２
進数の２進化１０進数変換回路を提供する。
【００２２】なお、本発明の２進化１０進数の純２進数
変換回路及び純２進数の２進化１０進数変換回路におい
ては、前記変換回路、前記第１の変換回路及び前記第２
の変換回路は論理ゲート回路又はＰＬＡによって構成す
るとよい。
変換回路及び純２進数の２進化１０進数変換回路におい
ては、前記変換回路、前記第１の変換回路及び前記第２
の変換回路は論理ゲート回路又はＰＬＡによって構成す
るとよい。
【００２３】本発明の２進化１０進数の純２進数変換回
路及び純２進数の２進化１０進数変換回路は、数十ゲー
ト程度の論理回路の組み合わせからなる変換回路と加算
器のみで実現することができるため、従来のシフトレジ
スタを用いる方式に比べて高速な変換を行うことがで
き、また従来の変換テーブルＲＯＭを用いる方式に比べ
ても低電圧下での動作速度の低下がきわめて少ない。
路及び純２進数の２進化１０進数変換回路は、数十ゲー
ト程度の論理回路の組み合わせからなる変換回路と加算
器のみで実現することができるため、従来のシフトレジ
スタを用いる方式に比べて高速な変換を行うことがで
き、また従来の変換テーブルＲＯＭを用いる方式に比べ
ても低電圧下での動作速度の低下がきわめて少ない。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２５】
【実施形態１】まず、本発明の第１の実施形態に係る２
進化１０進数の純２進数変換回路について説明する。
進化１０進数の純２進数変換回路について説明する。
【００２６】はじめに、本実施形態に係る２進化１０進
数の純２進数変換回路の原理を説明する。
数の純２進数変換回路の原理を説明する。
【００２７】８ビットからなる２進化１０進数データ
（ＢＣＤデータ）が入力される場合には、入力されたＢ
ＣＤデータの下位４ビットデータは０ないし９hexの値
をとるため、下位４ビットデータについては何ら変換す
る必要がない。
（ＢＣＤデータ）が入力される場合には、入力されたＢ
ＣＤデータの下位４ビットデータは０ないし９hexの値
をとるため、下位４ビットデータについては何ら変換す
る必要がない。
【００２８】一方、入力されたＢＣＤデータの上位４ビ
ットデータはＢＣＤデータの１０の位になるため、ＢＩ
Ｎデータに変換するには１０倍しなければならない。し
かし、この変換はＢＣＤの１桁に対して、すなわち０な
いし９の値に対してのみ行えば足りることから、後述す
る単純な論理ゲート回路の組み合わせ又はビット数の少
ないＰＬＡで簡易に実現することができる。
ットデータはＢＣＤデータの１０の位になるため、ＢＩ
Ｎデータに変換するには１０倍しなければならない。し
かし、この変換はＢＣＤの１桁に対して、すなわち０な
いし９の値に対してのみ行えば足りることから、後述す
る単純な論理ゲート回路の組み合わせ又はビット数の少
ないＰＬＡで簡易に実現することができる。
【００２９】なお、このような変換により得られた結果
と前述した下位４ビットデータとを単純に２進数加算す
ることにより、ＢＣＤデータから純２進数データ（ＢＩ
Ｎデータ）への変換を完了することができる。
と前述した下位４ビットデータとを単純に２進数加算す
ることにより、ＢＣＤデータから純２進数データ（ＢＩ
Ｎデータ）への変換を完了することができる。
【００３０】このように、入力されるＢＣＤデータを８
ビットに限定し、４ビット単位でデータを扱うようにす
ることにより、きわめて単純な回路構成でＢＣＤデータ
からＢＩＮデータへの変換を実現することができる。
ビットに限定し、４ビット単位でデータを扱うようにす
ることにより、きわめて単純な回路構成でＢＣＤデータ
からＢＩＮデータへの変換を実現することができる。
【００３１】図１は、本発明の第１の実施形態に係る２
進化１０進数の純２進数変換回路の構成を説明するため
の図である。
進化１０進数の純２進数変換回路の構成を説明するため
の図である。
【００３２】図１を参照すると、本実施形態に係る２進
化１０進数の純２進数変換回路は、８ビットの入力デー
タバス１と、入力データの上位４ビット側のデータバス
２と、入力データの下位４ビット側のデータバス３と、
４ビットデータを図２に示した変換対応表に従って８ビ
ットデータに変換する変換回路４と、変換回路４から出
力される８ビットデータと入力データの下位４ビットデ
ータとを加算する加算器５と、加算器５の出力データバ
ス６と、から構成される。
化１０進数の純２進数変換回路は、８ビットの入力デー
タバス１と、入力データの上位４ビット側のデータバス
２と、入力データの下位４ビット側のデータバス３と、
４ビットデータを図２に示した変換対応表に従って８ビ
ットデータに変換する変換回路４と、変換回路４から出
力される８ビットデータと入力データの下位４ビットデ
ータとを加算する加算器５と、加算器５の出力データバ
ス６と、から構成される。
【００３３】次に、本実施形態に係る２進化１０進数の
純２進数変換回路の動作を説明する。
純２進数変換回路の動作を説明する。
【００３４】入力データバス１から入力された８ビット
のＢＣＤデータの上位４ビットデータは、変換回路４に
よって８ビットデータに変換される。
のＢＣＤデータの上位４ビットデータは、変換回路４に
よって８ビットデータに変換される。
【００３５】図２は、図１に示した本実施形態に係る２
進化１０進数の純２進数変換回路の変換回路４の変換対
応表である。
進化１０進数の純２進数変換回路の変換回路４の変換対
応表である。
【００３６】図２に示すように、変換回路４は、データ
バス２から入力された４ビットデータの示す値を１０倍
した値に変換する。例えば、入力された４ビットデータ
が“００１１”である場合には、これを１０倍した値
（すなわち３０）の２進数表示である“０００１１１１
０”を出力する。このような変換により、ＢＣＤデータ
の１０の位に相当する値の２進数変換値が得られる。
バス２から入力された４ビットデータの示す値を１０倍
した値に変換する。例えば、入力された４ビットデータ
が“００１１”である場合には、これを１０倍した値
（すなわち３０）の２進数表示である“０００１１１１
０”を出力する。このような変換により、ＢＣＤデータ
の１０の位に相当する値の２進数変換値が得られる。
【００３７】この得られた２進数変換値と、ＢＣＤデー
タの１の位に相当するデータバス３から入力される下位
４ビットデータが示す値と、を加算器５によって２進数
加算することにより、求める２進数変換値を得ることが
できる。
タの１の位に相当するデータバス３から入力される下位
４ビットデータが示す値と、を加算器５によって２進数
加算することにより、求める２進数変換値を得ることが
できる。
【００３８】なお、入力データはＢＣＤデータであるた
め、変換回路４に入力される４ビットデータの範囲は０
ないし９に限定され、それ以外については考慮する必要
がない。
め、変換回路４に入力される４ビットデータの範囲は０
ないし９に限定され、それ以外については考慮する必要
がない。
【００３９】図３は、図２に示した変換対応表に従った
変換を実現するための変換回路４の具体的な構成を説明
するための図である。
変換を実現するための変換回路４の具体的な構成を説明
するための図である。
【００４０】図３に示すように、変換回路４を論理ゲー
ト回路で構成する場合には、４ビット分の入力端子７か
ら信号を入力し、所定個のインバータとＮＡＮＤゲート
とを通過させた後、８ビット分の出力端子８から変換後
の信号を出力させるようにする。
ト回路で構成する場合には、４ビット分の入力端子７か
ら信号を入力し、所定個のインバータとＮＡＮＤゲート
とを通過させた後、８ビット分の出力端子８から変換後
の信号を出力させるようにする。
【００４１】図２及び図３を参照して、変換回路４の構
成及び動作を説明する。
成及び動作を説明する。
【００４２】入力端子Ｉ3ないしＩ0には、信号を反転さ
せるためのインバータＩＮＶ3ないしＩＮＶ0がそれぞれ
対応して設けられている。
せるためのインバータＩＮＶ3ないしＩＮＶ0がそれぞれ
対応して設けられている。
【００４３】入力端子Ｉ3ないしＩ0から直接又はインバ
ータＩＮＶ3ないしＩＮＶ0を介して得られる信号は、最
初に前段の９個のゲートＮＡＮＤf8ないしＮＡＮＤf0に
入力される。前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
の出力信号は、出力端子Ｏ6ないしＯ1に対応して設けら
れた後段の６個のゲートＮＡＮＤs6ないしＮＡＮＤs1に
入力される。なお、出力端子Ｏ7、Ｏ0は、それぞれグラ
ンド（Ｇ）に接地されている。
ータＩＮＶ3ないしＩＮＶ0を介して得られる信号は、最
初に前段の９個のゲートＮＡＮＤf8ないしＮＡＮＤf0に
入力される。前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
の出力信号は、出力端子Ｏ6ないしＯ1に対応して設けら
れた後段の６個のゲートＮＡＮＤs6ないしＮＡＮＤs1に
入力される。なお、出力端子Ｏ7、Ｏ0は、それぞれグラ
ンド（Ｇ）に接地されている。
【００４４】前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
は全て４入力１出力であり、入力端子Ｉ3ないしＩ0から
の直接の信号又はインバータＩＮＶ3ないしＩＮＶ0を介
した信号のいずれかが１つずつ入力される。
は全て４入力１出力であり、入力端子Ｉ3ないしＩ0から
の直接の信号又はインバータＩＮＶ3ないしＩＮＶ0を介
した信号のいずれかが１つずつ入力される。
【００４５】具体的には、入力された信号が全てアクテ
ィブの場合に出力信号がインアクティブになり、入力さ
れた信号の１つでもインアクティブであれば出力信号が
アクティブになるというＮＡＮＤゲートの特性を利用
し、図２に示した変換対応表のそれぞれの変換に対して
前段のゲートＮＡＮＤf8ないしＮＡＮＤf0のうちの１個
のＮＡＮＤゲートをそれぞれ対応させていく。
ィブの場合に出力信号がインアクティブになり、入力さ
れた信号の１つでもインアクティブであれば出力信号が
アクティブになるというＮＡＮＤゲートの特性を利用
し、図２に示した変換対応表のそれぞれの変換に対して
前段のゲートＮＡＮＤf8ないしＮＡＮＤf0のうちの１個
のＮＡＮＤゲートをそれぞれ対応させていく。
【００４６】すなわち、例えば“０００１”に対応する
信号がゲートＮＡＮＤf8に入力された場合に、その出力
信号がインアクティブとなるようにゲートＮＡＮＤf8と
入力端子Ｉ3ないしＩ0（又はインバータＩＮＶ3ないし
ＩＮＶ0）とを接続し、また“１００１”に対応する信
号がゲートＮＡＮＤf0に入力された場合に、その出力信
号がインアクティブとなるように入力端子Ｉ3ないしＩ0
（又はインバータＩＮＶ3ないしＩＮＶ0）とを接続す
る。
信号がゲートＮＡＮＤf8に入力された場合に、その出力
信号がインアクティブとなるようにゲートＮＡＮＤf8と
入力端子Ｉ3ないしＩ0（又はインバータＩＮＶ3ないし
ＩＮＶ0）とを接続し、また“１００１”に対応する信
号がゲートＮＡＮＤf0に入力された場合に、その出力信
号がインアクティブとなるように入力端子Ｉ3ないしＩ0
（又はインバータＩＮＶ3ないしＩＮＶ0）とを接続す
る。
【００４７】また、後段のゲートＮＡＮＤs6ないしＮＡ
ＮＤs1は多入力１出力であり、前段のゲートＮＡＮＤf8
ないしＮＡＮＤf0のそれぞれの出力信号をインアクティ
ブにする入力データに対応する変換後の出力データに基
づき、該当する前段のゲートＮＡＮＤf8ないしＮＡＮＤ
f0と後段のゲートＮＡＮＤs6ないしＮＡＮＤs1とを接続
する。
ＮＤs1は多入力１出力であり、前段のゲートＮＡＮＤf8
ないしＮＡＮＤf0のそれぞれの出力信号をインアクティ
ブにする入力データに対応する変換後の出力データに基
づき、該当する前段のゲートＮＡＮＤf8ないしＮＡＮＤ
f0と後段のゲートＮＡＮＤs6ないしＮＡＮＤs1とを接続
する。
【００４８】すなわち、例えばゲートＮＡＮＤf8の出力
信号は、入力データ“０００１”の変換後の出力データ
“００００１０１０”のアクティブビット（１）に対応
させて、ゲートＮＡＮＤs3、ＮＡＮＤs1に入力するよう
にする。同様にして、ゲートＮＡＮＤf0の出力信号は、
入力データ“１００１”の変換後の出力データ“０１０
１１０１０”のアクティブビット（１）に対応させて、
ゲートＮＡＮＤs6、ＮＡＮＤs4、ＮＡＮＤs3及びＮＡＮ
Ｄs1に入力するようにする。
信号は、入力データ“０００１”の変換後の出力データ
“００００１０１０”のアクティブビット（１）に対応
させて、ゲートＮＡＮＤs3、ＮＡＮＤs1に入力するよう
にする。同様にして、ゲートＮＡＮＤf0の出力信号は、
入力データ“１００１”の変換後の出力データ“０１０
１１０１０”のアクティブビット（１）に対応させて、
ゲートＮＡＮＤs6、ＮＡＮＤs4、ＮＡＮＤs3及びＮＡＮ
Ｄs1に入力するようにする。
【００４９】入力端子Ｉ3ないしＩ0に入力される入力デ
ータに対して前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
のうちの対応する１個のＮＡＮＤゲートの出力信号のみ
がインアクティブとなり、他の全ての出力信号はアクテ
ィブとなるため、以上のように論理ゲート回路を構成す
ることにより、対応する出力端子Ｏ7ないしＯ0から変換
後の所望の出力データを出力させることができる。
ータに対して前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
のうちの対応する１個のＮＡＮＤゲートの出力信号のみ
がインアクティブとなり、他の全ての出力信号はアクテ
ィブとなるため、以上のように論理ゲート回路を構成す
ることにより、対応する出力端子Ｏ7ないしＯ0から変換
後の所望の出力データを出力させることができる。
【００５０】以上説明したように、変換回路４は非常に
単純な論理ゲート回路によって構成することができ、ま
た高速な変換を実現することができる。
単純な論理ゲート回路によって構成することができ、ま
た高速な変換を実現することができる。
【００５１】なお、変換回路４を論理ゲート回路で構成
する他、ＰＬＡ（programmable logic array）によって
も構成することができる。
する他、ＰＬＡ（programmable logic array）によって
も構成することができる。
【００５２】このように変換回路４をビット数の少ない
ＰＬＡで実現することによっても、前述した論理ゲート
回路の場合と同様に簡易な構成でかつ高速な変換を実現
することができる。
ＰＬＡで実現することによっても、前述した論理ゲート
回路の場合と同様に簡易な構成でかつ高速な変換を実現
することができる。
【００５３】
【実施形態２】次に、本発明の第２の実施形態に係る純
２進数の２進化１０進数変換回路について説明する。
２進数の２進化１０進数変換回路について説明する。
【００５４】はじめに、本実施形態に係る純２進数の２
進化１０進数変換回路の原理を説明する。
進化１０進数変換回路の原理を説明する。
【００５５】８ビットからなる純２進数データ（ＢＩＮ
データ）が入力される場合には、入力されたＢＩＮデー
タの下位４ビットデータは最大でＦhexの値をとるた
め、ＢＩＮデータの下位４ビットデータをＢＣＤデータ
に変換するには、次のようにすればよい。すなわち、
（１）入力された下位４ビットデータが９hexより大き
い場合には、上位４ビット出力を１とすると共に９hex
を引いた余りを下位４ビット出力とし、（２）入力され
た下位４ビットデータが９hex以下の場合には、上位４
ビット出力を０とすると共にその入力された下位４ビッ
トデータをそのまま下位４ビット出力とする。
データ）が入力される場合には、入力されたＢＩＮデー
タの下位４ビットデータは最大でＦhexの値をとるた
め、ＢＩＮデータの下位４ビットデータをＢＣＤデータ
に変換するには、次のようにすればよい。すなわち、
（１）入力された下位４ビットデータが９hexより大き
い場合には、上位４ビット出力を１とすると共に９hex
を引いた余りを下位４ビット出力とし、（２）入力され
た下位４ビットデータが９hex以下の場合には、上位４
ビット出力を０とすると共にその入力された下位４ビッ
トデータをそのまま下位４ビット出力とする。
【００５６】一方、入力されたＢＩＮデータの上位４ビ
ットデータは２進数で１０hex以上の値であるため、最
初に１６倍した後で１０で割り、商を上位４ビット出力
とし、余りを下位４ビット出力とすればよい。
ットデータは２進数で１０hex以上の値であるため、最
初に１６倍した後で１０で割り、商を上位４ビット出力
とし、余りを下位４ビット出力とすればよい。
【００５７】すなわち、入力されたＢＩＮデータの上位
４ビットデータ及び下位４ビットデータのいずれの変換
についても前記第１の実施形態に係る２進化１０進数の
純２進数変換回路の場合と同様に、単純な論理ゲート回
路の組み合わせ又はビット数の少ないＰＬＡで簡易に実
現することができる。
４ビットデータ及び下位４ビットデータのいずれの変換
についても前記第１の実施形態に係る２進化１０進数の
純２進数変換回路の場合と同様に、単純な論理ゲート回
路の組み合わせ又はビット数の少ないＰＬＡで簡易に実
現することができる。
【００５８】なお、入力されたＢＩＮデータの上位４ビ
ットデータ及び下位４ビットデータをそれぞれ変換した
結果得られた上位４ビット出力同士、下位４ビット出力
同士を１０進数加算することにより、ＢＩＮデータから
２進化１０進数データ（ＢＣＤデータ）への変換を完了
することができる。
ットデータ及び下位４ビットデータをそれぞれ変換した
結果得られた上位４ビット出力同士、下位４ビット出力
同士を１０進数加算することにより、ＢＩＮデータから
２進化１０進数データ（ＢＣＤデータ）への変換を完了
することができる。
【００５９】図４は、本発明の第２の実施形態に係る純
２進数の２進化１０進数変換回路の構成を説明するため
の図である。
２進数の２進化１０進数変換回路の構成を説明するため
の図である。
【００６０】図４を参照すると、本実施形態に係る純２
進数の２進化１０進数変換回路は、８ビットの入力デー
タバス１１と、入力データの上位４ビット側のデータバ
ス１２と、入力データの下位４ビット側のデータバス１
３と、上位４ビットデータを図５に示した変換対応表に
従って８ビットデータに変換する第１の変換回路１４
と、下位４ビットデータを図６に示した変換対応表に従
って８ビットデータに変換する第２の変換回路１５と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの下位４ビットデー
タ同士を１０進数加算する第１の１０進加算器２０と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの上位４ビットデー
タ同士と第１の１０進加算器２０のキャリー信号２３と
を１０進数加算する第２の１０進加算器２１と、第１の
１０進加算器２０の４ビットのデータバス２２と第２の
１０進加算器２１の４ビットのデータバス２４からの出
力を合わせて８ビットのＢＣＤデータとして出力する出
力データバス２５と、から構成される。
進数の２進化１０進数変換回路は、８ビットの入力デー
タバス１１と、入力データの上位４ビット側のデータバ
ス１２と、入力データの下位４ビット側のデータバス１
３と、上位４ビットデータを図５に示した変換対応表に
従って８ビットデータに変換する第１の変換回路１４
と、下位４ビットデータを図６に示した変換対応表に従
って８ビットデータに変換する第２の変換回路１５と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの下位４ビットデー
タ同士を１０進数加算する第１の１０進加算器２０と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの上位４ビットデー
タ同士と第１の１０進加算器２０のキャリー信号２３と
を１０進数加算する第２の１０進加算器２１と、第１の
１０進加算器２０の４ビットのデータバス２２と第２の
１０進加算器２１の４ビットのデータバス２４からの出
力を合わせて８ビットのＢＣＤデータとして出力する出
力データバス２５と、から構成される。
【００６１】次に、本実施形態に係る純２進数の２進化
１０進数変換回路の動作を説明する。
１０進数変換回路の動作を説明する。
【００６２】入力データバス１１から入力された８ビッ
トのＢＩＮデータは、その上位４ビットデータがデータ
バス１２を介して第１の変換回路１４に入力され、下位
４ビットデータがデータバス１３を介して第２の変換回
路１５に入力される。
トのＢＩＮデータは、その上位４ビットデータがデータ
バス１２を介して第１の変換回路１４に入力され、下位
４ビットデータがデータバス１３を介して第２の変換回
路１５に入力される。
【００６３】データバス１２から入力された入力データ
の上位４ビットデータは、第１の変換回路１４によって
８ビットデータに変換される。
の上位４ビットデータは、第１の変換回路１４によって
８ビットデータに変換される。
【００６４】図５は、図４に示した本実施形態に係る純
２進数の２進化１０進数変換回路の第１の変換回路１４
の変換対応表である。
２進数の２進化１０進数変換回路の第１の変換回路１４
の変換対応表である。
【００６５】図５に示すように、第１の変換回路１４
は、ＢＩＮデータである入力データのうちの上位４ビッ
トデータを１６倍した値（ＢＣＤデータ）に変換する。
例えば、入力された４ビットデータが“０１００”であ
る場合には、これを１６倍した値（すなわち６４）の２
進化１０進数表示である“０１１００１００”を出力す
る。第１の変換回路１４における変換後の８ビットデー
タは、その上位４ビットデータがデータバス１６を介し
て第２の１０進加算器２１に入力され、その下位４ビッ
トデータがデータバス１７を介して第１の１０進加算器
２０に入力される。
は、ＢＩＮデータである入力データのうちの上位４ビッ
トデータを１６倍した値（ＢＣＤデータ）に変換する。
例えば、入力された４ビットデータが“０１００”であ
る場合には、これを１６倍した値（すなわち６４）の２
進化１０進数表示である“０１１００１００”を出力す
る。第１の変換回路１４における変換後の８ビットデー
タは、その上位４ビットデータがデータバス１６を介し
て第２の１０進加算器２１に入力され、その下位４ビッ
トデータがデータバス１７を介して第１の１０進加算器
２０に入力される。
【００６６】なお、入力データはＢＩＮデータの上位４
ビットデータであるため、第１の変換回路１４に入力さ
れる４ビットデータの範囲は０ないし６に限定され、そ
れ以外については考慮する必要がない。
ビットデータであるため、第１の変換回路１４に入力さ
れる４ビットデータの範囲は０ないし６に限定され、そ
れ以外については考慮する必要がない。
【００６７】一方、データバス１３から入力された入力
データの下位４ビットデータは、第２の変換回路１５に
よって８ビットデータに変換される。
データの下位４ビットデータは、第２の変換回路１５に
よって８ビットデータに変換される。
【００６８】図６は、図４に示した本実施形態に係る純
２進数の２進化１０進数変換回路の第２の変換回路１５
の変換対応表である。
２進数の２進化１０進数変換回路の第２の変換回路１５
の変換対応表である。
【００６９】図６に示すように、第２の変換回路１５
は、ＢＩＮデータである入力データのうちの下位４ビッ
トデータをＢＣＤデータに変換する。例えば、入力され
た４ビットデータが“１１１０”である場合には、この
値（すなわち１４）の２進化１０進数表示である“００
０１０１００”を出力する。第２の変換回路１５におけ
る変換後の８ビットデータは、その上位４ビットデータ
がデータバス１８を介して第２の１０進加算器２１に入
力され、その下位４ビットデータがデータバス１９を介
して第１の１０進加算器２０に入力される。
は、ＢＩＮデータである入力データのうちの下位４ビッ
トデータをＢＣＤデータに変換する。例えば、入力され
た４ビットデータが“１１１０”である場合には、この
値（すなわち１４）の２進化１０進数表示である“００
０１０１００”を出力する。第２の変換回路１５におけ
る変換後の８ビットデータは、その上位４ビットデータ
がデータバス１８を介して第２の１０進加算器２１に入
力され、その下位４ビットデータがデータバス１９を介
して第１の１０進加算器２０に入力される。
【００７０】第１の変換回路１４と第２の変換回路１５
とからそれぞれ出力されるデータの下位４ビットデータ
同士を、第１の１０進加算器２０において１０進数加算
する。第１の１０進加算器２０は、桁上げがある場合に
はキャリー信号２３をアクティブにする。
とからそれぞれ出力されるデータの下位４ビットデータ
同士を、第１の１０進加算器２０において１０進数加算
する。第１の１０進加算器２０は、桁上げがある場合に
はキャリー信号２３をアクティブにする。
【００７１】また、第１の変換回路１４と第２の変換回
路１５とからそれぞれ出力されるデータの上位４ビット
データ同士と、第１の１０進加算器２０からのキャリー
信号２３と、を第２の１０進加算器２１において１０進
数加算する。
路１５とからそれぞれ出力されるデータの上位４ビット
データ同士と、第１の１０進加算器２０からのキャリー
信号２３と、を第２の１０進加算器２１において１０進
数加算する。
【００７２】このようにして得られた第１の１０進加算
器２０と第２の１０進加算器２１からの出力データをデ
ータバス２２、２４からそれぞれ取り出すことにより、
求めるＢＣＤデータの下位４ビットと上位４ビットとを
それぞれ得ることができる。
器２０と第２の１０進加算器２１からの出力データをデ
ータバス２２、２４からそれぞれ取り出すことにより、
求めるＢＣＤデータの下位４ビットと上位４ビットとを
それぞれ得ることができる。
【００７３】図７は、図５に示した変換対応表に従った
変換を実現するための第１の変換回路１４の具体的な構
成を説明するための図である。
変換を実現するための第１の変換回路１４の具体的な構
成を説明するための図である。
【００７４】図７に示すように、第１の変換回路１４を
論理ゲート回路で構成する場合には、図３に示した前記
第１の実施形態の変換回路４と同様の手法を用いること
ができる。
論理ゲート回路で構成する場合には、図３に示した前記
第１の実施形態の変換回路４と同様の手法を用いること
ができる。
【００７５】すなわち、４ビット分の入力端子３０から
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３１から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の６個のＮＡＮ
Ｄゲート及び後段の７個のＮＡＮＤゲートを図５に示し
た変換対応表に従って接続する。
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３１から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の６個のＮＡＮ
Ｄゲート及び後段の７個のＮＡＮＤゲートを図５に示し
た変換対応表に従って接続する。
【００７６】図８は、図６に示した変換対応表に従った
変換を実現するための第２の変換回路１５の具体的な構
成を説明するための図である。
変換を実現するための第２の変換回路１５の具体的な構
成を説明するための図である。
【００７７】図８に示すように、第２の変換回路１５を
論理ゲート回路で構成する場合も、図７に示した第１の
変換回路１４と同様に、図３に示した前記第１の実施形
態の変換回路４と同様の手法を用いることができる。
論理ゲート回路で構成する場合も、図７に示した第１の
変換回路１４と同様に、図３に示した前記第１の実施形
態の変換回路４と同様の手法を用いることができる。
【００７８】すなわち、４ビット分の入力端子３２から
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３３から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の１５個のＮＡ
ＮＤゲート及び後段の５個のＮＡＮＤゲートを図６に示
した変換対応表に従って接続する。
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３３から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の１５個のＮＡ
ＮＤゲート及び後段の５個のＮＡＮＤゲートを図６に示
した変換対応表に従って接続する。
【００７９】図７及び図８から明らかなように、第１の
変換回路１４及び第２の変換回路１５は非常に単純な論
理ゲート回路によって構成することができ、また高速な
変換を実現することができる。
変換回路１４及び第２の変換回路１５は非常に単純な論
理ゲート回路によって構成することができ、また高速な
変換を実現することができる。
【００８０】なお、前記第１の実施形態の場合と同様
に、第１の変換回路１４及び第２の変換回路１５を論理
ゲート回路で構成する他、ＰＬＡによっても構成するこ
とができる。
に、第１の変換回路１４及び第２の変換回路１５を論理
ゲート回路で構成する他、ＰＬＡによっても構成するこ
とができる。
【００８１】このように第１の変換回路１４及び第２の
変換回路１５をビット数の少ないＰＬＡで実現すること
によっても、前述した論理ゲート回路の場合と同様に簡
易な構成でかつ高速な変換を実現することができる。
変換回路１５をビット数の少ないＰＬＡで実現すること
によっても、前述した論理ゲート回路の場合と同様に簡
易な構成でかつ高速な変換を実現することができる。
【００８２】
【発明の効果】以上説明したように、本発明によれば、
純２進数データから２進化１０進数データへの変換及び
２進化１０進数データから純２進数データへの変化を高
速に行うことができる。
純２進数データから２進化１０進数データへの変換及び
２進化１０進数データから純２進数データへの変化を高
速に行うことができる。
【００８３】また、本発明によれば、ＲＯＭを用いる方
式で必要なプリチャージ等のタイミング設計や、シフト
レジスタを用いる方式で必要な制御回路を組み込む必要
がなく、回路構成を簡易化することができる。
式で必要なプリチャージ等のタイミング設計や、シフト
レジスタを用いる方式で必要な制御回路を組み込む必要
がなく、回路構成を簡易化することができる。
【００８４】さらに、本発明によれば、ＲＯＭを用いる
方式に比べて低電圧下における動作速度の低下が少ない
ため、携帯端末のような低電圧動作が要求される分野に
おいて特に有用である。
方式に比べて低電圧下における動作速度の低下が少ない
ため、携帯端末のような低電圧動作が要求される分野に
おいて特に有用である。
【図１】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の構成を説明するための図である。
の純２進数変換回路の構成を説明するための図である。
【図２】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の変換回路４の変換対応表である。
の純２進数変換回路の変換回路４の変換対応表である。
【図３】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の変換回路４の構成を説明するため
の図である。
の純２進数変換回路の変換回路４の構成を説明するため
の図である。
【図４】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の構成を説明するための図である。
化１０進数変換回路の構成を説明するための図である。
【図５】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第１の変換回路１４の変換対応表
である。
化１０進数変換回路の第１の変換回路１４の変換対応表
である。
【図６】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第２の変換回路１５の変換対応表
である。
化１０進数変換回路の第２の変換回路１５の変換対応表
である。
【図７】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第１の変換回路１４の構成を説明
するための図である。
化１０進数変換回路の第１の変換回路１４の構成を説明
するための図である。
【図８】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第２の変換回路１５の構成を説明
するための図である。
化１０進数変換回路の第２の変換回路１５の構成を説明
するための図である。
【図９】従来の変換テーブルＲＯＭを用いる方式（ＢＣ
Ｄ→ＢＩＮ）を説明するための図である。
Ｄ→ＢＩＮ）を説明するための図である。
【図１０】従来のシフトレジスタを用いる方式（ＢＣＤ
→ＢＩＮ）を説明するための図である。
→ＢＩＮ）を説明するための図である。
【図１１】従来の変換テーブルＲＯＭを用いる方式（Ｂ
ＩＮ→ＢＣＤ）を説明するための図である。
ＩＮ→ＢＣＤ）を説明するための図である。
【図１２】従来のシフトレジスタを用いる方式（ＢＩＮ
→ＢＣＤ）を説明するための図である。
→ＢＣＤ）を説明するための図である。
１ 入力データバス ２ データバス（上位４ビット側） ３ データバス（下位４ビット側） ４ 変換回路 ５ 加算器 ６ 出力データバス ７ 入力端子（Ｉ3、…、Ｉ0） ８ 出力端子（Ｏ7、…、Ｏ0） ＩＮＶ3、…、ＩＮＶ0 インバータ ＮＡＮＤf8、…、ＮＡＮＤf0 前段のＮＡＮＤゲート ＮＡＮＤs6、…、ＮＡＮＤs1 後段のＮＡＮＤゲート １１ 入力データバス １２ データバス（上位４ビット側） １３ データバス（下位４ビット側） １４ 第１の変換回路 １５ 第２の変換回路 １６、１７、１８、１９、２２、２４ データバス ２０ 第１の１０進加算器 ２１ 第２の１０進加算器 ２３ キャリー信号 ２５ 出力データバス ３０、３２ 入力端子 ３１、３３ 出力端子 ３８ シフト機能付き入力データレジスタ ３９ 出力データレジスタ ４０ シフトレジスタ ４１ 一時記憶レジスタ ４２ １０進加算器 ４３ 制御器
Claims (8)
- 【請求項１】８ビットの２進化１０進数データを入力と
し、８ビットの純２進数データを出力する２進化１０進
数の純２進数変換回路において、 前記入力された８ビットの２進化１０進数データの上位
４ビットデータを１０倍した８ビットの純２進数データ
に変換する変換回路と、 該変換回路によって変換された前記８ビットの純２進数
データと、前記入力された８ビットの２進化１０進数デ
ータの下位４ビットデータと、を加算する加算器と、 を含むことを特徴とする２進化１０進数の純２進数変換
回路。 - 【請求項２】前記変換回路が、入力された４ビットデー
タを１０倍する論理ゲート回路であることを特徴とする
請求項１記載の２進化１０進数の純２進数変換回路。 - 【請求項３】前記変換回路が、入力された４ビットデー
タを１０倍するＰＬＡであることを特徴とする請求項１
記載の２進化１０進数の純２進数変換回路。 - 【請求項４】８ビットの純２進数データを入力とし、８
ビットの２進化１０進数データを出力する純２進数の２
進化１０進数変換回路において、 前記入力された８ビットの純２進数データの上位４ビッ
トデータを１６倍した８ビットの２進化１０進数データ
に変換する第１の変換回路と、 前記入力された８ビットの純２進数データの下位４ビッ
トデータを８ビットの２進化１０進数データに変換する
第２の変換回路と、 前記第１の変換回路の出力データの下位４ビットデータ
と、前記第２の変換回路の出力データの下位４ビットデ
ータと、を加算し、４ビットの２進化１０進数データと
キャリー信号とを出力する第１の１０進加算器と、 前記第１の１０進加算器から出力される前記キャリー信
号と、前記第１の変換回路の出力データの上位４ビット
データと、前記第２の変換回路の出力データの上位４ビ
ットデータと、を加算する第２の１０進加算器と、 を含むことを特徴とする純２進数の２進化１０進数変換
回路。 - 【請求項５】前記第１の変換回路が、入力された４ビッ
トデータを１６倍する論理ゲート回路であることを特徴
とする請求項４記載の純２進数の２進化１０進数変換回
路。 - 【請求項６】前記第２の変換回路が、入力された４ビッ
トデータを２進化１０進数とする論理ゲート回路である
ことを特徴とする請求項４記載の純２進数の２進化１０
進数変換回路。 - 【請求項７】前記第１の変換回路が、入力された４ビッ
トデータを１６倍するＰＬＡであることを特徴とする請
求項４記載の純２進数の２進化１０進数変換回路。 - 【請求項８】前記第２の変換回路が、入力された４ビッ
トデータを２進化１０進数とするＰＬＡであることを特
徴とする請求項４記載の純２進数の２進化１０進数変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276469A JPH0997165A (ja) | 1995-09-30 | 1995-09-30 | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276469A JPH0997165A (ja) | 1995-09-30 | 1995-09-30 | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997165A true JPH0997165A (ja) | 1997-04-08 |
Family
ID=17569891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276469A Pending JPH0997165A (ja) | 1995-09-30 | 1995-09-30 | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151532A (ja) * | 2010-01-20 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | 周波数ジェネレータ |
| US8566385B2 (en) | 2009-12-02 | 2013-10-22 | International Business Machines Corporation | Decimal floating point multiplier and design structure |
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| JPS51230A (ja) * | 1974-06-19 | 1976-01-05 | Hitachi Ltd | Koodohenkanki |
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1995
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