JPH0720492A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH0720492A JPH0720492A JP15165193A JP15165193A JPH0720492A JP H0720492 A JPH0720492 A JP H0720492A JP 15165193 A JP15165193 A JP 15165193A JP 15165193 A JP15165193 A JP 15165193A JP H0720492 A JPH0720492 A JP H0720492A
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Abstract
(57)【要約】
【目的】この発明は、液晶表示装置のアレイ基板におい
て、ゲート電極を兼ねる走査線として低抵抗の材質の走
査電極を用いてもその側面を含む表面にヒロックを生ず
ることなく、且つアレイプロセスとの整合性の高い簡便
な構成および製造方法を提供することを目的とする。 【構成】この発明のゲート電極を兼ねる走査線電極は、
低抵抗からなる第１の層の両側側面の基板との成す角度
が鋭角となるようにテーパ状に形成され、且つ低抵抗か
らなる第１の層の表面は酸化膜からなる第２の層で完全
に被覆される。このような構成及び製造方法とすること
によって上記目的を達成することができる。
て、ゲート電極を兼ねる走査線として低抵抗の材質の走
査電極を用いてもその側面を含む表面にヒロックを生ず
ることなく、且つアレイプロセスとの整合性の高い簡便
な構成および製造方法を提供することを目的とする。 【構成】この発明のゲート電極を兼ねる走査線電極は、
低抵抗からなる第１の層の両側側面の基板との成す角度
が鋭角となるようにテーパ状に形成され、且つ低抵抗か
らなる第１の層の表面は酸化膜からなる第２の層で完全
に被覆される。このような構成及び製造方法とすること
によって上記目的を達成することができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタを備
えた液晶表示装置及びその製造方法に係わり、特にその
ゲート電極を兼ねる走査線に関する。
えた液晶表示装置及びその製造方法に係わり、特にその
ゲート電極を兼ねる走査線に関する。
【０００２】
【従来の技術】液晶表示装置を用いた画像表示装置は、
基板上に一方向に延伸し所定のピッチで配列された走査
線及び信号線等の電極で区画された最小領域を画素と
し、両基板間にネマチック型などの液晶組成物を挟持し
たマトリクス型の液晶表示装置が一般に用いられてい
る。中でもテレビ画像やグラフィックディスプレイなど
を指向した大容量で高精細の液晶表示装置としては、ク
ロストークのない高コントラスト表示が行えるように、
各画素の駆動と制御手段として各画素ごとにスイッチン
グ素子を配置したアクティブマトリクス型の液晶表示装
置が実用化されている。
基板上に一方向に延伸し所定のピッチで配列された走査
線及び信号線等の電極で区画された最小領域を画素と
し、両基板間にネマチック型などの液晶組成物を挟持し
たマトリクス型の液晶表示装置が一般に用いられてい
る。中でもテレビ画像やグラフィックディスプレイなど
を指向した大容量で高精細の液晶表示装置としては、ク
ロストークのない高コントラスト表示が行えるように、
各画素の駆動と制御手段として各画素ごとにスイッチン
グ素子を配置したアクティブマトリクス型の液晶表示装
置が実用化されている。
【０００３】このようなスイッチング素子としては、コ
ントラスト比の高さおよび応答速度の点から３端子型の
薄膜トランジスタが多用されている。また、この薄膜ト
ランジスタとしては、非晶質シリコン（ａ−Ｓｉ）系の
半導体層が用いられ、活生層である非晶質シリコン層を
挟んで下層にゲート電極、上層にソース電極及びドレイ
ン電極を配置した逆スタガード構造を採用している場合
が多い。
ントラスト比の高さおよび応答速度の点から３端子型の
薄膜トランジスタが多用されている。また、この薄膜ト
ランジスタとしては、非晶質シリコン（ａ−Ｓｉ）系の
半導体層が用いられ、活生層である非晶質シリコン層を
挟んで下層にゲート電極、上層にソース電極及びドレイ
ン電極を配置した逆スタガード構造を採用している場合
が多い。
【０００４】このようなアクティブマトリクス型の液晶
表示装置において、近年ますます大画面化や高精細化が
要求されているが、これに伴い走査線の長さが長くなる
とともに、画素の開口率をほぼ一定に保つ必要性から走
査線の幅も細くせざるを得ない。しかしながら、走査線
の抵抗値は長さに比例し、且つ断面積（幅）に反比例し
て高くなる。走査線の高抵抗化は走査信号の波形を歪ま
せ、信号の伝搬遅延を生じ、画像の不均一や画質低下を
もたらす。
表示装置において、近年ますます大画面化や高精細化が
要求されているが、これに伴い走査線の長さが長くなる
とともに、画素の開口率をほぼ一定に保つ必要性から走
査線の幅も細くせざるを得ない。しかしながら、走査線
の抵抗値は長さに比例し、且つ断面積（幅）に反比例し
て高くなる。走査線の高抵抗化は走査信号の波形を歪ま
せ、信号の伝搬遅延を生じ、画像の不均一や画質低下を
もたらす。
【０００５】このような問題に対しては、まず走査線の
抵抗を下げるために走査線の材質として低抵抗の、例え
ばアルミニウム(Al)を用いることが考えられる。しかし
ながら、薄膜トランジスタの製造工程では、例えばゲー
ト絶縁膜は基板温度を300 ℃以上として形成するなど熱
処理工程が不可欠である。走査線としてAlを単独で用い
た場合、製造工程中での熱は基板との熱膨脹の差に起因
すると考えられる熱応力によりアルミヒロックが発生
し、層間絶縁性が著しく損なわれる。
抵抗を下げるために走査線の材質として低抵抗の、例え
ばアルミニウム(Al)を用いることが考えられる。しかし
ながら、薄膜トランジスタの製造工程では、例えばゲー
ト絶縁膜は基板温度を300 ℃以上として形成するなど熱
処理工程が不可欠である。走査線としてAlを単独で用い
た場合、製造工程中での熱は基板との熱膨脹の差に起因
すると考えられる熱応力によりアルミヒロックが発生
し、層間絶縁性が著しく損なわれる。
【０００６】
【発明が解決しようとする課題】このようなアルミヒロ
ックを防止するためには、Alをヒロックを生じ難い材質
の層で被覆すればよい。その一手段として、Alの陽極酸
化法によりAlの表面に酸化膜を形成する方法も考えられ
る。陽極酸化法とは、化成液に侵漬した金属を陽極電極
として電圧を印加し、金属表面に電気化学的に反応させ
て酸化膜を成長させる方法である。
ックを防止するためには、Alをヒロックを生じ難い材質
の層で被覆すればよい。その一手段として、Alの陽極酸
化法によりAlの表面に酸化膜を形成する方法も考えられ
る。陽極酸化法とは、化成液に侵漬した金属を陽極電極
として電圧を印加し、金属表面に電気化学的に反応させ
て酸化膜を成長させる方法である。
【０００７】走査線にこのような陽極酸化膜を適用した
例について、図２を用いて説明する。図２において、ガ
ラス基板１にAlをスパッタリング法により成膜し、リソ
グラフィ法により所定の形状にパターニングし、ケート
電極２を兼ねる走査線を形成する。次に酒石酸などの化
成液を用いてAlの表面に酸化層３を生成する。その後、
プラズマＣＶＤ法により、ゲート絶縁層としてSiOx層
４、およびSiNx層５を成膜し、SiNx層５を所定の形状に
形成して後、半導体層としてａ−Ｓｉ膜および保護膜７
を積層し、それぞれ所定の形状にパターニングする。次
に、低抵抗の非結質シリコン（ｎ+ ａ−Si）８を成膜
し、半導体パターンを形成する。さらに、画素表示電極
９としてインジウム・錫酸化膜（ITO ）をスパッタリン
グ法により成膜し、パターン形成する。そして、ソース
電極10またはドレイン電極11を兼ねる信号線を成膜し、
パターン形成することによって、一方のアレイ基板が完
成する。
例について、図２を用いて説明する。図２において、ガ
ラス基板１にAlをスパッタリング法により成膜し、リソ
グラフィ法により所定の形状にパターニングし、ケート
電極２を兼ねる走査線を形成する。次に酒石酸などの化
成液を用いてAlの表面に酸化層３を生成する。その後、
プラズマＣＶＤ法により、ゲート絶縁層としてSiOx層
４、およびSiNx層５を成膜し、SiNx層５を所定の形状に
形成して後、半導体層としてａ−Ｓｉ膜および保護膜７
を積層し、それぞれ所定の形状にパターニングする。次
に、低抵抗の非結質シリコン（ｎ+ ａ−Si）８を成膜
し、半導体パターンを形成する。さらに、画素表示電極
９としてインジウム・錫酸化膜（ITO ）をスパッタリン
グ法により成膜し、パターン形成する。そして、ソース
電極10またはドレイン電極11を兼ねる信号線を成膜し、
パターン形成することによって、一方のアレイ基板が完
成する。
【０００８】図２に示すような薄膜トランジスタを有す
るアレイ基板においては、ゲート電極２を兼ねるAlから
なる走査線電極の表面は酸化層３で被覆されているが、
Alのの厚さは一般に300 nm程度と薄くしなければなら
ず、その両側側面は実質的に基板１に対して垂直であ
る。このような構成では酸化層で覆われる前のパターニ
ング工程でアルミヒロックが生じ易くなるとともに、上
部に積層する配線電極の断線やクロスショートの一因と
なっている。従って、低抵抗の材質の走査電極を用いて
もその側面を含む表面にヒロックを生ずることなく、且
つアレイプロセスとの整合性の高い簡便な構成および製
造方法を確立することが重要な課題となっている。
るアレイ基板においては、ゲート電極２を兼ねるAlから
なる走査線電極の表面は酸化層３で被覆されているが、
Alのの厚さは一般に300 nm程度と薄くしなければなら
ず、その両側側面は実質的に基板１に対して垂直であ
る。このような構成では酸化層で覆われる前のパターニ
ング工程でアルミヒロックが生じ易くなるとともに、上
部に積層する配線電極の断線やクロスショートの一因と
なっている。従って、低抵抗の材質の走査電極を用いて
もその側面を含む表面にヒロックを生ずることなく、且
つアレイプロセスとの整合性の高い簡便な構成および製
造方法を確立することが重要な課題となっている。
【０００９】
【課題を解決するための手段】本発明は、基板上に一方
向に延伸しゲート電極を兼ねる走査線と、この走査線を
覆うゲート絶縁層と、このゲート絶縁層の上に前記ゲー
ト電極に対応して形成された半導体層と、この半導体層
上に形成された保護膜と、この保護膜上の両側に形成さ
れ信号線を兼ねるソースまたはドレイン電極と、このソ
ースまたはドレイン電極に接続される画素表示電極とを
少なくとも有するアレイ基板と、このアレイ電極に所定
の間隔で対向配置された対向基板と、前記アレイ基板と
対向基板との間に挟持された液晶組成物とを少なくとも
備えた液晶表示装置において、前記走査線は低抵抗金属
からなる第１の層と、前記低抵抗金属の酸化膜からなる
第２の層との積層構造からなり、前記第１の層は前記第
２の層で被覆されるとともに前記第１の層と第２の層の
厚さ方向側面の基板との成す角度が鋭角である液晶表示
装置であり、また、走査線を形成する工程は、前記基板
上に低抵抗金属からなる第１の層を成膜する工程と、こ
の第１の層の表面に前記低抵抗金属の酸化膜からなる第
２の層を形成する工程と、前記第１の層と前記第２の層
を所定の形状にパターニングするとともに前記第１の層
と第２の層の厚さ方向側面の基板との成す角度が鋭角と
なるように形成する工程と、前記第１の層の厚さ方向の
側面に前記第２の層と同一の酸化膜を形成し前記第１の
層を前記第２の層で被覆する工程とからなる液晶表示装
置の製造方法である。
向に延伸しゲート電極を兼ねる走査線と、この走査線を
覆うゲート絶縁層と、このゲート絶縁層の上に前記ゲー
ト電極に対応して形成された半導体層と、この半導体層
上に形成された保護膜と、この保護膜上の両側に形成さ
れ信号線を兼ねるソースまたはドレイン電極と、このソ
ースまたはドレイン電極に接続される画素表示電極とを
少なくとも有するアレイ基板と、このアレイ電極に所定
の間隔で対向配置された対向基板と、前記アレイ基板と
対向基板との間に挟持された液晶組成物とを少なくとも
備えた液晶表示装置において、前記走査線は低抵抗金属
からなる第１の層と、前記低抵抗金属の酸化膜からなる
第２の層との積層構造からなり、前記第１の層は前記第
２の層で被覆されるとともに前記第１の層と第２の層の
厚さ方向側面の基板との成す角度が鋭角である液晶表示
装置であり、また、走査線を形成する工程は、前記基板
上に低抵抗金属からなる第１の層を成膜する工程と、こ
の第１の層の表面に前記低抵抗金属の酸化膜からなる第
２の層を形成する工程と、前記第１の層と前記第２の層
を所定の形状にパターニングするとともに前記第１の層
と第２の層の厚さ方向側面の基板との成す角度が鋭角と
なるように形成する工程と、前記第１の層の厚さ方向の
側面に前記第２の層と同一の酸化膜を形成し前記第１の
層を前記第２の層で被覆する工程とからなる液晶表示装
置の製造方法である。
【００１０】
【作用】本発明のゲート電極を兼ねる走査線電極は、低
抵抗からなる第１の層の両側側面の基板との成す角度が
鋭角となるようにテーパ状に形成される。このテーパ状
は、低抵抗からなる第１の層の表面にまず第２の層とし
ての酸化膜を形成し、リソグラフィ法により走査線電極
の幅に相当する部分を形成する際に容易に得られる。そ
してこの後、テーパ状部分に相当する第１の層の露出し
た表面は、再度酸化膜を形成することで完全に被覆され
る。このような構成および製造方法とすることによっ
て、テーパ状部分は従来よりもその表面積が広いことに
加えて、走査線電極による厚み部分の段差がなだらかと
なるので、熱処理工程中の第１の層のヒロックを生ずる
こともなく、上部に積層する配線電極の断線やクロスシ
ョートを生ずることもない。また、酸化工程が１回加わ
るだけなのでアレイプロセスとの整合性の高い簡便な製
造方法とすることが出来る。
抵抗からなる第１の層の両側側面の基板との成す角度が
鋭角となるようにテーパ状に形成される。このテーパ状
は、低抵抗からなる第１の層の表面にまず第２の層とし
ての酸化膜を形成し、リソグラフィ法により走査線電極
の幅に相当する部分を形成する際に容易に得られる。そ
してこの後、テーパ状部分に相当する第１の層の露出し
た表面は、再度酸化膜を形成することで完全に被覆され
る。このような構成および製造方法とすることによっ
て、テーパ状部分は従来よりもその表面積が広いことに
加えて、走査線電極による厚み部分の段差がなだらかと
なるので、熱処理工程中の第１の層のヒロックを生ずる
こともなく、上部に積層する配線電極の断線やクロスシ
ョートを生ずることもない。また、酸化工程が１回加わ
るだけなのでアレイプロセスとの整合性の高い簡便な製
造方法とすることが出来る。
【００１１】
【実施例】以下に本発明の実施例について詳細に説明す
る。図１（Ａ）乃至（Ｄ）は本発明の一実施例として、
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図である。まず、ア
レイ基板となる透明ガラス基板１上に、ゲート電極を兼
ねる走査線の第１の層２としてスパッタ法によりAlを30
0 nm成膜する。このAlの材質は、例えば銅を１原子％、
シリコンを0.5 原子％含むアルミニウム合金でも可能で
ある。次いで、図１（Ａ）に示すように、この第１の層
２のAlの表面に、酒石酸３％溶液中で化成電圧71Ｖを印
加して陽極酸化を行い、第２の層３として100 nmのAlの
酸化膜を成長させた。
る。図１（Ａ）乃至（Ｄ）は本発明の一実施例として、
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図である。まず、ア
レイ基板となる透明ガラス基板１上に、ゲート電極を兼
ねる走査線の第１の層２としてスパッタ法によりAlを30
0 nm成膜する。このAlの材質は、例えば銅を１原子％、
シリコンを0.5 原子％含むアルミニウム合金でも可能で
ある。次いで、図１（Ａ）に示すように、この第１の層
２のAlの表面に、酒石酸３％溶液中で化成電圧71Ｖを印
加して陽極酸化を行い、第２の層３として100 nmのAlの
酸化膜を成長させた。
【００１２】その後、フォトリソグラフィ法により、第
１の層２と第２の層３の積層を、例えば、硝酸と弗酸の
５：１の混合液でエッチングを行う。この工程により、
図１（Ｂ）に示すように、一方向に延伸するような所定
の形状のゲート電極を兼ねる走査線が得られる。このエ
ッチング工程により、第１の層２の両側面の基板１との
成す角度は約30度のテーパ状が形成される。次いで、再
度同じ化成液中で化成電圧110 Ｖで陽極酸化を行い、図
１（Ｃ）に示すように、第１の層２の両側面のテーパ状
部分に150 nmの酸化膜を成長させる。この工程により、
第１の層２は両側面のテーパ状部分を含めて第２の層３
の酸化膜で完全に被覆される。
１の層２と第２の層３の積層を、例えば、硝酸と弗酸の
５：１の混合液でエッチングを行う。この工程により、
図１（Ｂ）に示すように、一方向に延伸するような所定
の形状のゲート電極を兼ねる走査線が得られる。このエ
ッチング工程により、第１の層２の両側面の基板１との
成す角度は約30度のテーパ状が形成される。次いで、再
度同じ化成液中で化成電圧110 Ｖで陽極酸化を行い、図
１（Ｃ）に示すように、第１の層２の両側面のテーパ状
部分に150 nmの酸化膜を成長させる。この工程により、
第１の層２は両側面のテーパ状部分を含めて第２の層３
の酸化膜で完全に被覆される。
【００１３】続いて、プラズマＣＶＤ法により、ゲート
絶縁層４としてSiOx層を成膜する。そして、同じくプラ
ズマＣＶＤ法により、SiNx層５及び半導体層６として非
晶質シリコンからなるａ−Si層を成膜する。さらに、保
護膜７としてSiNx層を同様に成膜し、ゲート電極に対応
してフォトリソグラフィ法により所定の形状に形成す
る。保護膜７の前処理後に、ソース電極及びドレイン電
極のコンタクトとして低抵抗の非晶質シリコンからなる
ｎ+ ａ−Si層８をプラズマＣＶＤ法により成膜し、半導
体層６とともにフォトリソグラフィ法により所定の形状
に形成する。
絶縁層４としてSiOx層を成膜する。そして、同じくプラ
ズマＣＶＤ法により、SiNx層５及び半導体層６として非
晶質シリコンからなるａ−Si層を成膜する。さらに、保
護膜７としてSiNx層を同様に成膜し、ゲート電極に対応
してフォトリソグラフィ法により所定の形状に形成す
る。保護膜７の前処理後に、ソース電極及びドレイン電
極のコンタクトとして低抵抗の非晶質シリコンからなる
ｎ+ ａ−Si層８をプラズマＣＶＤ法により成膜し、半導
体層６とともにフォトリソグラフィ法により所定の形状
に形成する。
【００１４】次に、画素表示電極９としてインジウム・
錫酸化膜（ITO ）をスパッタ法により成膜し、走査線パ
ッド部の開口をＨＦ系エッチング液でパターニングす
る。そして、スパッタ法によりAlを成膜し、ソース電極
10及びドレイン電極11としてパターニングする。その
後、リアクティブイオンエッチング（RIE ）により、バ
ックチャネル上のｎ+ ａ−Si層８を除去することによっ
て、図１（Ｄ）に示すように薄膜トランジスタを有する
アレイ基板が完成する。
錫酸化膜（ITO ）をスパッタ法により成膜し、走査線パ
ッド部の開口をＨＦ系エッチング液でパターニングす
る。そして、スパッタ法によりAlを成膜し、ソース電極
10及びドレイン電極11としてパターニングする。その
後、リアクティブイオンエッチング（RIE ）により、バ
ックチャネル上のｎ+ ａ−Si層８を除去することによっ
て、図１（Ｄ）に示すように薄膜トランジスタを有する
アレイ基板が完成する。
【００１５】さらに、もう一方の対向基板（図示せず）
にはアレイ基板の画素に対応するＩＴＯ電極が形成さ
れ、アレイ基板及び対向基板の表面にポリイミドからな
る配向膜を形成し、一方向に沿ったラビング処置が施さ
れる。そして、両基板のラビング方向が互いに直交する
ように所定の間隔で対向配置され、周縁部を接着固定し
た後、両基板間に例えばネマチック型の液晶組成物が注
入され、液晶表示装置が完成する（図示せず）。
にはアレイ基板の画素に対応するＩＴＯ電極が形成さ
れ、アレイ基板及び対向基板の表面にポリイミドからな
る配向膜を形成し、一方向に沿ったラビング処置が施さ
れる。そして、両基板のラビング方向が互いに直交する
ように所定の間隔で対向配置され、周縁部を接着固定し
た後、両基板間に例えばネマチック型の液晶組成物が注
入され、液晶表示装置が完成する（図示せず）。
【００１６】以上のようにして形成された液晶表示装置
のアレイ基板において、走査線を長さ20ｃｍ、幅30μｍ
とした時、走査線の抵抗は約１ｋΩを示し、高精細表示
の駆動が可能な充分な低抵抗値が得られた。また、走査
線は酸化膜で完全に被覆されているため、王水系、燐酸
・硝酸系、ドライエッチングのいずれのエッチング液に
対しても侵されることなく、走査線の断線は生じなかっ
た。さらに、走査線の両側面はテーパ状に形成されてい
るので、走査線の段差部分はなだらかとなり、ヒロック
などによる層間ショートや断線なども生じなかった。
のアレイ基板において、走査線を長さ20ｃｍ、幅30μｍ
とした時、走査線の抵抗は約１ｋΩを示し、高精細表示
の駆動が可能な充分な低抵抗値が得られた。また、走査
線は酸化膜で完全に被覆されているため、王水系、燐酸
・硝酸系、ドライエッチングのいずれのエッチング液に
対しても侵されることなく、走査線の断線は生じなかっ
た。さらに、走査線の両側面はテーパ状に形成されてい
るので、走査線の段差部分はなだらかとなり、ヒロック
などによる層間ショートや断線なども生じなかった。
【００１７】
【発明の効果】以上のように本発明によれば、液晶表示
装置のアレイ基板において、ゲート電極を兼ねる走査線
を低抵抗の第１の層で形成し、この第１の層の表面に陽
極酸化法により第２の層としての酸化膜を形成し、エッ
チング液により両側面をテーパ状に加工した後、再度の
陽極酸化で両側面をも酸化膜で完全に被覆する。このよ
うな構成および製造方法とすることによって、耐薬品性
に優れた酸化膜により層間ショートや断線を防止するこ
とが出来る。また、走査線の材質としてAlなどの低抵抗
金属を用いても、酸化膜で完全に被覆されていること
と、両側面がテーパ状に形成されていることから、ヒロ
ックによる層間ショートや断線を防止することが出来
る。
装置のアレイ基板において、ゲート電極を兼ねる走査線
を低抵抗の第１の層で形成し、この第１の層の表面に陽
極酸化法により第２の層としての酸化膜を形成し、エッ
チング液により両側面をテーパ状に加工した後、再度の
陽極酸化で両側面をも酸化膜で完全に被覆する。このよ
うな構成および製造方法とすることによって、耐薬品性
に優れた酸化膜により層間ショートや断線を防止するこ
とが出来る。また、走査線の材質としてAlなどの低抵抗
金属を用いても、酸化膜で完全に被覆されていること
と、両側面がテーパ状に形成されていることから、ヒロ
ックによる層間ショートや断線を防止することが出来
る。
【図１】（Ａ）乃至（Ｄ）は本発明の一実施例として、
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図。
逆スタガー型の薄膜トランジスタを有するアレイ基板の
製造工程を説明するための概略構成図。
【図２】従来の逆スタガー型の薄膜トランジスタを示す
概略構成図。
概略構成図。
１…ガラス基板 ２…第１の層 ３…第２の層 ４…ゲート絶縁層 ５…SiNx層 ６…半導体層 ７…保護膜 ８…ｎ+ ａ−Si膜 ９…画素表示電極 10…ソース電極 11…ドレイン電極
Claims (2)
- 【請求項１】基板上に一方向に延伸しゲート電極を兼ね
る走査線と、この走査線を覆うゲート絶縁層と、このゲ
ート絶縁層の上に前記ゲート電極に対応して形成された
半導体層と、この半導体層上に形成された保護膜と、こ
の保護膜上の両側に形成され信号線を兼ねるソースまた
はドレイン電極と、このソースまたはドレイン電極に接
続される画素表示電極とを少なくとも有するアレイ基板
と、このアレイ電極に所定の間隔で対向配置された対向
基板と、前記アレイ基板と対向基板との間に挟持された
液晶組成物とを少なくとも備えた液晶表示装置におい
て、前記走査線は低抵抗金属からなる第１の層と、前記
低抵抗金属の酸化膜からなる第２の層との積層構造から
なり、前記第１の層は前記第２の層で被覆されるととも
に前記第１の層と第２の層の厚さ方向側面の基板との成
す角度が鋭角であることを特徴とする液晶表示装置。 - 【請求項２】基板上に一方向に延伸しゲート電極を兼ね
る走査線と、この走査線を覆うゲート絶縁層と、このゲ
ート絶縁層の上に前記ゲート電極に対応して形成された
半導体層と、この半導体層上に形成された保護膜と、こ
の保護膜上の両側に形成され信号線を兼ねるソースまた
はドレイン電極と、このソースまたはドレイン電極に接
続される画素表示電極とを少なくとも有するアレイ基板
と、このアレイ電極に所定の間隔で対向配置された対向
基板と、前記アレイ基板と対向基板との間に挟持された
液晶組成物とを少なくとも備えた液晶表示装置の製造方
法において、前記走査線を形成する工程は、前記基板上
に低抵抗金属からなる第１の層を成膜する工程と、この
第１の層の表面に前記低抵抗金属の酸化膜からなる第２
の層を形成する工程と、前記第１の層と前記第２の層を
所定の形状にパターニングするとともに前記第１の層と
第２の層の厚さ方向側面の基板との成す角度が鋭角とな
るように形成する工程と、前記第１の層の厚さ方向の側
面に前記第２の層と同一の酸化膜を形成し前記第１の層
を前記第２の層で被覆する工程とからなることを特徴と
する液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15165193A JPH0720492A (ja) | 1993-06-23 | 1993-06-23 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15165193A JPH0720492A (ja) | 1993-06-23 | 1993-06-23 | 液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720492A true JPH0720492A (ja) | 1995-01-24 |
Family
ID=15523236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15165193A Pending JPH0720492A (ja) | 1993-06-23 | 1993-06-23 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002107745A (ja) * | 2000-09-27 | 2002-04-10 | Seiko Epson Corp | 電気光学装置 |
| KR100471769B1 (ko) * | 1996-07-19 | 2005-06-08 | 삼성전자주식회사 | 테이퍼식각방법및액정표시장치용표시판의제조방법 |
| KR100783594B1 (ko) * | 2001-12-27 | 2007-12-07 | 삼성전자주식회사 | 액정표시장치의 배선 형성방법 |
-
1993
- 1993-06-23 JP JP15165193A patent/JPH0720492A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471769B1 (ko) * | 1996-07-19 | 2005-06-08 | 삼성전자주식회사 | 테이퍼식각방법및액정표시장치용표시판의제조방법 |
| JP2002107745A (ja) * | 2000-09-27 | 2002-04-10 | Seiko Epson Corp | 電気光学装置 |
| KR100783594B1 (ko) * | 2001-12-27 | 2007-12-07 | 삼성전자주식회사 | 액정표시장치의 배선 형성방법 |
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