JPH11243152A - 高耐圧ｉｃ - Google Patents
高耐圧ｉｃInfo
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- JPH11243152A JPH11243152A JP10045261A JP4526198A JPH11243152A JP H11243152 A JPH11243152 A JP H11243152A JP 10045261 A JP10045261 A JP 10045261A JP 4526198 A JP4526198 A JP 4526198A JP H11243152 A JPH11243152 A JP H11243152A
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Abstract
(57)【要約】
【課題】ｎチャネルおよびｐチャネルレベルシフタの寄
生抵抗を大きくする。 【解決手段】高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイ
ン領域５とｎ領域３との間のｎ- ウエル領域１を局部的
にｐ基板１００が露出する開口部２１を設け、高耐圧ｐ
チャンネルＭＯＳＦＥＴのｐ+ ドレイン領域１８とｐウ
エル領域４の間のｐ- オフセット領域２にｎ- ウエル領
域が露出する開口部２２を設けて、高抵抗領域を形成す
る。
生抵抗を大きくする。 【解決手段】高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイ
ン領域５とｎ領域３との間のｎ- ウエル領域１を局部的
にｐ基板１００が露出する開口部２１を設け、高耐圧ｐ
チャンネルＭＯＳＦＥＴのｐ+ ドレイン領域１８とｐウ
エル領域４の間のｐ- オフセット領域２にｎ- ウエル領
域が露出する開口部２２を設けて、高抵抗領域を形成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、パワーデバイス
の制御駆動用などに用いられる高耐圧ＩＣに関する。
の制御駆動用などに用いられる高耐圧ＩＣに関する。
【０００２】
【従来の技術】パワーデバイスは、モータ制御用のイン
バータやコンバータなど多くの分野で広く利用されてい
る。このパワーデバイスの駆動および制御は、従来個別
の半導体素子や電子部品を組み合わせて構成した電子回
路によっていたが、近年ＬＳＩ（大規模集積回路）技術
を利用した１０００Ｖを超える高耐圧ＩＣが実用化され
ており、更に駆動・制御回路とパワーデバイスと同一半
導体基板上に集積したパワーＩＣが用いられている。
バータやコンバータなど多くの分野で広く利用されてい
る。このパワーデバイスの駆動および制御は、従来個別
の半導体素子や電子部品を組み合わせて構成した電子回
路によっていたが、近年ＬＳＩ（大規模集積回路）技術
を利用した１０００Ｖを超える高耐圧ＩＣが実用化され
ており、更に駆動・制御回路とパワーデバイスと同一半
導体基板上に集積したパワーＩＣが用いられている。
【０００３】図１０はモータ制御用インバータのパワー
部を中心に説明する回路構成図である。三相モータ７０
を駆動するために用いるパワーデバイスはブリッジ回路
を構成し、同一パッケージに収納されたパワーモジュー
ル７１の構造をしている。この図ではパワーモジュール
７２はパワーデバイスである絶縁ゲート型バイポーラト
ランジスタ（以下、ＩＧＢＴと称す）とダイオードによ
って構成されている。同図ではＩＧＢＴはＱ１〜Ｑ６、
ダイオードはＤ１〜Ｄ６で示されている。 主電源ＶCC
2 の高電位側ＶCC2HはＱ１、Ｑ２、Ｑ３のコレクタに接
続し、低電位側ＶCC2LはＱ４、Ｑ５、Ｑ６のエミッタに
接続し、各ＩＧＢＴのゲートは主回路駆動回路７２の出
力に接続し、主回路駆動回路７２の入力端子Ｉ／Ｏは通
常のマイクロコンピュータに接続し、パワーモジュール
７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モ
ータ７０に接続している。
部を中心に説明する回路構成図である。三相モータ７０
を駆動するために用いるパワーデバイスはブリッジ回路
を構成し、同一パッケージに収納されたパワーモジュー
ル７１の構造をしている。この図ではパワーモジュール
７２はパワーデバイスである絶縁ゲート型バイポーラト
ランジスタ（以下、ＩＧＢＴと称す）とダイオードによ
って構成されている。同図ではＩＧＢＴはＱ１〜Ｑ６、
ダイオードはＤ１〜Ｄ６で示されている。 主電源ＶCC
2 の高電位側ＶCC2HはＱ１、Ｑ２、Ｑ３のコレクタに接
続し、低電位側ＶCC2LはＱ４、Ｑ５、Ｑ６のエミッタに
接続し、各ＩＧＢＴのゲートは主回路駆動回路７２の出
力に接続し、主回路駆動回路７２の入力端子Ｉ／Ｏは通
常のマイクロコンピュータに接続し、パワーモジュール
７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モ
ータ７０に接続している。
【０００４】主電源ＶCC2 は通常１００〜４００Ｖと高
電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態
の時は、Ｑ１，Ｑ２，Ｑ３のソース電位がそれぞれ高電
圧になるため、これらのゲートを駆動する場合にソース
電位より更に高い電圧で駆動しなければならないため、
主回路駆動回路７２にはフォトカプラー（ＰＣ：Ｐｈｏ
ｔｏ Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（以下、ＨＶＩＣ
と称す。ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。また
主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／
Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続さ
れ、そのマイクロコンピュータによりパワーモジュール
７１で構成されるインバータ回路全体の制御がなされ
る。つぎにこの中のＨＶＩＣについて一例を示す。
電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態
の時は、Ｑ１，Ｑ２，Ｑ３のソース電位がそれぞれ高電
圧になるため、これらのゲートを駆動する場合にソース
電位より更に高い電圧で駆動しなければならないため、
主回路駆動回路７２にはフォトカプラー（ＰＣ：Ｐｈｏ
ｔｏ Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（以下、ＨＶＩＣ
と称す。ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。また
主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／
Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続さ
れ、そのマイクロコンピュータによりパワーモジュール
７１で構成されるインバータ回路全体の制御がなされ
る。つぎにこの中のＨＶＩＣについて一例を示す。
【０００５】図１１はＨＶＩＣの素子構成図である。主
回路駆動回路７２を形成しているＨＶＩＣは入出力端子
Ｉ／Ｏを通してマイクロコンピュータと信号のやり取り
を行い、どのＩＧＢＴをオンさせオフさせるかの制御信
号を発生させる制御回路（以下、ＣＵと称す。ＣＵ：Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔ）と、このＣＵからの信号を、
受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電
流、加熱を検出し、異常信号をＣＵに伝えるゲート駆動
回路（以下、ＧＤＵと称す。ＧＤＵ：ＧａｔｅＣｏｎｔ
ｒｏｌ Ｕｎｉｔ）と、図１０のブリッジを構成するＩ
ＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲ
ート信号およびアラーム信号について、ＶＣＣ２Ｌレベ
ルとＶＣＣ２Ｈとを媒介する働きをするレベルシフト回
路（以下、ＬＳＵと称す。ＬＳＵ：Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とからなる。このＧＤＵはＱ１、Ｑ
２、Ｑ３と接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−
ＷとＱ４、Ｑ５、Ｑ６と接続するＧＤＵ−Ｘ、ＧＤＵ−
Ｙ、ＧＤＵ−Ｚで構成される。つぎにこの中のＬＳＵに
ついて一例を示す。
回路駆動回路７２を形成しているＨＶＩＣは入出力端子
Ｉ／Ｏを通してマイクロコンピュータと信号のやり取り
を行い、どのＩＧＢＴをオンさせオフさせるかの制御信
号を発生させる制御回路（以下、ＣＵと称す。ＣＵ：Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔ）と、このＣＵからの信号を、
受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電
流、加熱を検出し、異常信号をＣＵに伝えるゲート駆動
回路（以下、ＧＤＵと称す。ＧＤＵ：ＧａｔｅＣｏｎｔ
ｒｏｌ Ｕｎｉｔ）と、図１０のブリッジを構成するＩ
ＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲ
ート信号およびアラーム信号について、ＶＣＣ２Ｌレベ
ルとＶＣＣ２Ｈとを媒介する働きをするレベルシフト回
路（以下、ＬＳＵと称す。ＬＳＵ：Ｌｅｖｅｌ Ｓｈｉ
ｆｔ Ｕｎｉｔ）とからなる。このＧＤＵはＱ１、Ｑ
２、Ｑ３と接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−
ＷとＱ４、Ｑ５、Ｑ６と接続するＧＤＵ−Ｘ、ＧＤＵ−
Ｙ、ＧＤＵ−Ｚで構成される。つぎにこの中のＬＳＵに
ついて一例を示す。
【０００６】図１２はＬＳＵの基本構成図である。基本
構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗
ＲL1および高耐圧ｐチャネルＭＯＳＦＥＴ６２と抵抗Ｒ
L2が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１は
ＣＵからの信号を高電位側ＶＣＣ２ＨにあるＧＤＵ−
Ｕ，Ｖ，Ｗへレベルシフトするためのもの、また高耐圧
ｐチャネルＭＯＳＦＥＴ６２は過電流や加熱の異常信号
を低電位側ＶＣＣ２ＬにあるＣＵへレベルシフトするた
めのものであり、特にＱ１，Ｑ２，Ｑ３の過電流検知や
加熱検知等の異常信号を出さない場合は、この高耐圧ｐ
チャネルＭＯＳＦＥＴ６２は不要となる。このＬＳＵに
用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１および高
耐圧ｐチャネルＭＯＳＦＥＴ６２は三相モータ７０を駆
動するＩＧＢＴ（Ｑ１〜Ｑ６）と同等の６００Ｖから１
２００Ｖの耐圧値が要求される。
構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗
ＲL1および高耐圧ｐチャネルＭＯＳＦＥＴ６２と抵抗Ｒ
L2が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１は
ＣＵからの信号を高電位側ＶＣＣ２ＨにあるＧＤＵ−
Ｕ，Ｖ，Ｗへレベルシフトするためのもの、また高耐圧
ｐチャネルＭＯＳＦＥＴ６２は過電流や加熱の異常信号
を低電位側ＶＣＣ２ＬにあるＣＵへレベルシフトするた
めのものであり、特にＱ１，Ｑ２，Ｑ３の過電流検知や
加熱検知等の異常信号を出さない場合は、この高耐圧ｐ
チャネルＭＯＳＦＥＴ６２は不要となる。このＬＳＵに
用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１および高
耐圧ｐチャネルＭＯＳＦＥＴ６２は三相モータ７０を駆
動するＩＧＢＴ（Ｑ１〜Ｑ６）と同等の６００Ｖから１
２００Ｖの耐圧値が要求される。
【０００７】つぎに、高耐圧部の回路を低耐圧部の回路
から電気的に分離する具体的な高耐圧分離方法について
説明する。これまで誘電体分離、接合分離および自己分
離が報告されているが、誘電体分離や接合分離は分離構
造が複雑で製造コストが高く、耐圧が高くなるほど製造
コストが高くなる。これに対して、自己分離は製造コス
トが低く抑えられるという長所を有する。
から電気的に分離する具体的な高耐圧分離方法について
説明する。これまで誘電体分離、接合分離および自己分
離が報告されているが、誘電体分離や接合分離は分離構
造が複雑で製造コストが高く、耐圧が高くなるほど製造
コストが高くなる。これに対して、自己分離は製造コス
トが低く抑えられるという長所を有する。
【０００８】図１３は自己分離により形成した従来の高
耐圧ｎチャネルレベルシフタと高耐圧ｐチャネルレベル
シフタを有する高耐圧ＩＣの要部平面図である。同図に
おいて、１００はｐ- 基板、１はｎ- ウエル領域、２は
ｐ- オフセット領域、３はｎ領域、４はｐウエル領域、
５はｎドレイン領域、６ａ、６ｂはｐ領域、１０はｎ +
ソース領域、１３と１４はｎ+ 領域、１５ａ、１５ｂは
ｐ+ 領域、１７はｐ+ソース領域、１８はｐ+ ドレイン
領域、３１、３２はゲート電極を示す。
耐圧ｎチャネルレベルシフタと高耐圧ｐチャネルレベル
シフタを有する高耐圧ＩＣの要部平面図である。同図に
おいて、１００はｐ- 基板、１はｎ- ウエル領域、２は
ｐ- オフセット領域、３はｎ領域、４はｐウエル領域、
５はｎドレイン領域、６ａ、６ｂはｐ領域、１０はｎ +
ソース領域、１３と１４はｎ+ 領域、１５ａ、１５ｂは
ｐ+ 領域、１７はｐ+ソース領域、１８はｐ+ ドレイン
領域、３１、３２はゲート電極を示す。
【０００９】高耐圧ｎチャネルレベルシフタはｎドレイ
ン領域５と、ｎドレイン領域５と図示されていないドレ
イン電極とのオーミック接触をとるためのｎ+ 領域１３
と、ゲート電極３１と、ｎ+ ソース領域１０と、ゲート
駆動回路Ｕ−ＧＤＵ（この他にＶ−ＧＤＵ、Ｗ−ＧＤ
Ｕ、Ｘ−ＧＤＵ、Ｙ−ＧＤＵ、Ｚ−ＧＤＵがある）の電
源の高電位側と接続する高電位電極と接続するｎ領域３
で構成される。
ン領域５と、ｎドレイン領域５と図示されていないドレ
イン電極とのオーミック接触をとるためのｎ+ 領域１３
と、ゲート電極３１と、ｎ+ ソース領域１０と、ゲート
駆動回路Ｕ−ＧＤＵ（この他にＶ−ＧＤＵ、Ｗ−ＧＤ
Ｕ、Ｘ−ＧＤＵ、Ｙ−ＧＤＵ、Ｚ−ＧＤＵがある）の電
源の高電位側と接続する高電位電極と接続するｎ領域３
で構成される。
【００１０】一方、高耐圧ｐチャネルレベルシフタはｐ
+ ドレイン領域１８と、ゲート電極３２と、ｐ+ ソース
領域１７と、図示されていないＣＯＭ電極４１と接続す
るｐウエル領域４で構成される。高耐圧ｎチャネルレベ
ルシフタは、ｎドレイン領域５とｎ領域３との間隔を広
して、図１４の寄生抵抗Ｒ１を大きくしている。また高
耐圧ｐチャネルレベルシフタは、ｐ+ ドレイン領域１８
とｐウエル領域４との間隔を広くして、図１５の寄生抵
抗Ｒ２を大きくしている。また、通常、ｎドレイン領域
５およびｐ+ ドレイン領域１８が、ゲート電極３１およ
びゲート電極３２で取り囲まれるようにレイアウトす
る。
+ ドレイン領域１８と、ゲート電極３２と、ｐ+ ソース
領域１７と、図示されていないＣＯＭ電極４１と接続す
るｐウエル領域４で構成される。高耐圧ｎチャネルレベ
ルシフタは、ｎドレイン領域５とｎ領域３との間隔を広
して、図１４の寄生抵抗Ｒ１を大きくしている。また高
耐圧ｐチャネルレベルシフタは、ｐ+ ドレイン領域１８
とｐウエル領域４との間隔を広くして、図１５の寄生抵
抗Ｒ２を大きくしている。また、通常、ｎドレイン領域
５およびｐ+ ドレイン領域１８が、ゲート電極３１およ
びゲート電極３２で取り囲まれるようにレイアウトす
る。
【００１１】図１４は図１３のＣ−Ｃ’線で切断した要
部断面図である。同図はｎチャネルレベルシフタの要部
断面図である。同図において、４１はＣＯＭ（ＣＯＭ電
極）、４２ａはドレイン電極、４３はＧＤＵ電源の高電
位電極、４４はＧＤＵ電源の低電位電極、ＲL1はレベル
シフト用抵抗、Ｒ１は寄生抵抗、ＨＶＪＴは高耐圧構造
部を示す。前記のＣＯＭは図１０のＶCC2Lと接続する。
ＶCCはＧＤＵ−Ｕの電源である。Ｕ−ＯＵＴはＶCCの低
電位側に接続する端子で図１０のＵ−ＯＵＴと接続し、
三相モータＭと接続する。ＯＵＴはドレイン電極４２ａ
と接続するドレイン端子でＧＤＵ−Ｕと接続する。Ｕ−
ＶCCはＶCCの高電位側に接続する端子である。その他の
符号は図１３と同一である。
部断面図である。同図はｎチャネルレベルシフタの要部
断面図である。同図において、４１はＣＯＭ（ＣＯＭ電
極）、４２ａはドレイン電極、４３はＧＤＵ電源の高電
位電極、４４はＧＤＵ電源の低電位電極、ＲL1はレベル
シフト用抵抗、Ｒ１は寄生抵抗、ＨＶＪＴは高耐圧構造
部を示す。前記のＣＯＭは図１０のＶCC2Lと接続する。
ＶCCはＧＤＵ−Ｕの電源である。Ｕ−ＯＵＴはＶCCの低
電位側に接続する端子で図１０のＵ−ＯＵＴと接続し、
三相モータＭと接続する。ＯＵＴはドレイン電極４２ａ
と接続するドレイン端子でＧＤＵ−Ｕと接続する。Ｕ−
ＶCCはＶCCの高電位側に接続する端子である。その他の
符号は図１３と同一である。
【００１２】つぎに、さらに詳しく説明する。各構成素
子はｎ- ウエル領域１表面上に形成され、高耐圧ｎチャ
ネルＭＯＳＦＥＴはゲート電極３１、ｐウエル領域４に
形成されたｎ+ ソース領域１０、ｐ- オフセット領域２
を用いたダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ−ＳＵＲ
ｆａｃｅ−Ｆｉｅｌｄ：表面耐圧構造の一種）による高
耐圧分離部（以下ＨＶＪＴ称す。ＨＶＪＴ：Ｈｉｇｈ
Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａ
ｌ）およびｎ+ ドレイン領域５により構成される。ま
た、ｎ- ウエル領域１と、ｎ- ウエル領域１内に構成さ
れる低耐圧のｎチャネルＭＯＳＦＥＴと低耐圧のｐチャ
ネルＭＯＳＦＥＴからなる相補形ＭＯＳＦＥＴ回路（以
下、ＣＭＯＳ回路と称す）のＬｏｗレベル（以下、Ｌレ
ベルと称す）に相当する電位にあるｐウエル領域４は、
ＨＶＩＣを駆動するための電源ＶCCを介して接続され、
このｎ- ウエル領域１とｐウエル領域４のｐｎ接合は常
に逆バイアスされている。抵抗ＲL1はこの電源ＶCCと接
続するｎ+ 領域１４と高耐圧ｎチャネルＭＯＳＦＥＴの
ｎドレイン領域５間に設けられ、抵抗ＲL1を通る電流に
よって所定の電圧を発生させ、ＶCC2Lレベルのオン・オ
フ信号を高電位のＵ−ＶCCレベルのオン・オフ信号へと
出力する。
子はｎ- ウエル領域１表面上に形成され、高耐圧ｎチャ
ネルＭＯＳＦＥＴはゲート電極３１、ｐウエル領域４に
形成されたｎ+ ソース領域１０、ｐ- オフセット領域２
を用いたダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ−ＳＵＲ
ｆａｃｅ−Ｆｉｅｌｄ：表面耐圧構造の一種）による高
耐圧分離部（以下ＨＶＪＴ称す。ＨＶＪＴ：Ｈｉｇｈ
Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａ
ｌ）およびｎ+ ドレイン領域５により構成される。ま
た、ｎ- ウエル領域１と、ｎ- ウエル領域１内に構成さ
れる低耐圧のｎチャネルＭＯＳＦＥＴと低耐圧のｐチャ
ネルＭＯＳＦＥＴからなる相補形ＭＯＳＦＥＴ回路（以
下、ＣＭＯＳ回路と称す）のＬｏｗレベル（以下、Ｌレ
ベルと称す）に相当する電位にあるｐウエル領域４は、
ＨＶＩＣを駆動するための電源ＶCCを介して接続され、
このｎ- ウエル領域１とｐウエル領域４のｐｎ接合は常
に逆バイアスされている。抵抗ＲL1はこの電源ＶCCと接
続するｎ+ 領域１４と高耐圧ｎチャネルＭＯＳＦＥＴの
ｎドレイン領域５間に設けられ、抵抗ＲL1を通る電流に
よって所定の電圧を発生させ、ＶCC2Lレベルのオン・オ
フ信号を高電位のＵ−ＶCCレベルのオン・オフ信号へと
出力する。
【００１３】図１５は図１３のＤ−Ｄ’線で切断した要
部断面図である。同図は高耐圧ｐチャネルレベルシフタ
の要部断面図である。符号は図１４と同一である。また
４２ｂはドレイン電極、ＲL2はレベルシフト用抵抗、Ｒ
２は寄生抵抗、ＯＵＴはドレイン電極４２ｂと接続する
ドレイン端子でＣＵと接続する。つぎに、詳しく説明す
る。前記と同様に各構成素子はｎ- ウエル領域１の表面
上に形成され、高耐圧ｐチャネルＭＯＳＦＥＴはゲート
電極３２、ｐ+ ソース領域１７、ドリフト領域を兼ねる
ｐ- オフセット領域２によるＨＶＪＴおよびｐ+ドレイ
ン領域１８により構成される。ｎ領域３とＣＭＯＳのＬ
レベルに相当する電位にあるｐウエル領域４はＨＶＩＣ
を駆動するための電源ＶCCを介して接続され、このｎ-
ウエル領域１とｐウエル領域４のｐｎ接合は常に逆バイ
アスされている。抵抗ＲL2はＶＣＣ２Ｌと接続されるｐ
ウエル領域４と高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ド
レイン領域１８間に設けられ、抵抗ＲL2を通る電流によ
って所定の電圧を発生させ、ＶCC2Hレベルの異常信号を
ＶCC2Lレベルの信号へと出力する。素子のレイアウトは
図１５に示すように高耐圧ｎチャネルＭＯＳＦＥＴと同
様にｐ+ ドレイン領域１６をゲート電極３２が取り囲む
ような形となる。
部断面図である。同図は高耐圧ｐチャネルレベルシフタ
の要部断面図である。符号は図１４と同一である。また
４２ｂはドレイン電極、ＲL2はレベルシフト用抵抗、Ｒ
２は寄生抵抗、ＯＵＴはドレイン電極４２ｂと接続する
ドレイン端子でＣＵと接続する。つぎに、詳しく説明す
る。前記と同様に各構成素子はｎ- ウエル領域１の表面
上に形成され、高耐圧ｐチャネルＭＯＳＦＥＴはゲート
電極３２、ｐ+ ソース領域１７、ドリフト領域を兼ねる
ｐ- オフセット領域２によるＨＶＪＴおよびｐ+ドレイ
ン領域１８により構成される。ｎ領域３とＣＭＯＳのＬ
レベルに相当する電位にあるｐウエル領域４はＨＶＩＣ
を駆動するための電源ＶCCを介して接続され、このｎ-
ウエル領域１とｐウエル領域４のｐｎ接合は常に逆バイ
アスされている。抵抗ＲL2はＶＣＣ２Ｌと接続されるｐ
ウエル領域４と高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ド
レイン領域１８間に設けられ、抵抗ＲL2を通る電流によ
って所定の電圧を発生させ、ＶCC2Hレベルの異常信号を
ＶCC2Lレベルの信号へと出力する。素子のレイアウトは
図１５に示すように高耐圧ｎチャネルＭＯＳＦＥＴと同
様にｐ+ ドレイン領域１６をゲート電極３２が取り囲む
ような形となる。
【００１４】
【発明が解決しようとする課題】この高耐圧ｎチャネル
ＭＯＳＦＥＴおよび高耐圧ｐチャネルＭＯＳＦＥＴを用
いたレベルシフタ（以下、ｎチャネルレベルシフタ、ｐ
チャネルレベルシフタと称す）において、入力信号をレ
ベルシフトするためには抵抗（ＲL1、ＲL2）にこの高耐
圧ｎチャネルおよびｐチャネルＭＯＳＦＥＴからの電流
が十分に流れて、抵抗（ＲL1，ＲL2）の両端にＧＤＵお
よびＣＵのＣＭＯＳを駆動させることができる電圧を発
生させる必要がある。しかし、これらの構造を自己分離
により形成すると、高耐圧ｎチャネルＭＯＳＦＥＴが形
成される場合においては、ｎ- ウエル領域、あるいはｐ
チャネルＭＯＳＦＥＴが形成される場合においては、ｐ
- オフセット領域に図１３、図１４に示すように寄生抵
抗Ｒ１、Ｒ２が作り込まれてしまう。具体的に説明する
と、図１３の高耐圧ｎチャネルＭＯＳＦＥＴの場合にお
いて、チャネルを通った電子はｎドレイン領域５の他に
電源ＶＣＣの高電位側ＶＣＣ２Ｈがｎ+ 領域１４を介し
て接続するｎ領域３にも入り得る。また高耐圧ｐチャネ
ルＭＯＳＦＥＴの場合においては、正孔はｐ+ ドレイン
領域１８の他に電源ＶＣＣの低電位側ＶＣＣ２Ｌに接続
するｐウエル領域４にも入り得る。このため、抵抗（Ｒ
L1, ＲL2）の抵抗値に比べて寄生抵抗Ｒ１、Ｒ２の抵抗
値が小さい場合には、電流は寄生抵抗Ｒ１、Ｒ２を通し
て殆ど流れ、抵抗（ＲL1, ＲL2）を通して流れない。そ
うすると、抵抗（ＲL1, ＲL2）で発生する電圧がＧＤＵ
内に形成されたＣＭＯＳを駆動する電圧（スレッシュホ
ールド電圧）に達せず、レベルシフタとして機能をしな
くなる。
ＭＯＳＦＥＴおよび高耐圧ｐチャネルＭＯＳＦＥＴを用
いたレベルシフタ（以下、ｎチャネルレベルシフタ、ｐ
チャネルレベルシフタと称す）において、入力信号をレ
ベルシフトするためには抵抗（ＲL1、ＲL2）にこの高耐
圧ｎチャネルおよびｐチャネルＭＯＳＦＥＴからの電流
が十分に流れて、抵抗（ＲL1，ＲL2）の両端にＧＤＵお
よびＣＵのＣＭＯＳを駆動させることができる電圧を発
生させる必要がある。しかし、これらの構造を自己分離
により形成すると、高耐圧ｎチャネルＭＯＳＦＥＴが形
成される場合においては、ｎ- ウエル領域、あるいはｐ
チャネルＭＯＳＦＥＴが形成される場合においては、ｐ
- オフセット領域に図１３、図１４に示すように寄生抵
抗Ｒ１、Ｒ２が作り込まれてしまう。具体的に説明する
と、図１３の高耐圧ｎチャネルＭＯＳＦＥＴの場合にお
いて、チャネルを通った電子はｎドレイン領域５の他に
電源ＶＣＣの高電位側ＶＣＣ２Ｈがｎ+ 領域１４を介し
て接続するｎ領域３にも入り得る。また高耐圧ｐチャネ
ルＭＯＳＦＥＴの場合においては、正孔はｐ+ ドレイン
領域１８の他に電源ＶＣＣの低電位側ＶＣＣ２Ｌに接続
するｐウエル領域４にも入り得る。このため、抵抗（Ｒ
L1, ＲL2）の抵抗値に比べて寄生抵抗Ｒ１、Ｒ２の抵抗
値が小さい場合には、電流は寄生抵抗Ｒ１、Ｒ２を通し
て殆ど流れ、抵抗（ＲL1, ＲL2）を通して流れない。そ
うすると、抵抗（ＲL1, ＲL2）で発生する電圧がＧＤＵ
内に形成されたＣＭＯＳを駆動する電圧（スレッシュホ
ールド電圧）に達せず、レベルシフタとして機能をしな
くなる。
【００１５】これを回避する方法として、寄生抵抗を大
きくすることが有効である。つまり、高耐圧ｎチャネル
ＭＯＳＦＥＴに関してはｎドレイン領域５とｎ領域３と
の距離を大きくとり、また高耐圧ｐチャンネルＭＯＳＦ
ＥＴに関してはｐ+ ドレイン領域１８とＶＣＣ２Ｌレベ
ルにあるｐウエル領域４との距離を大きくとることで寄
生抵抗を大きくする方法である。しかし、この方法だと
レベルシフタの面積が大きくなりチップコストが高くな
るという欠点である。一方、小さな寄生抵抗に大きな電
流を流して、寄生抵抗に発生する電圧を大きくして、こ
の寄生抵抗と並列接続している抵抗（ＲL1, ＲL2）に発
生する電圧を大きくして、ＧＤＵを構成するＣＭＯＳを
動作させ、オン・オフ信号をレベルシフトさせることは
可能である。しかし、この場合は、消費電力が大きくな
るという欠点がある。
きくすることが有効である。つまり、高耐圧ｎチャネル
ＭＯＳＦＥＴに関してはｎドレイン領域５とｎ領域３と
の距離を大きくとり、また高耐圧ｐチャンネルＭＯＳＦ
ＥＴに関してはｐ+ ドレイン領域１８とＶＣＣ２Ｌレベ
ルにあるｐウエル領域４との距離を大きくとることで寄
生抵抗を大きくする方法である。しかし、この方法だと
レベルシフタの面積が大きくなりチップコストが高くな
るという欠点である。一方、小さな寄生抵抗に大きな電
流を流して、寄生抵抗に発生する電圧を大きくして、こ
の寄生抵抗と並列接続している抵抗（ＲL1, ＲL2）に発
生する電圧を大きくして、ＧＤＵを構成するＣＭＯＳを
動作させ、オン・オフ信号をレベルシフトさせることは
可能である。しかし、この場合は、消費電力が大きくな
るという欠点がある。
【００１６】この発明の目的は、前記課題を解決するた
めに、ｎチャネルおよびｐチャネルレベルシフタの寄生
抵抗を大きくすることで、チップサイズの小型化を図
り、低コストで且つ、低消費電力のＨＶＩＣを提供する
ことである。
めに、ｎチャネルおよびｐチャネルレベルシフタの寄生
抵抗を大きくすることで、チップサイズの小型化を図
り、低コストで且つ、低消費電力のＨＶＩＣを提供する
ことである。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
めに、第一導電形の第一領域（１００）と、第一領域
（１００）の第一主面の表面層に選択的に形成された第
二導電形の第二領域（１）と、第二領域（１）の表面層
に選択的に形成された第一導電形の第三領域（４）と、
第三領域（４）の表面層に選択的に形成された第二導電
形の第一ソース領域（１０）と、第三領域（４）と離れ
て第二領域の表面層に選択的に形成された第二ドレイン
領域と、第三領域（４）と第一ドレイン領域（５）の間
を両者に接するように形成された第一導電形の第五領域
（２）と、第一ソース領域（１０）および第二領域
（１）に挟まれた第三領域（４）の表面上に絶縁膜を介
して形成された第一ゲート電極（３１）と、第二領域
（１）の表面層に選択的に形成され、第二領域（１）の
表面層に選択的に形成され、第二領域（１）内に構成さ
れる他回路の高電位側に接続される第二導電形の第六領
域（３）と、第一ドレイン領域（５）上に形成された第
一電極（４２）と第六領域（３）上に形成された第二電
極（４３）との間に設けられた第一レベルシフト用抵抗
（ＲL1）とを備える高耐圧ＩＣにおいて、第一ドレイン
領域（５）と第六領域（３）間の第二領域（１）に、第
一ドレイン領域（５）を挟んで第一ソース領域（１０）
と対向する箇所に選択的に第一高抵抗領域（５１）を形
成する構成とする。
めに、第一導電形の第一領域（１００）と、第一領域
（１００）の第一主面の表面層に選択的に形成された第
二導電形の第二領域（１）と、第二領域（１）の表面層
に選択的に形成された第一導電形の第三領域（４）と、
第三領域（４）の表面層に選択的に形成された第二導電
形の第一ソース領域（１０）と、第三領域（４）と離れ
て第二領域の表面層に選択的に形成された第二ドレイン
領域と、第三領域（４）と第一ドレイン領域（５）の間
を両者に接するように形成された第一導電形の第五領域
（２）と、第一ソース領域（１０）および第二領域
（１）に挟まれた第三領域（４）の表面上に絶縁膜を介
して形成された第一ゲート電極（３１）と、第二領域
（１）の表面層に選択的に形成され、第二領域（１）の
表面層に選択的に形成され、第二領域（１）内に構成さ
れる他回路の高電位側に接続される第二導電形の第六領
域（３）と、第一ドレイン領域（５）上に形成された第
一電極（４２）と第六領域（３）上に形成された第二電
極（４３）との間に設けられた第一レベルシフト用抵抗
（ＲL1）とを備える高耐圧ＩＣにおいて、第一ドレイン
領域（５）と第六領域（３）間の第二領域（１）に、第
一ドレイン領域（５）を挟んで第一ソース領域（１０）
と対向する箇所に選択的に第一高抵抗領域（５１）を形
成する構成とする。
【００１８】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第二領域
（１）の表面層に選択的に形成された第一導電形の第二
ソース領域（１７）と、第五領域（２）と第二ソース領
域（１７）に挟まれた第二領域（１）の表面上に絶縁膜
を介して形成された第二ゲート電極（３２）と、第五領
域（２）に選択的に形成された第一導電形の第二ドレイ
ン領域（１８）と、第五領域（２）内で、第二領域
（１）の外側に形成された第一領域（１００）とオーミ
ックコンタクトをとるための第一導電形の第八領域（１
６）と、第八領域（１６）上に形成された第三電極（４
１）と第二ドレイン領域（１８）上に形成された第一電
極（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、第二ドレイン領
域（１８）と第十領域（１６）の間の第五領域（２）
に、第二ドレイン領域（１８）を挟んで、第二ソース領
域（１７）と対向する箇所に選択的に第二高抵抗領域
（５２）を形成する構成とする。
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第二領域
（１）の表面層に選択的に形成された第一導電形の第二
ソース領域（１７）と、第五領域（２）と第二ソース領
域（１７）に挟まれた第二領域（１）の表面上に絶縁膜
を介して形成された第二ゲート電極（３２）と、第五領
域（２）に選択的に形成された第一導電形の第二ドレイ
ン領域（１８）と、第五領域（２）内で、第二領域
（１）の外側に形成された第一領域（１００）とオーミ
ックコンタクトをとるための第一導電形の第八領域（１
６）と、第八領域（１６）上に形成された第三電極（４
１）と第二ドレイン領域（１８）上に形成された第一電
極（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、第二ドレイン領
域（１８）と第十領域（１６）の間の第五領域（２）
に、第二ドレイン領域（１８）を挟んで、第二ソース領
域（１７）と対向する箇所に選択的に第二高抵抗領域
（５２）を形成する構成とする。
【００１９】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備える高
耐圧ＩＣにおいて、第一ドレイン領域（５）と第六領域
（３）間の第二領域（１）の一部であって、第一ドレイ
ン領域（５）を挟んで第一ソース領域（１０）と対向す
る箇所に選択的に第一高抵抗領域（５１）を形成する構
成とする。
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備える高
耐圧ＩＣにおいて、第一ドレイン領域（５）と第六領域
（３）間の第二領域（１）の一部であって、第一ドレイ
ン領域（５）を挟んで第一ソース領域（１０）と対向す
る箇所に選択的に第一高抵抗領域（５１）を形成する構
成とする。
【００２０】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第六領域
（３）の表面層に第二領域（１）と重なりを持つように
選択的に形成された第一導電形の第二ソース領域（１
７）と、第五領域（２）と第二ソース領域（１７）に挟
まれた第二領域（１）の表面上に絶縁膜を介して形成さ
れた第二ゲート電極（３２）と、第五領域（２）に選択
的に形成された第一導電形の第二ドレイン領域（１８）
と、第二領域（１）内に構成される他回路の低電位側に
接続される第一導電形の第七領域（６）と、第五領域
（２）内で、第二領域（１）の外側に第一領域（１０
０）とオーミックコンタクトをとるための第一導電形の
第八領域（１６）と、第八領域（１６）上に形成された
第三電極（４１）と第二ドレイン領域（１８）上に形成
された第一電極（４２）との間に設けられた第二レベル
シフト用抵抗（ＲL2）を備える高耐圧ＩＣにおいて、第
二ドレイン領域（１８）と第十領域（１６）の間の第五
領域（２）の一部に、第二ドレイン領域（１８）を挟ん
で、第二ソース領域（１７）と対向する箇所に選択的に
第二高抵抗領域（５２）を形成する構成とする。
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第六領域
（３）の表面層に第二領域（１）と重なりを持つように
選択的に形成された第一導電形の第二ソース領域（１
７）と、第五領域（２）と第二ソース領域（１７）に挟
まれた第二領域（１）の表面上に絶縁膜を介して形成さ
れた第二ゲート電極（３２）と、第五領域（２）に選択
的に形成された第一導電形の第二ドレイン領域（１８）
と、第二領域（１）内に構成される他回路の低電位側に
接続される第一導電形の第七領域（６）と、第五領域
（２）内で、第二領域（１）の外側に第一領域（１０
０）とオーミックコンタクトをとるための第一導電形の
第八領域（１６）と、第八領域（１６）上に形成された
第三電極（４１）と第二ドレイン領域（１８）上に形成
された第一電極（４２）との間に設けられた第二レベル
シフト用抵抗（ＲL2）を備える高耐圧ＩＣにおいて、第
二ドレイン領域（１８）と第十領域（１６）の間の第五
領域（２）の一部に、第二ドレイン領域（１８）を挟ん
で、第二ソース領域（１７）と対向する箇所に選択的に
第二高抵抗領域（５２）を形成する構成とする。
【００２１】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備え、第
一導電形の第一領域（１００）と、第一領域（１００）
の第一主面の表面層に選択的に形成された第二導電形の
第二領域（１）と、第二領域（１）の表面層に第一領域
（１００）に重なりを持つように選択的に形成された第
一導電形の第五領域（２）と、第五領域（２）とは別に
第二領域（１）の表面層に選択的に形成され、第二領域
（１）内に構成される他回路の高電位側に接続される第
二導電形の第六領域（３）と、第六領域（３）の表面層
に第二領域（１）と重なりを持つように選択的に形成さ
れた第一導電形の第二ソース領域（１７）と、第五領域
（２）と第三ソース領域（１７）に挟まれた第二領域
（１）の表面上に絶縁膜を介して形成された第二ゲート
電極（３２）と、第五領域（２）に選択的に形成された
第一導電形の第二ドレイン領域（１８）と、第二領域
（１）内に構成される他回路の低電位側に接続される第
一導電形の第七領域（６）と、第五領域（２）内で、第
二領域（１）の外側に第一領域（１００）とオーミック
コンタクトをとるための第一導電形の第八領域（１６）
と、第八領域（１６）上に形成された第三電極（４１）
と第二ドレイン領域（１８）上に形成された第一電極
（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、第一ドレイン領
域（５）と第六領域（３）間の第二領域（１）の一部
に、第一ドレイン領域（５）を挟んで第一ソース領域
（１０）と対向する箇所に選択的に第一高抵抗領域（５
１）を形成し、且つ、第二ドレイン領域（１８）と第八
領域（１６）の間の第五領域（２）の一部に、第二ドレ
イン領域（１８）を挟んで、第二ソース領域（１７）と
対向する箇所に選択的に第二高抵抗領域（５２）を形成
する構成とする。
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備え、第
一導電形の第一領域（１００）と、第一領域（１００）
の第一主面の表面層に選択的に形成された第二導電形の
第二領域（１）と、第二領域（１）の表面層に第一領域
（１００）に重なりを持つように選択的に形成された第
一導電形の第五領域（２）と、第五領域（２）とは別に
第二領域（１）の表面層に選択的に形成され、第二領域
（１）内に構成される他回路の高電位側に接続される第
二導電形の第六領域（３）と、第六領域（３）の表面層
に第二領域（１）と重なりを持つように選択的に形成さ
れた第一導電形の第二ソース領域（１７）と、第五領域
（２）と第三ソース領域（１７）に挟まれた第二領域
（１）の表面上に絶縁膜を介して形成された第二ゲート
電極（３２）と、第五領域（２）に選択的に形成された
第一導電形の第二ドレイン領域（１８）と、第二領域
（１）内に構成される他回路の低電位側に接続される第
一導電形の第七領域（６）と、第五領域（２）内で、第
二領域（１）の外側に第一領域（１００）とオーミック
コンタクトをとるための第一導電形の第八領域（１６）
と、第八領域（１６）上に形成された第三電極（４１）
と第二ドレイン領域（１８）上に形成された第一電極
（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、第一ドレイン領
域（５）と第六領域（３）間の第二領域（１）の一部
に、第一ドレイン領域（５）を挟んで第一ソース領域
（１０）と対向する箇所に選択的に第一高抵抗領域（５
１）を形成し、且つ、第二ドレイン領域（１８）と第八
領域（１６）の間の第五領域（２）の一部に、第二ドレ
イン領域（１８）を挟んで、第二ソース領域（１７）と
対向する箇所に選択的に第二高抵抗領域（５２）を形成
する構成とする。
【００２２】前記の第一高抵抗領域（５１）が、第二領
域（１）の一部を切り離して、形成されてもよい。また
この第一高抵抗領域（５１）が、第二領域（１）の一部
の拡散深さを浅くして形成されてもよい。第一高抵抗領
域（５１）が、第二領域（１）の一部に第一導電形の第
八領域（５５）を設けることで形成されてもよい。この
第一高抵抗領域（５１）が、第二領域の一部にトレンチ
溝の第九領域（５７）を設けることで形成されてもよ
い。さらに、前記の第二高抵抗領域（５２）が、第五領
域（２）の一部を切り離して形成されてもよい。この第
二高抵抗領域（５２）が、第五領域（２）の一部の拡散
深さを浅くして形成されてもよい。また第二高抵抗領域
（５２）が、第五領域（２）の一部に第二導電形の第十
一領域（５６）を設けることで形成されてもよい。この
第二高抵抗領域（５２）が、第五領域（２）の一部にト
レンチ溝の第十二領域（５８）を設けることで形成され
てもよい。
域（１）の一部を切り離して、形成されてもよい。また
この第一高抵抗領域（５１）が、第二領域（１）の一部
の拡散深さを浅くして形成されてもよい。第一高抵抗領
域（５１）が、第二領域（１）の一部に第一導電形の第
八領域（５５）を設けることで形成されてもよい。この
第一高抵抗領域（５１）が、第二領域の一部にトレンチ
溝の第九領域（５７）を設けることで形成されてもよ
い。さらに、前記の第二高抵抗領域（５２）が、第五領
域（２）の一部を切り離して形成されてもよい。この第
二高抵抗領域（５２）が、第五領域（２）の一部の拡散
深さを浅くして形成されてもよい。また第二高抵抗領域
（５２）が、第五領域（２）の一部に第二導電形の第十
一領域（５６）を設けることで形成されてもよい。この
第二高抵抗領域（５２）が、第五領域（２）の一部にト
レンチ溝の第十二領域（５８）を設けることで形成され
てもよい。
【００２３】前記の第一ソース領域（１０）が複数個に
分割されて形成されてもよい。前記のように第一または
第二高抵抗領域を設けることで、チップサイズを大きく
することなしにレベルシフタの寄生抵抗を大きくするこ
とができる。
分割されて形成されてもよい。前記のように第一または
第二高抵抗領域を設けることで、チップサイズを大きく
することなしにレベルシフタの寄生抵抗を大きくするこ
とができる。
【００２４】
【発明の実施の形態】図１はこの発明の第１実施例で、
ＨＶＩＣの一部の要部平面図であり、図２は図１のｎチ
ャネルＭＯＳＦＥＴ部を拡大した要部平面図であり、図
３は図１のＡ−Ａ’線で切断した要部断面図であり、図
４は図１のＢ−Ｂ’線で切断した要部断面図である。
ＨＶＩＣの一部の要部平面図であり、図２は図１のｎチ
ャネルＭＯＳＦＥＴ部を拡大した要部平面図であり、図
３は図１のＡ−Ａ’線で切断した要部断面図であり、図
４は図１のＢ−Ｂ’線で切断した要部断面図である。
【００２５】図１は図１０の上アームにあるＩＧＢＴで
あるＱ１を駆動する図１１に示した一つのＧＤＵである
ＧＤＵ−Ｕと、ＬＳＵ（ＲL1、ＲL2は省略されている）
を示している。勿論、ＧＤＵ−Ｖ、ＧＤＵ−Ｗも同様の
構成をしている。また半導体の表面にゲート電極が投影
された平面図を示している。尚、同図においてｎチャネ
ルレベルシフタおよびｐチャネルレベルシフタは一つず
つ記載してあるが、この１入力方式では、ｎチャネルＭ
ＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴが長い期間オ
ン状態となり、これらのＭＯＳＦＥＴのオン期間中に貫
通電流が流れ続けて、消費電力が大きくなる。これを回
避するためにそれぞれ二つずつｎチャネルＭＯＳＦＥＴ
およびｐチャネルＭＯＳＦＥＴを設ける２入力方式とす
ることで、オン信号・オフ信号をパルス的に伝えること
でＭＯＳＦＥＴのオン期間を短縮して、レベルシフタの
消費電力を大幅に低減するできるので、この方式が用い
られることが多い。以下に説明する実施例では単純化し
て１入力方式に対応するＨＶＩＣについてである。勿
論、２入力方式に同様のやり方で拡張できる。
あるＱ１を駆動する図１１に示した一つのＧＤＵである
ＧＤＵ−Ｕと、ＬＳＵ（ＲL1、ＲL2は省略されている）
を示している。勿論、ＧＤＵ−Ｖ、ＧＤＵ−Ｗも同様の
構成をしている。また半導体の表面にゲート電極が投影
された平面図を示している。尚、同図においてｎチャネ
ルレベルシフタおよびｐチャネルレベルシフタは一つず
つ記載してあるが、この１入力方式では、ｎチャネルＭ
ＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴが長い期間オ
ン状態となり、これらのＭＯＳＦＥＴのオン期間中に貫
通電流が流れ続けて、消費電力が大きくなる。これを回
避するためにそれぞれ二つずつｎチャネルＭＯＳＦＥＴ
およびｐチャネルＭＯＳＦＥＴを設ける２入力方式とす
ることで、オン信号・オフ信号をパルス的に伝えること
でＭＯＳＦＥＴのオン期間を短縮して、レベルシフタの
消費電力を大幅に低減するできるので、この方式が用い
られることが多い。以下に説明する実施例では単純化し
て１入力方式に対応するＨＶＩＣについてである。勿
論、２入力方式に同様のやり方で拡張できる。
【００２６】図１、図２、図３および図４を用いて、こ
の発明の第１実施例のＨＶＩＣを説明する。まず、ｎチ
ャネルレベルシフタについて説明する。図１に示すよう
に、ｎチャネルレベルシフタに用いられる高耐圧ｎチャ
ネルＭＯＳＦＥＴはＧＤＵ−Ｕの角に配置されている。
この高耐圧ｎチャネルＭＯＳＦＥＴのｎ+ ソース領域１
０は、図２で示すように第１ｎ+ ソース領域１１と第２
ｎ+ ソース領域１２の２個に分離されて形成されている
（この第１と第２の番号をつけたのは、同一導電形のｎ
+ ソース領域を二分割したためで、請求項で述べた第二
導電形の第一ソース領域（１０）と第一導電形の第二ソ
ース領域（１７）とは意味が違う）。高耐圧ｎチャネル
ＭＯＳＦＥＴのｎドレイン領域５と電源ＶCCの高電位側
と接続するｎ領域３との間のｎ- ウエル領域１を局部的
にｐ基板１００が露出する開口部２１を設け、図３で示
す高抵抗領域５１を形成する。この高抵抗領域５１はｎ
- ウエル領域１が湾曲している箇所を含んでいる。この
高抵抗領域５１を設けることで高耐圧ｎチャネルＭＯＳ
ＦＥＴのｎドレイン５からｎ領域３にいたる寄生抵抗Ｒ
1をチップ面積を大きくすること無く、大きくすること
ができる。なぜならば、第１および第２ソース領域１
１、１２からゲート電極３１の真下に形成されたチャネ
ルを通して、ｎ- ウエル領域１に注入された電子の一部
が寄生抵抗Ｒ１を通してｎ領域３に流入し、不要な電流
となる。しかし、この高抵抗領域５１を設けることで、
この電流が高抵抗領域５１を迂回して流れ、その結果、
寄生抵抗Ｒ１が大きくなり、不要な電流を低減すること
ができる。
の発明の第１実施例のＨＶＩＣを説明する。まず、ｎチ
ャネルレベルシフタについて説明する。図１に示すよう
に、ｎチャネルレベルシフタに用いられる高耐圧ｎチャ
ネルＭＯＳＦＥＴはＧＤＵ−Ｕの角に配置されている。
この高耐圧ｎチャネルＭＯＳＦＥＴのｎ+ ソース領域１
０は、図２で示すように第１ｎ+ ソース領域１１と第２
ｎ+ ソース領域１２の２個に分離されて形成されている
（この第１と第２の番号をつけたのは、同一導電形のｎ
+ ソース領域を二分割したためで、請求項で述べた第二
導電形の第一ソース領域（１０）と第一導電形の第二ソ
ース領域（１７）とは意味が違う）。高耐圧ｎチャネル
ＭＯＳＦＥＴのｎドレイン領域５と電源ＶCCの高電位側
と接続するｎ領域３との間のｎ- ウエル領域１を局部的
にｐ基板１００が露出する開口部２１を設け、図３で示
す高抵抗領域５１を形成する。この高抵抗領域５１はｎ
- ウエル領域１が湾曲している箇所を含んでいる。この
高抵抗領域５１を設けることで高耐圧ｎチャネルＭＯＳ
ＦＥＴのｎドレイン５からｎ領域３にいたる寄生抵抗Ｒ
1をチップ面積を大きくすること無く、大きくすること
ができる。なぜならば、第１および第２ソース領域１
１、１２からゲート電極３１の真下に形成されたチャネ
ルを通して、ｎ- ウエル領域１に注入された電子の一部
が寄生抵抗Ｒ１を通してｎ領域３に流入し、不要な電流
となる。しかし、この高抵抗領域５１を設けることで、
この電流が高抵抗領域５１を迂回して流れ、その結果、
寄生抵抗Ｒ１が大きくなり、不要な電流を低減すること
ができる。
【００２７】この高抵抗領域５１の入れ方としては、高
耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン領域５とＧＤ
Ｕ−Ｕの外周に位置するｎ領域３とを結ぶ点線とＧＤＵ
−Ｕの外周に位置するｎ領域３で囲まれた三角形領域
で、且つ、高耐圧ｎチャネルＭＯＳＦＥＴの第２ｎ+ ソ
ース領域１２とｎドレイン領域５を挟んで対向する箇所
に形成すると前記の迂回して流れる電子の通路の長さが
長くなり効果的である。但しこの高抵抗領域５１が前記
の点線に達すると耐圧が劣化する可能性があるため、こ
れに達しないようにしなければならない。なぜならばこ
の点線は空乏層が広がるＨＶＪＴの端部となるため、こ
の点線に高抵抗領域５１が達すると、空乏層の延びが抑
えられて、電界集中を起こすからである。
耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン領域５とＧＤ
Ｕ−Ｕの外周に位置するｎ領域３とを結ぶ点線とＧＤＵ
−Ｕの外周に位置するｎ領域３で囲まれた三角形領域
で、且つ、高耐圧ｎチャネルＭＯＳＦＥＴの第２ｎ+ ソ
ース領域１２とｎドレイン領域５を挟んで対向する箇所
に形成すると前記の迂回して流れる電子の通路の長さが
長くなり効果的である。但しこの高抵抗領域５１が前記
の点線に達すると耐圧が劣化する可能性があるため、こ
れに達しないようにしなければならない。なぜならばこ
の点線は空乏層が広がるＨＶＪＴの端部となるため、こ
の点線に高抵抗領域５１が達すると、空乏層の延びが抑
えられて、電界集中を起こすからである。
【００２８】またｎ- ウエル領域１を開口した場合は、
高抵抗領域５１でｎ- ウエル領域１は二分されることが
なく、高抵抗領域５１以外の領域はｎ- ウエル領域１で
繋がっている。Ｕ−ＶCCとＣＯＭ間に電圧を印加する
と、ｎ- ウエル領域１とｐ- 基板１００で形成されるｐ
ｎ接合が逆バイアスされ、この高抵抗領域５１（この領
域はｐ- 基板１００である）は低い電圧でピンチオフす
る。そのため、ｎ- ウエル領域１を完全に二分した場合
（開口するのでは無く、完全にｎ- ウエル領域１を切り
離した場合）に比べて耐圧の低下は小さいという利点が
ある。開口部２１の形状をスリット状に形成した場合、
このスリットは開口部が潰れない程度の幅でよい。
高抵抗領域５１でｎ- ウエル領域１は二分されることが
なく、高抵抗領域５１以外の領域はｎ- ウエル領域１で
繋がっている。Ｕ−ＶCCとＣＯＭ間に電圧を印加する
と、ｎ- ウエル領域１とｐ- 基板１００で形成されるｐ
ｎ接合が逆バイアスされ、この高抵抗領域５１（この領
域はｐ- 基板１００である）は低い電圧でピンチオフす
る。そのため、ｎ- ウエル領域１を完全に二分した場合
（開口するのでは無く、完全にｎ- ウエル領域１を切り
離した場合）に比べて耐圧の低下は小さいという利点が
ある。開口部２１の形状をスリット状に形成した場合、
このスリットは開口部が潰れない程度の幅でよい。
【００２９】また図１ではｎドレイン領域５を中心に円
弧を書くような曲線状の開口部２１を示したが、曲線で
なく多数の直線の集まりでもよく、また多数の小さな独
立した円が連なっても、寄生抵抗Ｒ1 が増加するので、
効果がある。また全体のレイアウトの都合上、ＧＤＵ−
Ｕを四角に近い形でレイアウトする場合は、図１０のよ
うに高耐圧ｎチャネルＭＯＳＦＥＴはゲート電極１０と
ｎドレイン領域５のある領域がとび出た形にしてもよ
い。
弧を書くような曲線状の開口部２１を示したが、曲線で
なく多数の直線の集まりでもよく、また多数の小さな独
立した円が連なっても、寄生抵抗Ｒ1 が増加するので、
効果がある。また全体のレイアウトの都合上、ＧＤＵ−
Ｕを四角に近い形でレイアウトする場合は、図１０のよ
うに高耐圧ｎチャネルＭＯＳＦＥＴはゲート電極１０と
ｎドレイン領域５のある領域がとび出た形にしてもよ
い。
【００３０】次にｐチャネルレベルシフタについて述べ
る。図１において高耐圧ｐチャネルＭＯＳＦＥＴはＧＤ
Ｕ−Ｕの角に配置し、高耐圧ｐチャンネルＭＯＳＦＥＴ
のｐ + ドレイン領域１８とｐ- オフセット領域２の外周
のｐウエル領域４（この外周にＶＣＣ２Ｌレベルのコン
タクトをとるためのｐ+ 領域１６があり、ｐ+ ドレイン
領域１８と同時に形成される。）の間のｐ- オフセット
領域２を局部的に開口する。この開口部２２でｎ- ウエ
ル領域１が露出するスリット状の高抵抗領域５２を設け
る。高抵抗領域５２は図４のようにｐ- オフセット領域
２が湾曲している箇所も含む。
る。図１において高耐圧ｐチャネルＭＯＳＦＥＴはＧＤ
Ｕ−Ｕの角に配置し、高耐圧ｐチャンネルＭＯＳＦＥＴ
のｐ + ドレイン領域１８とｐ- オフセット領域２の外周
のｐウエル領域４（この外周にＶＣＣ２Ｌレベルのコン
タクトをとるためのｐ+ 領域１６があり、ｐ+ ドレイン
領域１８と同時に形成される。）の間のｐ- オフセット
領域２を局部的に開口する。この開口部２２でｎ- ウエ
ル領域１が露出するスリット状の高抵抗領域５２を設け
る。高抵抗領域５２は図４のようにｐ- オフセット領域
２が湾曲している箇所も含む。
【００３１】こうすることで高耐圧ｐチャネルＭＯＳＦ
ＥＴのｐ+ ドレイン領域１８からｐウエル領域４にいた
る寄生抵抗Ｒ２をチップ面積を大きくすること無く、大
きくすることができる。この高抵抗領域５２は、ｐ- オ
フセット領域２の外周側に形成されたｐウエル領域４の
内周部の曲線部と、高耐圧ｐチャンネルＭＯＳＦＥＴの
ｐ+ ドレイン領域１８とこのｐウエル領域４の内周部の
直線部に垂直に下ろした点線とで囲まれる三角形領域に
形成する。但し、前記と同様な理由で、この高抵抗領域
５２が前記の点線（ＨＶＪＴの一端を示す点線）に達す
ると耐圧が劣化する可能性がある。また開口部２２をス
リット状に形成した場合、このスリットは開口部が潰れ
ない程度の幅でよい。
ＥＴのｐ+ ドレイン領域１８からｐウエル領域４にいた
る寄生抵抗Ｒ２をチップ面積を大きくすること無く、大
きくすることができる。この高抵抗領域５２は、ｐ- オ
フセット領域２の外周側に形成されたｐウエル領域４の
内周部の曲線部と、高耐圧ｐチャンネルＭＯＳＦＥＴの
ｐ+ ドレイン領域１８とこのｐウエル領域４の内周部の
直線部に垂直に下ろした点線とで囲まれる三角形領域に
形成する。但し、前記と同様な理由で、この高抵抗領域
５２が前記の点線（ＨＶＪＴの一端を示す点線）に達す
ると耐圧が劣化する可能性がある。また開口部２２をス
リット状に形成した場合、このスリットは開口部が潰れ
ない程度の幅でよい。
【００３２】また図１ではｐ+ ドレイン領域１８を中心
に円弧を書くような曲線状の開口部２２を示したが、曲
線でなく多数の直線の集まりでもよく、また多数の小さ
な独立した円が連なっても、寄生抵抗Ｒ２が増加するの
で効果がある。また全体のレイアウトの都合上、これを
ＧＤＵ−Ｕの角にせず、ＧＤＵ−Ｕの辺上に形成しても
よい。
に円弧を書くような曲線状の開口部２２を示したが、曲
線でなく多数の直線の集まりでもよく、また多数の小さ
な独立した円が連なっても、寄生抵抗Ｒ２が増加するの
で効果がある。また全体のレイアウトの都合上、これを
ＧＤＵ−Ｕの角にせず、ＧＤＵ−Ｕの辺上に形成しても
よい。
【００３３】尚、前記ではｎチャネルＭＯＳＦＥＴのソ
ース領域が第１ｎ+ ソース領域１１と第２ｎ+ ソース領
域１２に分離されているが、接続していても構わない。
また、図２において、ｐ- オフセット領域２がｎ- ウエ
ル領域１の内側で分離しているが、ｐ- オフセット領域
２を分離せずｎドレイン領域５とｎ領域３間をｐ- オフ
セット領域２で結んでも構わない。
ース領域が第１ｎ+ ソース領域１１と第２ｎ+ ソース領
域１２に分離されているが、接続していても構わない。
また、図２において、ｐ- オフセット領域２がｎ- ウエ
ル領域１の内側で分離しているが、ｐ- オフセット領域
２を分離せずｎドレイン領域５とｎ領域３間をｐ- オフ
セット領域２で結んでも構わない。
【００３４】また、前記以外のｐウエル領域４とｎ領域
３が直線で対向しているｎ- ウエル領域１およびｐ- オ
フセット領域２に高抵抗領域５１および高抵抗領域５２
を形成しても寄生抵抗Ｒ1 、Ｒ2 を大きくする効果は極
めて小さく、また設けない場合に比べて耐圧を低下させ
るため、高抵抗領域５１、５２を形成しない方がよい。
尚、ＧＤＵ−Ｕ内に形成されるＵ−ＶCCは電源ＶCCの高
電位端子、Ｕ−ＯＵＴは電源ＶCCの低電位端子、Ｕ−Ｇ
ＡＴＥはＧ端子、Ｕ−ＯＣは過電流検出端子、Ｕ−ＯＴ
は加熱検出端子を示す。
３が直線で対向しているｎ- ウエル領域１およびｐ- オ
フセット領域２に高抵抗領域５１および高抵抗領域５２
を形成しても寄生抵抗Ｒ1 、Ｒ2 を大きくする効果は極
めて小さく、また設けない場合に比べて耐圧を低下させ
るため、高抵抗領域５１、５２を形成しない方がよい。
尚、ＧＤＵ−Ｕ内に形成されるＵ−ＶCCは電源ＶCCの高
電位端子、Ｕ−ＯＵＴは電源ＶCCの低電位端子、Ｕ−Ｇ
ＡＴＥはＧ端子、Ｕ−ＯＣは過電流検出端子、Ｕ−ＯＴ
は加熱検出端子を示す。
【００３５】つぎに、前記の第１実施例のＨＶＩＣを製
造するための製造方法について説明する。基板はｐ- 基
板１００を用い、比抵抗は素子耐圧に大きく依存する
が、例えば６００Ｖクラスの耐圧を得ようとした場合、
１００Ωｃｍ程度が必要である。このｐ- 基板１００に
低濃度（１０12ｃｍ-2のオーダ）で接合深さ５〜６μｍ
程度のリン拡散によるｎ- ウエル領域１を形成し、次に
ＲＥＳＵＲＦを構成するためのｐ- オフセット領域２を
ドーズ量が１０13ｃｍ-2のオーダで接合深さが１μｍ程
度のボロンのイオン注入で形成する。このｎ- ウエル領
域１とｐ- オフセット領域２は前記の高抵抗領域５１、
５２が形成されるように、イオン注入時のマスクに選択
的に開口部（拡散後の開口部２１、２２となる）を設け
る。
造するための製造方法について説明する。基板はｐ- 基
板１００を用い、比抵抗は素子耐圧に大きく依存する
が、例えば６００Ｖクラスの耐圧を得ようとした場合、
１００Ωｃｍ程度が必要である。このｐ- 基板１００に
低濃度（１０12ｃｍ-2のオーダ）で接合深さ５〜６μｍ
程度のリン拡散によるｎ- ウエル領域１を形成し、次に
ＲＥＳＵＲＦを構成するためのｐ- オフセット領域２を
ドーズ量が１０13ｃｍ-2のオーダで接合深さが１μｍ程
度のボロンのイオン注入で形成する。このｎ- ウエル領
域１とｐ- オフセット領域２は前記の高抵抗領域５１、
５２が形成されるように、イオン注入時のマスクに選択
的に開口部（拡散後の開口部２１、２２となる）を設け
る。
【００３６】このｐ- オフセット領域２は高電圧におい
て完全に空乏化させる必要があり、また濃度によって電
界集中のバランスが大きくことなるため、高耐圧を実現
するためにはこのｐ- オフセット領域２とｎ- ウエル領
域１のイオン注入時のドーズ量と接合深さの最適化が重
要である。次にｎチャネルＭＯＳＦＥＴのチャネルを形
成するためのｐウエル領域４をドーズ量１０13ｃｍ-2の
オーダで接合深さ１μｍ程度、ボロンのイオン注入で形
成し、電源ＶCCの高電位電極４３にｎ+ 領域１４を介し
て接続するｎ領域３、ｎドレイン領域５を１０13ｃｍ-2
のオーダで接合深さ１μｍ程度、リンのイオン注入で形
成したあと、活性領域とポリシリコンによりゲート電極
３１、３２を形成する。更にそれぞれのｐ領域６、ｎ領
域３およびｎドレイン領域５とのコンタクトさせるため
のｐ+ 領域１５、ｎ+ 領域１４、あるいはｎチャネルＭ
ＯＳＦＥＴのｎ+ ソース領域１１、１２を形成するため
のｎ+ 拡散をフッ化ボロン（ＢＦ2 ）やヒ素で、オーミ
ックコンタクトが可能な表面濃度で行い、その後アルミ
ニウムでＣＯＭ電極４１、ドレイン電極４２、高電位電
極４３、低電位電極４４を形成する。
て完全に空乏化させる必要があり、また濃度によって電
界集中のバランスが大きくことなるため、高耐圧を実現
するためにはこのｐ- オフセット領域２とｎ- ウエル領
域１のイオン注入時のドーズ量と接合深さの最適化が重
要である。次にｎチャネルＭＯＳＦＥＴのチャネルを形
成するためのｐウエル領域４をドーズ量１０13ｃｍ-2の
オーダで接合深さ１μｍ程度、ボロンのイオン注入で形
成し、電源ＶCCの高電位電極４３にｎ+ 領域１４を介し
て接続するｎ領域３、ｎドレイン領域５を１０13ｃｍ-2
のオーダで接合深さ１μｍ程度、リンのイオン注入で形
成したあと、活性領域とポリシリコンによりゲート電極
３１、３２を形成する。更にそれぞれのｐ領域６、ｎ領
域３およびｎドレイン領域５とのコンタクトさせるため
のｐ+ 領域１５、ｎ+ 領域１４、あるいはｎチャネルＭ
ＯＳＦＥＴのｎ+ ソース領域１１、１２を形成するため
のｎ+ 拡散をフッ化ボロン（ＢＦ2 ）やヒ素で、オーミ
ックコンタクトが可能な表面濃度で行い、その後アルミ
ニウムでＣＯＭ電極４１、ドレイン電極４２、高電位電
極４３、低電位電極４４を形成する。
【００３７】図５はこの発明の第２実施例の要部平面図
である。同図のＡ−Ａ切断線による断面図は図３と同一
である。同図の説明は第１実施例で説明したので省略す
る。この実施例ではｐチャネルシフトレジスタが不要な
場合や、別の半導体チップに設ける場合であり、当然チ
ップサイズは第１実施例より小さくすることができる。
である。同図のＡ−Ａ切断線による断面図は図３と同一
である。同図の説明は第１実施例で説明したので省略す
る。この実施例ではｐチャネルシフトレジスタが不要な
場合や、別の半導体チップに設ける場合であり、当然チ
ップサイズは第１実施例より小さくすることができる。
【００３８】図６はこの発明の第３実施例の要部平面図
である。同図のＢ−Ｂ切断線による断面図は図４と同一
である。同図の説明は第１実施例で説明したので省略す
る。この実施例ではｎチャネルシフトレジスタを別の半
導体チップに設ける場合であり、当然チップサイズは第
１実施例より小さくすることができる。図７はこの発明
の第４実施例で、高抵抗領域を開口部が潰れた場合で、
同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場
合、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設
けた場合である。同図（ａ）は図１のＡ−Ａ’線で切断
した要部断面図を示し、同図（ｂ）は図１のＢ−Ｂ’線
で切断した要部断面図である。図示されるように開口部
２１、２２が拡散で埋まり、その部分の拡散深さｔ1 、
ｔ2 がｎ- ウエル領域１の拡散深さＸｊ1 またはｐ- オ
フセット領域２の拡散深さＸｊ2 より浅くなっている場
合でも、その箇所の高抵抗領域５３、５４の領域のシー
ト抵抗が大きくなるので、寄生抵抗を大きくするという
点で効果がある。しかし、第１実施例のようにｎ- ウエ
ル領域１やｐ- オフセット領域２が完全に開口している
場合に比べるとその効果は小さい。ここでは、図１に相
当した実施例を説明したが、勿論、図５、図６に相当す
る実施例もある。
である。同図のＢ−Ｂ切断線による断面図は図４と同一
である。同図の説明は第１実施例で説明したので省略す
る。この実施例ではｎチャネルシフトレジスタを別の半
導体チップに設ける場合であり、当然チップサイズは第
１実施例より小さくすることができる。図７はこの発明
の第４実施例で、高抵抗領域を開口部が潰れた場合で、
同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場
合、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設
けた場合である。同図（ａ）は図１のＡ−Ａ’線で切断
した要部断面図を示し、同図（ｂ）は図１のＢ−Ｂ’線
で切断した要部断面図である。図示されるように開口部
２１、２２が拡散で埋まり、その部分の拡散深さｔ1 、
ｔ2 がｎ- ウエル領域１の拡散深さＸｊ1 またはｐ- オ
フセット領域２の拡散深さＸｊ2 より浅くなっている場
合でも、その箇所の高抵抗領域５３、５４の領域のシー
ト抵抗が大きくなるので、寄生抵抗を大きくするという
点で効果がある。しかし、第１実施例のようにｎ- ウエ
ル領域１やｐ- オフセット領域２が完全に開口している
場合に比べるとその効果は小さい。ここでは、図１に相
当した実施例を説明したが、勿論、図５、図６に相当す
る実施例もある。
【００３９】図８はこの発明の第５実施例で、高抵抗領
域を反対の導電形領域で形成した場合で、同図（ａ）は
ｎ- ウエル領域に高抵抗領域を設けた場合、同図（ｂ）
はｐ - オフセット領域に高抵抗領域を設けた場合であ
る。同図（ａ）は図１のＡ−Ａ’線で切断した要部断面
図を示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要
部断面図である。勿論、同図では高抵抗領域５５、５６
が接合を突き抜けているが、突き抜けなくともよい。図
１のようにこの場合も同様に寄生抵抗は大きくなる。
域を反対の導電形領域で形成した場合で、同図（ａ）は
ｎ- ウエル領域に高抵抗領域を設けた場合、同図（ｂ）
はｐ - オフセット領域に高抵抗領域を設けた場合であ
る。同図（ａ）は図１のＡ−Ａ’線で切断した要部断面
図を示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要
部断面図である。勿論、同図では高抵抗領域５５、５６
が接合を突き抜けているが、突き抜けなくともよい。図
１のようにこの場合も同様に寄生抵抗は大きくなる。
【００４０】図９はこの発明の第６実施例で、高抵抗領
域をトレンチ溝で形成した場合の図で、同図（ａ）はｎ
- ウエル領域に高抵抗領域を設けた場合、同図（ｂ）は
ｐ-オフセット領域に高抵抗領域を設けた場合である。
同図（ａ）は図１のＡ−Ａ’線で切断した要部断面図を
示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要部断
面図である。勿論、同図では高抵抗領域５７、５８が接
合を突き抜けているが、突き抜けなくともよい。図１の
ようこの場合も寄生抵抗は大きくなる。
域をトレンチ溝で形成した場合の図で、同図（ａ）はｎ
- ウエル領域に高抵抗領域を設けた場合、同図（ｂ）は
ｐ-オフセット領域に高抵抗領域を設けた場合である。
同図（ａ）は図１のＡ−Ａ’線で切断した要部断面図を
示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要部断
面図である。勿論、同図では高抵抗領域５７、５８が接
合を突き抜けているが、突き抜けなくともよい。図１の
ようこの場合も寄生抵抗は大きくなる。
【００４１】尚、図１において、第一高抵抗領域５１と
第二高抵抗領域５２の形成に当たっては前記した実施例
を組み合わせても勿論よい。
第二高抵抗領域５２の形成に当たっては前記した実施例
を組み合わせても勿論よい。
【００４２】
【発明の効果】この発明によれば、ｎ- ウエル領域およ
びｎ- オフセット領域の一部に、開口する領域の形成、
反対導電形領域の形成、さらにトレンチ溝の形成により
高抵抗領域を設けることのより、それぞれｎチャネルレ
ベルシフタの高耐圧ｎチャネルＭＯＳＦＥＴおよびｐチ
ャネルレベルシフタの高耐圧ｐチャネルＭＯＳＦＥＴの
耐圧特性を損なうことなく、電源と接続するｎ領域また
はｐ領域とドレイン領域との間に存在する寄生抵抗を大
きくすることができる。これにより、従来、大きな面積
を占めていた前記のドレイン領域とｎ領域またはｐ領域
間の面積を小さくできて、チップサイズの小型化と低コ
スト化を図ることができる。また寄生抵抗に流れる電流
を小さくできるので、ＨＶＩＣの消費電力を小さくでき
る。
びｎ- オフセット領域の一部に、開口する領域の形成、
反対導電形領域の形成、さらにトレンチ溝の形成により
高抵抗領域を設けることのより、それぞれｎチャネルレ
ベルシフタの高耐圧ｎチャネルＭＯＳＦＥＴおよびｐチ
ャネルレベルシフタの高耐圧ｐチャネルＭＯＳＦＥＴの
耐圧特性を損なうことなく、電源と接続するｎ領域また
はｐ領域とドレイン領域との間に存在する寄生抵抗を大
きくすることができる。これにより、従来、大きな面積
を占めていた前記のドレイン領域とｎ領域またはｐ領域
間の面積を小さくできて、チップサイズの小型化と低コ
スト化を図ることができる。また寄生抵抗に流れる電流
を小さくできるので、ＨＶＩＣの消費電力を小さくでき
る。
【図１】この発明の第１実施例で、ＨＶＩＣの一部の要
部平面図
部平面図
【図２】図１のｎチャネルＭＯＳＦＥＴ部を拡大した要
部平面図
部平面図
【図３】図１のＡ−Ａ’線で切断した要部断面図
【図４】図１のＢ−Ｂ’線で切断した要部断面図
【図５】この発明の第２実施例の要部平面図
【図６】この発明の第３実施例の要部平面図
【図７】この発明の第４実施例で、高抵抗領域を開口部
が潰れた場合で、同図（ａ）はｎ- ウエル領域に高抵抗
領域を設けた場合、同図（ｂ）はｐ- オフセット領域に
高抵抗領域を設けた場合の要部断面図
が潰れた場合で、同図（ａ）はｎ- ウエル領域に高抵抗
領域を設けた場合、同図（ｂ）はｐ- オフセット領域に
高抵抗領域を設けた場合の要部断面図
【図８】この発明の第５実施例で、高抵抗領域を反対の
導電形領域で形成した場合で、同図（ａ）はｎ- ウエル
領域に高抵抗領域を設けた場合の要部断面図で、同図
（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合
の要部断面図
導電形領域で形成した場合で、同図（ａ）はｎ- ウエル
領域に高抵抗領域を設けた場合の要部断面図で、同図
（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合
の要部断面図
【図９】図９はこの発明の第６実施例で、高抵抗領域を
トレンチ溝で形成した場合の図で、同図（ａ）はｎ- ウ
エル領域に高抵抗領域を設けた場合、同図（ｂ）はｐ-
オフセット領域に高抵抗領域を設けた場合の要部断面図
トレンチ溝で形成した場合の図で、同図（ａ）はｎ- ウ
エル領域に高抵抗領域を設けた場合、同図（ｂ）はｐ-
オフセット領域に高抵抗領域を設けた場合の要部断面図
【図１０】モータ制御用インバータのパワー部を中心に
説明する回路構成図
説明する回路構成図
【図１１】ＨＶＩＣの素子構成図
【図１２】ＬＳＵの基本構成図
【図１３】自己分離により形成した従来の高耐圧ｎチャ
ネルレベルシフタと高耐圧ｐチャネルレベルシフタを有
する高耐圧ＩＣの要部平面図
ネルレベルシフタと高耐圧ｐチャネルレベルシフタを有
する高耐圧ＩＣの要部平面図
【図１４】図１３のＣ−Ｃ’線で切断した要部断面図
【図１５】図１３のＤ−Ｄ’線で切断した要部断面図
１００ ｐ- 基板 １ ｎ- ウエル領域 ２ ｐ- オフセット領域 ３ ｎ領域 ４ ｐウエル領域 ５ ｎドレイン領域 ６ ｐ+ 領域 １０ ｎ+ ソース領域 １１ 第１ｎ+ ソース領域 １２ 第２ｎ+ ソース領域 １３ ｎ+ 領域 １４ ｎ+ 領域 １５ ｐ+ 領域 １６ ｐ+ 領域 １７ ｐ+ ソース領域 １８ ｐ+ ドレイン領域 ２１ 開口部 ２２ 開口部 ３１、３２ ゲート電極 ４１ ＣＯＭ電極 ４２ ドレイン電極 ４３ 高電位電極 ４４ 低電位電極 ５１〜５８ 高抵抗領域 ６１ ｎチャネルＭＯＳＦＥＴ ６２ ｐチャネルＭＯＳＦＥＴ ７０ 三相モータ ７１ パワーモジュール ７２ 主回路駆動回路 ＶCC2 主回路電源 ＶCC2H 主回路電源の高電位側／高電位側電位 ＶCC2L 主回路電源の低電位側／低電位側電位 ＶCC ＨＶＩＣの電源 ＨＶＪＴ 高耐圧構造部 ＲL1 レベルシフト用抵抗 ＲL2 レベルシフト用抵抗 ＣＯＭ ＶCC2Lに接続する端子 Ｇ ゲート端子 ＯＵＴ ドレイン端子 Ｕ−ＶCC ＶCCの高電位側に接続する端子／端子の電位 Ｕ−ＯＵＴ ＶCCの低電位側に接続する端子／端子の電
位 Ｖ−ＯＵＴ ＶCCの低電位側に接続する端子／端子の電
位 Ｗ−ＯＵＴ ＶCCの低電位側に接続する端子／端子の電
位 Ｑ１〜Ｑ６ ＩＧＢＴ Ｄ１〜Ｄ６ ダイオード ＧＤＵ ゲート駆動回路 ＣＵ 制御回路 ＬＳＵ シフトレジスタ ＨＶＩＣ 高耐圧ＩＣ ｔ1 拡散深さ（ｎ- ウエル領域の開口部が潰れた
箇所） ｔ2 拡散深さ（ｐ- オフセット領域の開口部が潰
れた箇所） Ｘｊ1 拡散深さ（ｎ- ウエル領域） Ｘｊ2 拡散深さ（ｐ- オフセット領域） Ｒ１ 寄生抵抗 Ｒ２ 寄生抵抗
位 Ｖ−ＯＵＴ ＶCCの低電位側に接続する端子／端子の電
位 Ｗ−ＯＵＴ ＶCCの低電位側に接続する端子／端子の電
位 Ｑ１〜Ｑ６ ＩＧＢＴ Ｄ１〜Ｄ６ ダイオード ＧＤＵ ゲート駆動回路 ＣＵ 制御回路 ＬＳＵ シフトレジスタ ＨＶＩＣ 高耐圧ＩＣ ｔ1 拡散深さ（ｎ- ウエル領域の開口部が潰れた
箇所） ｔ2 拡散深さ（ｐ- オフセット領域の開口部が潰
れた箇所） Ｘｊ1 拡散深さ（ｎ- ウエル領域） Ｘｊ2 拡散深さ（ｐ- オフセット領域） Ｒ１ 寄生抵抗 Ｒ２ 寄生抵抗
Claims (14)
- 【請求項１】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
離れて第二領域（１）の表面層に選択的に形成された第
二導電形の第一ソース領域（１０）と、第三領域（４）
と第一ドレイン領域（５）の間を両者に接するように形
成された第一導電形の第五領域（２）と、第一ソース領
域（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第一ドレイン領
域（５）上に形成された第一電極（４２）と第六領域
（３）上に形成された第二電極（４３）との間に設けら
れた第一レベルシフト用抵抗（ＲL1）とを備える高耐圧
ＩＣにおいて、 第一ドレイン領域（５）と第六領域（３）間の第二領域
（１）に、第一ドレイン領域（５）を挟んで第一ソース
領域（１０）と対向する箇所に選択的に第一高抵抗領域
（５１）を形成することを特徴とする高耐圧ＩＣ。 - 【請求項２】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第二領域
（１）の表面層に選択的に形成された第一導電形の第二
ソース領域（１７）と、第五領域（２）と第二ソース領
域（１７）に挟まれた第二領域（１）の表面上に絶縁膜
を介して形成された第二ゲート電極（３２）と、第五領
域（２）に選択的に形成された第一導電形の第二ドレイ
ン領域（１８）と、第五領域（２）内で、第二領域
（１）の外側に形成された第一領域（１００）とオーミ
ックコンタクトをとるための第一導電形の第八領域（１
６）と、第八領域（１６）上に形成された第三電極（４
１）と第二ドレイン領域（１８）上に形成された第一電
極（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、 第二ドレイン領域（１８）と第十領域（１６）の間の第
五領域（２）に、第二ドレイン領域（１８）を挟んで、
第二ソース領域（１７）と対向する箇所に選択的に第二
高抵抗領域（５２）を形成することを特徴とする高耐圧
ＩＣ。 - 【請求項３】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備える高
耐圧ＩＣにおいて、 第一ドレイン領域（５）と第六領域（３）間の第二領域
（１）の一部であって、第一ドレイン領域（５）を挟ん
で第一ソース領域（１０）と対向する箇所に選択的に第
一高抵抗領域（５１）を形成することを特徴とする高耐
圧ＩＣ。 - 【請求項４】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に第一領域（１００）に重なりを持つように選択的
に形成された第一導電形の第五領域（２）と、第五領域
（２）とは別に第二領域（１）の表面層に選択的に形成
され、第二領域（１）内に構成される他回路の高電位側
に接続される第二導電形の第六領域（３）と、第六領域
（３）の表面層に第二領域（１）と重なりを持つように
選択的に形成された第一導電形の第二ソース領域（１
７）と、第五領域（２）と第二ソース領域（１７）に挟
まれた第二領域（１）の表面上に絶縁膜を介して形成さ
れた第二ゲート電極（３２）と、第五領域（２）に選択
的に形成された第一導電形の第二ドレイン領域（１８）
と、第二領域（１）内に構成される他回路の低電位側に
接続される第一導電形の第七領域（６）と、第五領域
（２）内で、第二領域（１）の外側に第一領域（１０
０）とオーミックコンタクトをとるための第一導電形の
第八領域（１６）と、第八領域（１６）上に形成された
第三電極（４１）と第二ドレイン領域（１８）上に形成
された第一電極（４２）との間に設けられた第二レベル
シフト用抵抗（ＲL2）を備える高耐圧ＩＣにおいて、 第二ドレイン領域（１８）と第十領域（１６）の間の第
五領域（２）の一部に、第二ドレイン領域（１８）を挟
んで、第二ソース領域（１７）と対向する箇所に選択的
に第二高抵抗領域（５２）を形成することを特徴とする
高耐圧ＩＣ。 - 【請求項５】第一導電形の第一領域（１００）と、第一
領域（１００）の第一主面の表面層に選択的に形成され
た第二導電形の第二領域（１）と、第二領域（１）の表
面層に選択的に形成された第一導電形の第三領域（４）
と、第三領域（４）の表面層に選択的に形成された第二
導電形の第一ソース領域（１０）と、第三領域（４）と
第一ドレイン領域（５）の間を両者に接するように形成
された第一導電形の第五領域（２）と、第一ソース領域
（１０）および第二領域（１）に挟まれた第三領域
（４）の表面上に絶縁膜を介して形成された第一ゲート
電極（３１）と、第二領域（１）の表面層に選択的に形
成され、第二領域（１）の表面層に選択的に形成され、
第二領域（１）内に構成される他回路の高電位側に接続
される第二導電形の第六領域（３）と、第二領域（１）
の表面層に選択的に形成され、前記の他回路の低電位側
に接続される第一導電形の第七領域（６）と、第一ドレ
イン領域（５）上に形成された第一電極（４２）と第六
領域（３）上に形成された第二電極（４３）との間に設
けられた第一レベルシフト用抵抗（ＲL1）とを備え、 第一導電形の第一領域（１００）と、第一領域（１０
０）の第一主面の表面層に選択的に形成された第二導電
形の第二領域（１）と、第二領域（１）の表面層に第一
領域（１００）に重なりを持つように選択的に形成され
た第一導電形の第五領域（２）と、第五領域（２）とは
別に第二領域（１）の表面層に選択的に形成され、第二
領域（１）内に構成される他回路の高電位側に接続され
る第二導電形の第六領域（３）と、第六領域（３）の表
面層に第二領域（１）と重なりを持つように選択的に形
成された第一導電形の第二ソース領域（１７）と、第五
領域（２）と第三ソース領域（１７）に挟まれた第二領
域（１）の表面上に絶縁膜を介して形成された第二ゲー
ト電極（３２）と、第五領域（２）に選択的に形成され
た第一導電形の第二ドレイン領域（１８）と、第二領域
（１）内に構成される他回路の低電位側に接続される第
一導電形の第七領域（６）と、第五領域（２）内で、第
二領域（１）の外側に第一領域（１００）とオーミック
コンタクトをとるための第一導電形の第八領域（１６）
と、第八領域（１６）上に形成された第三電極（４１）
と第二ドレイン領域（１８）上に形成された第一電極
（４２）との間に設けられた第二レベルシフト用抵抗
（ＲL2）を備える高耐圧ＩＣにおいて、 第一ドレイン領域（５）と第六領域（３）間の第二領域
（１）の一部に、第一ドレイン領域（５）を挟んで第一
ソース領域（１０）と対向する箇所に選択的に第一高抵
抗領域（５１）を形成し、且つ、 第二ドレイン領域（１８）と第八領域（１６）の間の第
五領域（２）の一部に、第二ドレイン領域（１８）を挟
んで、第二ソース領域（１７）と対向する箇所に選択的
に第二高抵抗領域（５２）を形成することを特徴とする
高耐圧ＩＣ。 - 【請求項６】第一高抵抗領域（５１）が、第二領域
（１）の一部を切り離して、形成されることを特徴とす
る請求項１、３または５に記載の高耐圧ＩＣ。 - 【請求項７】第一高抵抗領域（５１）が、第二領域
（１）の一部の拡散 深さを浅くして形成されることを
特徴とする請求項３または５記載の高耐圧ＩＣ。 - 【請求項８】第一高抵抗領域（５１）が、第二領域
（１）の一部に第一導電形の第八領域（５５）を設ける
ことで形成されることを特徴とする請求項１、３または
５に記載の高耐圧ＩＣ。 - 【請求項９】第一高抵抗領域（５１）が、第二領域の一
部にトレンチ溝の第九領域（５７）を設けることで形成
されることを特徴とする請求項１、３または５に記載の
高耐圧ＩＣ。 - 【請求項１０】第二高抵抗領域（５２）が、第五領域
（２）の一部を切り離して形成されることを特徴とする
請求項２、４または５に記載の高耐圧ＩＣ。 - 【請求項１１】第二高抵抗領域（５２）が、第五領域
（２）の一部の拡散深さを浅くして形成されることを特
徴とする請求項２、４または５に記載の高耐圧ＩＣ。 - 【請求項１２】第二高抵抗領域（５２）が、第五領域
（２）の一部に第二導電形の第十一領域（５６）を設け
ることで形成されることを特徴とする請求項２、４また
は５に記載の高耐圧ＩＣ。 - 【請求項１３】第二高抵抗領域（５２）が、第五領域
（２）の一部にトレンチ溝の第十二領域（５８）を設け
ることで形成されることを特徴とする請求項２、４また
は５に記載の高耐圧ＩＣ。 - 【請求項１４】第一ソース領域（１０）が複数個に分割
されて形成されることを特徴とする請求項１、３または
５に記載の高耐圧ＩＣ。
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|---|---|---|---|
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