JPH0720970Y2 - アッテネータ回路 - Google Patents
アッテネータ回路Info
- Publication number
- JPH0720970Y2 JPH0720970Y2 JP1988088749U JP8874988U JPH0720970Y2 JP H0720970 Y2 JPH0720970 Y2 JP H0720970Y2 JP 1988088749 U JP1988088749 U JP 1988088749U JP 8874988 U JP8874988 U JP 8874988U JP H0720970 Y2 JPH0720970 Y2 JP H0720970Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- impedance
- pin diode
- attenuator
- secondary coil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Amplification And Gain Control (AREA)
- Attenuators (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 この考案はPINダイオードを用いたアッテネータ回路に
関する。
関する。
（ロ）従来技術 従来より、PINダイオードを用いたアッテネータ回路と
しては、例えば第２図及び第３図に示したようなアッテ
ネータ回路が提供されていた。
しては、例えば第２図及び第３図に示したようなアッテ
ネータ回路が提供されていた。
第２図では制御端子10に所定の電圧が加えられている時
には、PINダイオード11のインピーダンスが下がり、FET
12と同調回路13とで増幅された高周波信号は同調コイル
14に損失が少い状態で送られるが、制御端子10に所定の
電圧が加えられていない時にはPINダイオード11のイン
ピーダンスは上がるのでこの回路の利得が低下してアッ
テネータ回路となる。
には、PINダイオード11のインピーダンスが下がり、FET
12と同調回路13とで増幅された高周波信号は同調コイル
14に損失が少い状態で送られるが、制御端子10に所定の
電圧が加えられていない時にはPINダイオード11のイン
ピーダンスは上がるのでこの回路の利得が低下してアッ
テネータ回路となる。
第３図は他の実施例である。
第３図においても制御端子10aに所定の電圧が加えられ
ている時にはPINダイオード11aのインピーダンスが下が
り、FET12aと同調回路13aとで増幅された高周波信号は
損失が少い状態で後段のFETに導かれるが、制御端子10a
に所定の電圧が加えられていない時にはPINダイオード1
1aのインピーダンスが上がるのでこの回路の利得が低下
してアッテネータ回路となる。
ている時にはPINダイオード11aのインピーダンスが下が
り、FET12aと同調回路13aとで増幅された高周波信号は
損失が少い状態で後段のFETに導かれるが、制御端子10a
に所定の電圧が加えられていない時にはPINダイオード1
1aのインピーダンスが上がるのでこの回路の利得が低下
してアッテネータ回路となる。
（ハ）考案が解決しようとする問題点 しかし、上記した第２図の回路においては２つの同調コ
イル15,16が必要であるためコストアップとなり、ま
た、第３図の回路においては同調コイル13aがチョーク
コイル17,18の影響を受けるという欠点があった。更に
第２図、第３図のいずれの回路も、アッテネータ素子と
なるPINダイオード11、11aが、信号ラインに直列に入っ
ているため、一般的にはプリント基板のパターンにおい
てアイソレーションが必要となり、コストアップになる
という欠点も周知である。
イル15,16が必要であるためコストアップとなり、ま
た、第３図の回路においては同調コイル13aがチョーク
コイル17,18の影響を受けるという欠点があった。更に
第２図、第３図のいずれの回路も、アッテネータ素子と
なるPINダイオード11、11aが、信号ラインに直列に入っ
ているため、一般的にはプリント基板のパターンにおい
てアイソレーションが必要となり、コストアップになる
という欠点も周知である。
この考案は上記した点に鑑みてなされたものであり、そ
の目的とするところは、安価で、しかも、利得を直流電
圧で制御可能にしたアッテネータ回路を提供することに
ある。
の目的とするところは、安価で、しかも、利得を直流電
圧で制御可能にしたアッテネータ回路を提供することに
ある。
（ニ）問題を解決するための手段 この考案のアッテネータ回路は、高周波増幅回路と、該
高周波増幅回路の出力に接続されると共に非増幅信号経
路に設けられた同調回路の１次コイルと、該１次コイル
と相互インダクタンスにより結合する２次コイルと、該
２次コイルに一端が接続されたアッテネータ素子となる
PINダイオードと、該PINダイオードの他端に接続される
と共に制御電圧を印加する制御電圧印加回路とを備え、
前記２次コイル側から前記１次コイル側を見たインピー
ダンスが、該制御電圧印加回路に電圧を印加しない時に
は電流を流さない時の前記PINダイオードのインピーダ
ンスよりも小さく且つ前記PINダイオードに所定電流を
流した時には前記PINダイオードのインピーダンスより
も大きくなるように構成したものである。
高周波増幅回路の出力に接続されると共に非増幅信号経
路に設けられた同調回路の１次コイルと、該１次コイル
と相互インダクタンスにより結合する２次コイルと、該
２次コイルに一端が接続されたアッテネータ素子となる
PINダイオードと、該PINダイオードの他端に接続される
と共に制御電圧を印加する制御電圧印加回路とを備え、
前記２次コイル側から前記１次コイル側を見たインピー
ダンスが、該制御電圧印加回路に電圧を印加しない時に
は電流を流さない時の前記PINダイオードのインピーダ
ンスよりも小さく且つ前記PINダイオードに所定電流を
流した時には前記PINダイオードのインピーダンスより
も大きくなるように構成したものである。
（ホ）作用 FETと、このFETの負荷である同調回路と、この同調回路
を形成する１次コイルに相互インダクタンスを介して結
合する２次コイルと、この２次コイルに接続したPINダ
イオードとで構成したので、信号源インピーダンスの高
い回路においても、利得を直流電圧で制御することがで
きる。
を形成する１次コイルに相互インダクタンスを介して結
合する２次コイルと、この２次コイルに接続したPINダ
イオードとで構成したので、信号源インピーダンスの高
い回路においても、利得を直流電圧で制御することがで
きる。
（ヘ）実施例 この考案のアッテネータ回路の実施例を第１図の回路図
に基づき説明する。
に基づき説明する。
図中、１はFET,2はFET1の負荷である同調回路、2aは同
調回路２の１次コイル、2bは同調回路２の２次コイル、
３はFET1と同調回路２とで増幅回路を形成するためのバ
イパスコンデンサ、４はFET1を所定の動作点に設定する
ための抵抗器、５はPINダイオード、６はPINダイオード
５のインピーダンスを制御するための制御端子、７はPI
Nダイオード５に所定の電圧を加えるための抵抗器、８
はバイパスコンデンサ、９は同調回路２で得られた信号
を後段に導くためのコンデンサである。
調回路２の１次コイル、2bは同調回路２の２次コイル、
３はFET1と同調回路２とで増幅回路を形成するためのバ
イパスコンデンサ、４はFET1を所定の動作点に設定する
ための抵抗器、５はPINダイオード、６はPINダイオード
５のインピーダンスを制御するための制御端子、７はPI
Nダイオード５に所定の電圧を加えるための抵抗器、８
はバイパスコンデンサ、９は同調回路２で得られた信号
を後段に導くためのコンデンサである。
そして、制御端子６とPINダイオード５のアノードとは
抵抗器７を介して接続されていて、PINダイオード５の
カソードと２次コイル2bの一方の端子とは直接接続され
ている。更に、２次コイル2bの他方の端子はアース回路
に、また、抵抗器７とPINダイオード５のアノードとの
接続線路Ｊとアース回路とはバイパスコンデンサ８を介
して接続している。
抵抗器７を介して接続されていて、PINダイオード５の
カソードと２次コイル2bの一方の端子とは直接接続され
ている。更に、２次コイル2bの他方の端子はアース回路
に、また、抵抗器７とPINダイオード５のアノードとの
接続線路Ｊとアース回路とはバイパスコンデンサ８を介
して接続している。
このように構成されたアッテネータ回路において、同調
回路２の２次側から１次側を見た時のインピーダンス
を、PINダイオード５に電流を流さない時のPINダイオー
ド５のインピーダンスより十分低く、かつ、定格電流を
流した時のインピーダンスより十分高くなるように設定
すると、制御端子６に電圧を印加しない時は、アッテネ
ータ回路における利得の損失はほとんど無く、また、制
御端子６に電圧を加えた時は、同調回路の１次側そのも
ののインピーダンスは一定だが、２次側のインピーダン
スが低くなり、結果的に１次側をシャントすることにな
って、−20〜−30dBのアッテネート量を得ることができ
る。このようにアッテネーションを得るためには、制御
端子６に電圧を加えれば良く、この電圧を加えることに
より、アッテネート量を任意に調整できる。
回路２の２次側から１次側を見た時のインピーダンス
を、PINダイオード５に電流を流さない時のPINダイオー
ド５のインピーダンスより十分低く、かつ、定格電流を
流した時のインピーダンスより十分高くなるように設定
すると、制御端子６に電圧を印加しない時は、アッテネ
ータ回路における利得の損失はほとんど無く、また、制
御端子６に電圧を加えた時は、同調回路の１次側そのも
ののインピーダンスは一定だが、２次側のインピーダン
スが低くなり、結果的に１次側をシャントすることにな
って、−20〜−30dBのアッテネート量を得ることができ
る。このようにアッテネーションを得るためには、制御
端子６に電圧を加えれば良く、この電圧を加えることに
より、アッテネート量を任意に調整できる。
この実施例ではFETを用いてアッテネート回路を形成す
るようにしたが信号源インピーダンスが高ければ他の素
子でもよい。また、信号源インピーダンスが高ければ、
受動回路にも適用することができる。
るようにしたが信号源インピーダンスが高ければ他の素
子でもよい。また、信号源インピーダンスが高ければ、
受動回路にも適用することができる。
（ト）考案の効果 この考案によるアッテネータ回路によれば、上述のよう
に構成したので、少ない同調コイルで、また同調回路が
他の回路素子の影響を受けず、更に信号源インピーダン
スの高い回路においても、利得を直流電圧で制御するこ
とができる。
に構成したので、少ない同調コイルで、また同調回路が
他の回路素子の影響を受けず、更に信号源インピーダン
スの高い回路においても、利得を直流電圧で制御するこ
とができる。
しかも、構造が簡単であって、またプリント基板のパタ
ーンにおけるアイソレーションも不要となり、安価に構
成することができるため実施も容易である等の優れた特
長を有している。
ーンにおけるアイソレーションも不要となり、安価に構
成することができるため実施も容易である等の優れた特
長を有している。
第１図はこの考案に係るアッテネータ回路の実施例であ
る回路図である。第２図及び第３図は従来の実施例を示
す回路図である。 主な符号の説明 1:FET 2:同調回路 2a:1次コイル 2b:2次コイル 5:PINダイオード 6:制御端子
る回路図である。第２図及び第３図は従来の実施例を示
す回路図である。 主な符号の説明 1:FET 2:同調回路 2a:1次コイル 2b:2次コイル 5:PINダイオード 6:制御端子
Claims (1)
- 【請求項１】高周波増幅回路と、該高周波増幅回路の出
力に接続されると共に非増幅信号経路に設けられた同調
回路の１次コイルと、該１次コイルと相互インダクタン
スにより結合する２次コイルと、該２次コイルに一端が
接続されたアッテネータ素子となるPINダイオードと、
該PINダイオードの他端に接続されると共に制御電圧を
印加する制御電圧印加回路とを備え、前記２次コイル側
から前記１次コイル側を見たインピーダンスが、該制御
電圧印加回路に電圧を印加しない時には電流を流さない
時の前記PINダイオードのインピーダンスよりも小さく
且つ前記PINダイオードに所定電流を流した時には前記P
INダイオードのインピーダンスよりも大きくなるように
構成したことを特徴とするアッテネータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988088749U JPH0720970Y2 (ja) | 1988-07-04 | 1988-07-04 | アッテネータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988088749U JPH0720970Y2 (ja) | 1988-07-04 | 1988-07-04 | アッテネータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210618U JPH0210618U (ja) | 1990-01-23 |
| JPH0720970Y2 true JPH0720970Y2 (ja) | 1995-05-15 |
Family
ID=31313309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988088749U Expired - Lifetime JPH0720970Y2 (ja) | 1988-07-04 | 1988-07-04 | アッテネータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720970Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2533355C3 (de) * | 1975-07-25 | 1985-12-05 | Texas Instruments Deutschland Gmbh, 8050 Freising | Regelbarer Verstärker für HF-Eingangsstufen |
| JPS5242352A (en) * | 1975-09-30 | 1977-04-01 | Toshiba Corp | Arc detection control circuit |
-
1988
- 1988-07-04 JP JP1988088749U patent/JPH0720970Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210618U (ja) | 1990-01-23 |
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