JPH07210583A - 回路規則検証装置及び回路規則検証方法 - Google Patents
回路規則検証装置及び回路規則検証方法Info
- Publication number
- JPH07210583A JPH07210583A JP6002873A JP287394A JPH07210583A JP H07210583 A JPH07210583 A JP H07210583A JP 6002873 A JP6002873 A JP 6002873A JP 287394 A JP287394 A JP 287394A JP H07210583 A JPH07210583 A JP H07210583A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- terminal
- circuit
- block library
- bidirectional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 19
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 38
- 238000013461 design Methods 0.000 claims abstract description 16
- 238000000605 extraction Methods 0.000 claims description 18
- 238000012795 verification Methods 0.000 claims description 14
- 238000012360 testing method Methods 0.000 abstract description 14
- 239000000284 extract Substances 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract 1
- 238000012545 processing Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- YSGQGNQWBLYHPE-CFUSNLFHSA-N (7r,8r,9s,10r,13s,14s,17s)-17-hydroxy-7,13-dimethyl-2,6,7,8,9,10,11,12,14,15,16,17-dodecahydro-1h-cyclopenta[a]phenanthren-3-one Chemical compound C1C[C@]2(C)[C@@H](O)CC[C@H]2[C@@H]2[C@H](C)CC3=CC(=O)CC[C@@H]3[C@H]21 YSGQGNQWBLYHPE-CFUSNLFHSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 テストデータ不良を起こす危険がないかを回
路設計直後に検証して設計ミスや問題を早期に改善し、
高品質かつ高効率とする。 【構成】 抽出手段３はネットリスト１からプリミティ
ブブロックを抽出する。スキャンレジスタ判断手段５は
ブロックライブラリ２を参照し、抽出されたプリミティ
ブブロックがスキャンレジスタ回路かどうかを判断す
る。トレース手段６はスキャンレジスタ回路のスキャン
イン端子及びスキャンアウト端子の接続先を夫々トレー
スする。外部端子判断手段７はブロックライブラリ２を
参照し、スキャンイン端子及びスキャンアウト端子のト
レース先が外部端子かどうかを判断する。双方向端子判
断手段８は外部端子が双方向端子かどうかを判断する。
制御情報ファイル作成手段９は双方向端子についてのメ
ッセージを作成して制御情報ファイル１０に出力する。
路設計直後に検証して設計ミスや問題を早期に改善し、
高品質かつ高効率とする。 【構成】 抽出手段３はネットリスト１からプリミティ
ブブロックを抽出する。スキャンレジスタ判断手段５は
ブロックライブラリ２を参照し、抽出されたプリミティ
ブブロックがスキャンレジスタ回路かどうかを判断す
る。トレース手段６はスキャンレジスタ回路のスキャン
イン端子及びスキャンアウト端子の接続先を夫々トレー
スする。外部端子判断手段７はブロックライブラリ２を
参照し、スキャンイン端子及びスキャンアウト端子のト
レース先が外部端子かどうかを判断する。双方向端子判
断手段８は外部端子が双方向端子かどうかを判断する。
制御情報ファイル作成手段９は双方向端子についてのメ
ッセージを作成して制御情報ファイル１０に出力する。
Description
【０００１】
【産業上の利用分野】本発明は回路規則検証装置及び回
路規則検証方法に関し、特にスキャンパスを用いて論理
設計を行う場合の回路規則検証手法に関する。
路規則検証方法に関し、特にスキャンパスを用いて論理
設計を行う場合の回路規則検証手法に関する。
【０００２】
【従来の技術】一般に、情報処理機器に使用されている
ＬＳＩ（大規模集積回路）においては、過去の入力を保
持するためにレジスタ（フリップフロップ）回路を使用
している。
ＬＳＩ（大規模集積回路）においては、過去の入力を保
持するためにレジスタ（フリップフロップ）回路を使用
している。
【０００３】しかしながら、近年のＬＳＩではピン数よ
りも集積度が急激に上昇し、回路規模が大きくなった
り、論理深度が深くなっているため、その動作をチェッ
クするのに膨大な長さのテストパターンが必要となり、
テストパターンの作成が設計者の大きな負担となってい
る。
りも集積度が急激に上昇し、回路規模が大きくなった
り、論理深度が深くなっているため、その動作をチェッ
クするのに膨大な長さのテストパターンが必要となり、
テストパターンの作成が設計者の大きな負担となってい
る。
【０００４】また、テストパターンが長いと、回路全体
の動作を完全にチェックすることができず、故障検出率
が上がらないという問題がある。ここで、故障検出率と
は作成したテストパターンで、信号線の値が“０”また
は“１”に固定されてしまう故障をどの程度発見できる
かを示す値である。
の動作を完全にチェックすることができず、故障検出率
が上がらないという問題がある。ここで、故障検出率と
は作成したテストパターンで、信号線の値が“０”また
は“１”に固定されてしまう故障をどの程度発見できる
かを示す値である。
【０００５】この問題を打開するために、ＬＳＩ回路内
に通常回路とは別にレジスタ（フリップフロップ）回路
をシリアルに接続したパス（スキャンパス）が設けられ
ている。これによって、全てのレジスタ回路を一つのシ
フトレジスタとみなすことができる。
に通常回路とは別にレジスタ（フリップフロップ）回路
をシリアルに接続したパス（スキャンパス）が設けられ
ている。これによって、全てのレジスタ回路を一つのシ
フトレジスタとみなすことができる。
【０００６】各レジスタ回路の入力部分にセレクタを追
加し、シフトモード時にはシフト動作を利用し、セレク
タを介して回路内部に値を直接設定したり、あるいはレ
ジスタ回路内部の値を直接観測したりできるような方法
がとられている。したがって、パス内のレジスタ回路を
外部端子と同様とみなすことができ、故障検出率を向上
させることができる。
加し、シフトモード時にはシフト動作を利用し、セレク
タを介して回路内部に値を直接設定したり、あるいはレ
ジスタ回路内部の値を直接観測したりできるような方法
がとられている。したがって、パス内のレジスタ回路を
外部端子と同様とみなすことができ、故障検出率を向上
させることができる。
【０００７】スキャンパスの入った回路の簡略例を図４
に示す。図４において、２１−１〜２１−ｎは通常の入
力端子（Ｉ００〜Ｉｘｘ）で、２２はスキャン入力端子
（ＳＩＮ）で、２３−１〜２３−ｎ，２４は入力バッフ
ァ（ＩＮＢＵＦ ＩＮ０〜ＩＮＢＵＦ ＩＮＸ，ＩＮＢ
ＵＦ ＩＮＳ）である。
に示す。図４において、２１−１〜２１−ｎは通常の入
力端子（Ｉ００〜Ｉｘｘ）で、２２はスキャン入力端子
（ＳＩＮ）で、２３−１〜２３−ｎ，２４は入力バッフ
ァ（ＩＮＢＵＦ ＩＮ０〜ＩＮＢＵＦ ＩＮＸ，ＩＮＢ
ＵＦ ＩＮＳ）である。
【０００８】２５，２９は組合せ回路で、２６〜２８は
順序回路である。この順序回路２６〜２８は記憶回路を
含むもので、その出力は過去の入力の状態を受け、その
時点及び過去の入力の状態によって出力が決まるもので
ある。この場合にはフリップフロップ回路である。
順序回路である。この順序回路２６〜２８は記憶回路を
含むもので、その出力は過去の入力の状態を受け、その
時点及び過去の入力の状態によって出力が決まるもので
ある。この場合にはフリップフロップ回路である。
【０００９】３０，３１−１〜３１−ｎは出力バッファ
（ＯＵＴＢＵＦ ＯＴ０〜ＯＵＴＢＵＦ ＯＴＸ，ＯＵ
ＴＢＵＦ ＯＴＳ）で、３２はスキャン出力端子（ＳＯ
Ｔ）で、３３−１〜３３−ｎは出力端子（Ｏ００〜Ｏｘ
ｘ）である。
（ＯＵＴＢＵＦ ＯＴ０〜ＯＵＴＢＵＦ ＯＴＸ，ＯＵ
ＴＢＵＦ ＯＴＳ）で、３２はスキャン出力端子（ＳＯ
Ｔ）で、３３−１〜３３−ｎは出力端子（Ｏ００〜Ｏｘ
ｘ）である。
【００１０】この図４においては、スキャン入力端子２
２から入力バッファ２４、順序回路２６〜２８、出力バ
ッファ３０を経由し、出力端子３２に出力されるパスが
スキャンパスである。
２から入力バッファ２４、順序回路２６〜２８、出力バ
ッファ３０を経由し、出力端子３２に出力されるパスが
スキャンパスである。
【００１１】この場合、スキャンモードと通常モードと
の切替入力ＳＭＣで順序回路２６〜２８にスキャンモー
ドが指示され、順序回路２６〜２８にスキャン用クロッ
クＳＣＫが入力されると、上記のスキャンパスがシフト
レジスタとして動作する。
の切替入力ＳＭＣで順序回路２６〜２８にスキャンモー
ドが指示され、順序回路２６〜２８にスキャン用クロッ
クＳＣＫが入力されると、上記のスキャンパスがシフト
レジスタとして動作する。
【００１２】尚、ＩＮＳＩＮ，ＩＮＡＡ，ＩＮＢＢ，Ｉ
ＮＣＣ，ＯＵＴＡＡ，ＯＵＴＢＢ，ＯＵＴＣＣは夫々信
号名を表し、Ｈ０１，Ｈ０２，Ｎ０１はプリミティブブ
ロックの端子名を表している。
ＮＣＣ，ＯＵＴＡＡ，ＯＵＴＢＢ，ＯＵＴＣＣは夫々信
号名を表し、Ｈ０１，Ｈ０２，Ｎ０１はプリミティブブ
ロックの端子名を表している。
【００１３】上述した如く、ＬＳＩ回路の集積度が急激
に上昇してくると、テストパターンだけでなく論理回路
を作成するにも設計者の負担が大きくなっており、現在
ではスキャン回路を自動生成する方法も提案されてい
る。
に上昇してくると、テストパターンだけでなく論理回路
を作成するにも設計者の負担が大きくなっており、現在
ではスキャン回路を自動生成する方法も提案されてい
る。
【００１４】このスキャン回路の自動生成する方法につ
いては、特開平２−２９８８７７号公報に詳述されてい
る。また、スキャン回路の自動生成及びその検証方法に
ついては、特開平４−２７６５６９号公報や特開平４−
２７８６７４号公報等に詳述されている。
いては、特開平２−２９８８７７号公報に詳述されてい
る。また、スキャン回路の自動生成及びその検証方法に
ついては、特開平４−２７６５６９号公報や特開平４−
２７８６７４号公報等に詳述されている。
【００１５】
【発明が解決しようとする課題】上述した従来のスキャ
ンパスを用いた論理設計では、設計した論理回路をチェ
ックする場合にテストパターンを作成し、そのテストパ
ターンに基づいてシミュレーションを実行し、シミュレ
ーションの結果と期待値との比較を目視で行っている。
ンパスを用いた論理設計では、設計した論理回路をチェ
ックする場合にテストパターンを作成し、そのテストパ
ターンに基づいてシミュレーションを実行し、シミュレ
ーションの結果と期待値との比較を目視で行っている。
【００１６】そのため、設計した論理回路をチェックす
るための工数が多大になるという欠点がある。特に、外
部端子として双方向端子を含む場合にはその双方向端子
が入力側及び出力側のどちらに使用するのか分からない
ことが多く、テストデータ不良を起こす危険がある。
るための工数が多大になるという欠点がある。特に、外
部端子として双方向端子を含む場合にはその双方向端子
が入力側及び出力側のどちらに使用するのか分からない
ことが多く、テストデータ不良を起こす危険がある。
【００１７】そこで、本発明の目的は上記の欠点を解消
し、テストデータ不良を起こす危険がないかを回路設計
直後に検証して設計ミスや問題を早期に改善することが
でき、高品質かつ高効率な回路規則検証装置及び回路規
則検証方法を提供することにある。
し、テストデータ不良を起こす危険がないかを回路設計
直後に検証して設計ミスや問題を早期に改善することが
でき、高品質かつ高効率な回路規則検証装置及び回路規
則検証方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明による回路規則検
証装置は、スキャン回路を有する集積回路の配線情報を
格納するネットリストと、前記集積回路を構成する最小
単位の回路素子各々の入出力情報を格納するブロックラ
イブラリと、前記ネットリスト及び前記ブロックライブ
ラリから前記スキャン回路を構成するスキャン回路素子
を抽出する抽出手段と、前記抽出手段で抽出されたスキ
ャン回路素子のスキャンイン端子及びスキャンアウト端
子各々の接続先を検索する検索手段と、前記ブロックラ
イブラリを参照して前記検索手段で検索された最終的な
接続先が双方向端子か否かを判断する判断手段と、前記
判断手段で前記双方向端子と判断された端子がスキャン
イン端子及びスキャンアウト端子のいずれに接続される
かを示す情報を当該端子に対応付けて記憶する記憶手段
とを備えている。
証装置は、スキャン回路を有する集積回路の配線情報を
格納するネットリストと、前記集積回路を構成する最小
単位の回路素子各々の入出力情報を格納するブロックラ
イブラリと、前記ネットリスト及び前記ブロックライブ
ラリから前記スキャン回路を構成するスキャン回路素子
を抽出する抽出手段と、前記抽出手段で抽出されたスキ
ャン回路素子のスキャンイン端子及びスキャンアウト端
子各々の接続先を検索する検索手段と、前記ブロックラ
イブラリを参照して前記検索手段で検索された最終的な
接続先が双方向端子か否かを判断する判断手段と、前記
判断手段で前記双方向端子と判断された端子がスキャン
イン端子及びスキャンアウト端子のいずれに接続される
かを示す情報を当該端子に対応付けて記憶する記憶手段
とを備えている。
【００１９】本発明による回路規則検証方法は、スキャ
ン回路を有する集積回路の配線情報を格納するネットリ
ストと、前記集積回路を構成する最小単位の回路素子各
々の入出力情報を格納するブロックライブラリとを備え
た設計システムの回路規則検証方法であって、前記ネッ
トリスト及び前記ブロックライブラリから前記スキャン
回路を構成するスキャン回路素子を抽出する第１のステ
ップと、前記第１のステップで抽出されたスキャン回路
素子のスキャンイン端子及びスキャンアウト端子各々の
接続先を検索する第２のステップと、前記ブロックライ
ブラリを参照して前記第２のステップで検索された最終
的な接続先が双方向端子か否かを判断する第３のステッ
プと、前記第３のステップで前記双方向端子と判断され
た端子がスキャンイン端子及びスキャンアウト端子のい
ずれに接続されるかを示す情報を当該端子に対応付けて
情報ファイルに記憶する第４のステップとからなる。
ン回路を有する集積回路の配線情報を格納するネットリ
ストと、前記集積回路を構成する最小単位の回路素子各
々の入出力情報を格納するブロックライブラリとを備え
た設計システムの回路規則検証方法であって、前記ネッ
トリスト及び前記ブロックライブラリから前記スキャン
回路を構成するスキャン回路素子を抽出する第１のステ
ップと、前記第１のステップで抽出されたスキャン回路
素子のスキャンイン端子及びスキャンアウト端子各々の
接続先を検索する第２のステップと、前記ブロックライ
ブラリを参照して前記第２のステップで検索された最終
的な接続先が双方向端子か否かを判断する第３のステッ
プと、前記第３のステップで前記双方向端子と判断され
た端子がスキャンイン端子及びスキャンアウト端子のい
ずれに接続されるかを示す情報を当該端子に対応付けて
情報ファイルに記憶する第４のステップとからなる。
【００２０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ネットリスト１には設計者
が設計した集積回路（図示せず）の配線情報が格納され
ており、ブロックライブラリ２にはその集積回路のプリ
ミティブブロック（最小単位の回路素子）各々の入出力
情報が格納されている。
ック図である。図において、ネットリスト１には設計者
が設計した集積回路（図示せず）の配線情報が格納され
ており、ブロックライブラリ２にはその集積回路のプリ
ミティブブロック（最小単位の回路素子）各々の入出力
情報が格納されている。
【００２２】抽出手段３は回路規則検証処理が開始され
ると、ネットリスト１からその配線に使用しているプリ
ミティブブロックを抽出する（図１ステップ１１）。
ると、ネットリスト１からその配線に使用しているプリ
ミティブブロックを抽出する（図１ステップ１１）。
【００２３】抽出判断手段４は抽出手段３がネットリス
ト１からプリミティブブロックを全て抽出できたかを判
断する（図１ステップ１２）。抽出判断手段４はプリミ
ティブブロックが全て抽出されたと判断すると、回路規
則検証処理を終了する。
ト１からプリミティブブロックを全て抽出できたかを判
断する（図１ステップ１２）。抽出判断手段４はプリミ
ティブブロックが全て抽出されたと判断すると、回路規
則検証処理を終了する。
【００２４】スキャンレジスタ判断手段５はブロックラ
イブラリ２を参照し、抽出手段３で抽出されたプリミテ
ィブブロックがスキャンレジスタ（フリップフロップ）
回路であるかどうかを判断する（図１ステップ１３）。
スキャンレジスタ判断手段５はそのプリミティブブロッ
クがスキャンレジスタ回路でないと判断すると、処理を
抽出手段３に戻す。
イブラリ２を参照し、抽出手段３で抽出されたプリミテ
ィブブロックがスキャンレジスタ（フリップフロップ）
回路であるかどうかを判断する（図１ステップ１３）。
スキャンレジスタ判断手段５はそのプリミティブブロッ
クがスキャンレジスタ回路でないと判断すると、処理を
抽出手段３に戻す。
【００２５】トレース手段６はスキャンレジスタ判断手
段５が抽出手段３で抽出されたプリミティブブロックを
スキャンレジスタ回路と判断すると、そのスキャンレジ
スタ回路のスキャンイン端子及びスキャンアウト端子の
接続先を夫々トレースする（図１ステップ１４）。
段５が抽出手段３で抽出されたプリミティブブロックを
スキャンレジスタ回路と判断すると、そのスキャンレジ
スタ回路のスキャンイン端子及びスキャンアウト端子の
接続先を夫々トレースする（図１ステップ１４）。
【００２６】外部端子判断手段７はブロックライブラリ
２を参照し、トレース手段６によるスキャンイン端子及
びスキャンアウト端子のトレース先が外部端子かどうか
を判断する（図１ステップ１５）。
２を参照し、トレース手段６によるスキャンイン端子及
びスキャンアウト端子のトレース先が外部端子かどうか
を判断する（図１ステップ１５）。
【００２７】外部端子判断手段７はスキャンイン端子及
びスキャンアウト端子のトレース先が外部端子でなけれ
ば、処理をトレース手段６に戻してさらにその先の接続
先をトレースする。トレース手段６及び外部端子判断手
段７各々の処理は外部端子がみつかるまで繰返し行われ
る（図１ステップ１４，１５）。
びスキャンアウト端子のトレース先が外部端子でなけれ
ば、処理をトレース手段６に戻してさらにその先の接続
先をトレースする。トレース手段６及び外部端子判断手
段７各々の処理は外部端子がみつかるまで繰返し行われ
る（図１ステップ１４，１５）。
【００２８】双方向端子判断手段８は外部端子判断手段
７がトレース手段６でトレースされた接続先を外部端子
と判断すると、ブロックライブラリ２を参照し、その外
部端子が双方向端子かどうかを判断する（図１ステップ
１６）。
７がトレース手段６でトレースされた接続先を外部端子
と判断すると、ブロックライブラリ２を参照し、その外
部端子が双方向端子かどうかを判断する（図１ステップ
１６）。
【００２９】双方向端子判断手段８は外部端子判断手段
７で外部端子と判断されたトレース手段６によるトレー
ス先が双方向端子ではないと判断すると、処理を抽出手
段３に戻す。
７で外部端子と判断されたトレース手段６によるトレー
ス先が双方向端子ではないと判断すると、処理を抽出手
段３に戻す。
【００３０】制御情報ファイル作成手段９は双方向端子
判断手段８で双方向端子と判断されたトレース手段６に
よるトレース先についてのメッセージを作成して制御情
報ファイル１０に出力する。
判断手段８で双方向端子と判断されたトレース手段６に
よるトレース先についてのメッセージを作成して制御情
報ファイル１０に出力する。
【００３１】すなわち、トレース手段６によるトレース
先がスキャンイン端子からトレースされた接続先の場
合、制御情報ファイル作成手段９は双方向端子を入力側
固定とするメッセージを作成して制御情報ファイル１０
に格納する。
先がスキャンイン端子からトレースされた接続先の場
合、制御情報ファイル作成手段９は双方向端子を入力側
固定とするメッセージを作成して制御情報ファイル１０
に格納する。
【００３２】また、トレース手段６によるトレース先が
スキャンアウト端子からトレースされた接続先の場合、
制御情報ファイル作成手段９は双方向端子を出力側固定
とするメッセージを作成して制御情報ファイル１０に格
納する。
スキャンアウト端子からトレースされた接続先の場合、
制御情報ファイル作成手段９は双方向端子を出力側固定
とするメッセージを作成して制御情報ファイル１０に格
納する。
【００３３】制御情報ファイル作成手段９によって作成
された双方向端子のメッセージが制御情報ファイル１０
に格納されると、処理が抽出手段３に戻って上記の処理
が再度行われる。上記の処理は抽出判断手段４がプリミ
ティブブロックを全て抽出できたと判断するまで繰返し
行われる。
された双方向端子のメッセージが制御情報ファイル１０
に格納されると、処理が抽出手段３に戻って上記の処理
が再度行われる。上記の処理は抽出判断手段４がプリミ
ティブブロックを全て抽出できたと判断するまで繰返し
行われる。
【００３４】図２及び図３は図１のネットリスト１の構
成例を示す図である。これらの図においては、ＥＩＡの
奨励規格となっているネットリストであるＥＤＩＦ（Ｅ
ｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａ
ｎｇｅ Ｆｏｒｍａｔ）を示している。
成例を示す図である。これらの図においては、ＥＩＡの
奨励規格となっているネットリストであるＥＤＩＦ（Ｅ
ｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａ
ｎｇｅ Ｆｏｒｍａｔ）を示している。
【００３５】尚、ＥＤＩＦについては、「Ｅｌｅｃｔｒ
ｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａｎｇｅ Ｆ
ｏｒｍａｔ Ｖｅｒｓｉｏｎ ２００ Ｒｅｃｏｍｍｅ
ｎｄｅｄ Ｓｔａｎｄａｒｄ ＥＩＡ−５４８」（ＥＬ
ＥＣＴＲＯＮＩＣ ＩＮＤＵＳＴＲＩＥＳ ＡＳＳＯＣ
ＩＡＴＩＯＮ ＥＮＧＩＮＥＥＲＩＮＧ ＤＥＰＡＲＴ
ＭＥＮＴ，１９８８．３．１４，ＡＮＳＩ／ＥＩＡ−５
４８−１９８８）に詳述されている。
ｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａｎｇｅ Ｆ
ｏｒｍａｔ Ｖｅｒｓｉｏｎ ２００ Ｒｅｃｏｍｍｅ
ｎｄｅｄ Ｓｔａｎｄａｒｄ ＥＩＡ−５４８」（ＥＬ
ＥＣＴＲＯＮＩＣ ＩＮＤＵＳＴＲＩＥＳ ＡＳＳＯＣ
ＩＡＴＩＯＮ ＥＮＧＩＮＥＥＲＩＮＧ ＤＥＰＡＲＴ
ＭＥＮＴ，１９８８．３．１４，ＡＮＳＩ／ＥＩＡ−５
４８−１９８８）に詳述されている。
【００３６】以下、図１〜図３を用いて本発明の一実施
例について具体的に説明する。まず、図４に示す従来の
回路構成内で使用されているプリミティブブロックを抽
出するために、抽出手段３はＥＤＩＦ中のプリミティブ
ブロックの定義を行っている図２に示す記述文を検索す
る。
例について具体的に説明する。まず、図４に示す従来の
回路構成内で使用されているプリミティブブロックを抽
出するために、抽出手段３はＥＤＩＦ中のプリミティブ
ブロックの定義を行っている図２に示す記述文を検索す
る。
【００３７】抽出手段３はこの記述文を検索し、“ｃｅ
ｌｌ”文から“ＩＮＢＵＦ”というプリミティブブロッ
ク名を得る。抽出判断手段４は上記の記述文中に更に
“ｃｅｌｌ”文があるので、プリミティブブロックを全
て抽出していないと判断する。
ｌｌ”文から“ＩＮＢＵＦ”というプリミティブブロッ
ク名を得る。抽出判断手段４は上記の記述文中に更に
“ｃｅｌｌ”文があるので、プリミティブブロックを全
て抽出していないと判断する。
【００３８】スキャンレジスタ判断手段５はブロックラ
イブラリ２を参照し、“ＩＮＢＵＦ”というプリミティ
ブブロックがスキャンレジスタ回路でないと判断するの
で、処理を抽出手段３に戻して次のプリミティブブロッ
ク名を検索する。
イブラリ２を参照し、“ＩＮＢＵＦ”というプリミティ
ブブロックがスキャンレジスタ回路でないと判断するの
で、処理を抽出手段３に戻して次のプリミティブブロッ
ク名を検索する。
【００３９】抽出手段３は上記の記述文を更に検索し、
“ｃｅｌｌ”文から次の“ＲＥＧ”というプリミティブ
ブロック名を得る。抽出判断手段４は上記の記述文中に
更に“ｃｅｌｌ”文があるので、プリミティブブロック
を全て抽出していないと判断する。
“ｃｅｌｌ”文から次の“ＲＥＧ”というプリミティブ
ブロック名を得る。抽出判断手段４は上記の記述文中に
更に“ｃｅｌｌ”文があるので、プリミティブブロック
を全て抽出していないと判断する。
【００４０】スキャンレジスタ判断手段５はブロックラ
イブラリ２を参照し、“ＲＥＧ”というプリミティブブ
ロックがスキャンレジスタ回路であると判断する。
イブラリ２を参照し、“ＲＥＧ”というプリミティブブ
ロックがスキャンレジスタ回路であると判断する。
【００４１】トレース手段６はスキャンレジスタ判断手
段５がスキャンレジスタ回路と判断したプリミティブブ
ロックのスキャンイン端子及びスキャンアウト端子の接
続先を夫々トレースするために、図３に示す記述文を検
索する。この記述文にはＥＤＩＦ中のプリミティブブロ
ックとインスタント名との対応をとっている記述と、ネ
ットの接続情報の記述とがある。
段５がスキャンレジスタ回路と判断したプリミティブブ
ロックのスキャンイン端子及びスキャンアウト端子の接
続先を夫々トレースするために、図３に示す記述文を検
索する。この記述文にはＥＤＩＦ中のプリミティブブロ
ックとインスタント名との対応をとっている記述と、ネ
ットの接続情報の記述とがある。
【００４２】トレース手段６はその記述文中の“ｉｎｓ
ｔａｎｃｅ”文から“ＦＦ１”というスキャンレジスタ
回路を検索し、“ｎｅｔ”文から“ＦＦ１”のスキャン
イン端子から前段のプリミティブブロックまでのトレー
ス及び“ＦＦ１”のスキャンアウト端子から次段のプリ
ミティブブロックまでのトレースを行う。
ｔａｎｃｅ”文から“ＦＦ１”というスキャンレジスタ
回路を検索し、“ｎｅｔ”文から“ＦＦ１”のスキャン
イン端子から前段のプリミティブブロックまでのトレー
ス及び“ＦＦ１”のスキャンアウト端子から次段のプリ
ミティブブロックまでのトレースを行う。
【００４３】外部端子判断手段７はトレース先のプリミ
ティブブロックをＥＤＩＦの“ｐｏｒｔ”文及び“ｉｎ
ｓｔａｎｃｅ”文から認識し、ブロックライブラリ２を
参照してトレース先が外部端子かどうかを判断する。
ティブブロックをＥＤＩＦの“ｐｏｒｔ”文及び“ｉｎ
ｓｔａｎｃｅ”文から認識し、ブロックライブラリ２を
参照してトレース先が外部端子かどうかを判断する。
【００４４】外部端子判断手段７はトレース先が外部端
子でないと判断すると、処理をトレース手段６に戻して
さらにその先の接続先をトレースし、その処理を外部端
子がみつかるまで繰返し行う。
子でないと判断すると、処理をトレース手段６に戻して
さらにその先の接続先をトレースし、その処理を外部端
子がみつかるまで繰返し行う。
【００４５】双方向端子判断手段８は外部端子判断手段
７がトレース先を外部端子と判断すると、ブロックライ
ブラリ２を参照し、その外部端子が双方向端子かどうか
を判断する。
７がトレース先を外部端子と判断すると、ブロックライ
ブラリ２を参照し、その外部端子が双方向端子かどうか
を判断する。
【００４６】双方向端子判断手段８は外部端子が双方向
端子ではないと判断すると、処理を抽出手段３に戻し、
ＥＤＩＦ中の“ｃｅｌｌ”文から次のプリミティブブロ
ックを検索する。
端子ではないと判断すると、処理を抽出手段３に戻し、
ＥＤＩＦ中の“ｃｅｌｌ”文から次のプリミティブブロ
ックを検索する。
【００４７】制御情報ファイル作成手段９は双方向端子
判断手段８が双方向端子であると判断すると、スキャン
イン端子からのトレースであれば、双方向端子を入力固
定にしておくべきであるというメッセージを作成して制
御情報ファイル１０に格納する。
判断手段８が双方向端子であると判断すると、スキャン
イン端子からのトレースであれば、双方向端子を入力固
定にしておくべきであるというメッセージを作成して制
御情報ファイル１０に格納する。
【００４８】また、制御情報ファイル作成手段９はスキ
ャンアウト端子からのトレースであれば、双方向端子を
出力固定にしておくべきであるというメッセージを作成
して制御情報ファイル１０に格納する。
ャンアウト端子からのトレースであれば、双方向端子を
出力固定にしておくべきであるというメッセージを作成
して制御情報ファイル１０に格納する。
【００４９】制御情報ファイル作成手段９によって作成
された双方向端子のメッセージが制御情報ファイル１０
に格納されると、処理が抽出手段３に戻り、ＥＤＩＦ中
の“ｃｅｌｌ”文から次のプリミティブブロックが検索
される。
された双方向端子のメッセージが制御情報ファイル１０
に格納されると、処理が抽出手段３に戻り、ＥＤＩＦ中
の“ｃｅｌｌ”文から次のプリミティブブロックが検索
される。
【００５０】上記の処理が繰返し行われ、抽出判断手段
４がプリミティブブロックを全て抽出できたと判断する
と、処理を終了する。尚、上述した説明では一例として
ＥＤＩＦを用いたが、ＥＤＩＦに限ることなく、他のネ
ットリストでも同様の効果を得ることができる。
４がプリミティブブロックを全て抽出できたと判断する
と、処理を終了する。尚、上述した説明では一例として
ＥＤＩＦを用いたが、ＥＤＩＦに限ることなく、他のネ
ットリストでも同様の効果を得ることができる。
【００５１】このように、抽出手段３及びスキャンレジ
スタ判断手段５によってネットリスト１及びブロックラ
イブラリ２からスキャンレジスタ回路を抽出し、トレー
ス手段６によってそのスキャンレジスタ回路のスキャン
イン端子及びスキャンアウト端子各々の接続先をトレー
スして最終的な接続先である外部端子が双方向端子か否
かを外部端子判断手段７及び双方向端子判断手段８で判
断し、双方向端子と判断された端子がスキャンイン端子
及びスキャンアウト端子のいずれからのトレースかを示
す情報を制御情報ファイル作成手段９で当該端子に対応
付けて制御情報ファイル１０に格納することによって、
スキャン回路設計時の作り込みバグを早期に検証するこ
とができ、設計の後戻り工数を削減することができる。
スタ判断手段５によってネットリスト１及びブロックラ
イブラリ２からスキャンレジスタ回路を抽出し、トレー
ス手段６によってそのスキャンレジスタ回路のスキャン
イン端子及びスキャンアウト端子各々の接続先をトレー
スして最終的な接続先である外部端子が双方向端子か否
かを外部端子判断手段７及び双方向端子判断手段８で判
断し、双方向端子と判断された端子がスキャンイン端子
及びスキャンアウト端子のいずれからのトレースかを示
す情報を制御情報ファイル作成手段９で当該端子に対応
付けて制御情報ファイル１０に格納することによって、
スキャン回路設計時の作り込みバグを早期に検証するこ
とができ、設計の後戻り工数を削減することができる。
【００５２】また、致命的ではないが制御が必要な場合
に出力する制御情報ファイル１０によってテストパター
ンの品質を上げることができ、テストパターンの作成工
数の削減が期待できる。よって、テストデータ不良を起
こす危険がないかを回路設計直後に検証して設計ミスや
問題を早期に改善することができ、高品質かつ高効率と
することができる。
に出力する制御情報ファイル１０によってテストパター
ンの品質を上げることができ、テストパターンの作成工
数の削減が期待できる。よって、テストデータ不良を起
こす危険がないかを回路設計直後に検証して設計ミスや
問題を早期に改善することができ、高品質かつ高効率と
することができる。
【００５３】
【発明の効果】以上説明したように本発明によれば、ス
キャン回路を有する集積回路の配線情報を格納するネッ
トリスト及びその集積回路を構成する最小単位の回路素
子各々の入出力情報を格納するブロックライブラリから
スキャン回路を構成するスキャン回路素子を抽出し、抽
出したスキャン回路素子のスキャンイン端子及びスキャ
ンアウト端子各々の接続先を検索し、その検索された最
終的な接続先が双方向端子か否かをブロックライブラリ
を参照して判断し、双方向端子と判断された端子がスキ
ャンイン端子及びスキャンアウト端子のいずれに接続さ
れるかを示す情報を当該端子に対応付けて記憶すること
によって、テストデータ不良を起こす危険がないかを回
路設計直後に検証して設計ミスや問題を早期に改善する
ことができ、高品質かつ高効率にすることができるとい
う効果がある。
キャン回路を有する集積回路の配線情報を格納するネッ
トリスト及びその集積回路を構成する最小単位の回路素
子各々の入出力情報を格納するブロックライブラリから
スキャン回路を構成するスキャン回路素子を抽出し、抽
出したスキャン回路素子のスキャンイン端子及びスキャ
ンアウト端子各々の接続先を検索し、その検索された最
終的な接続先が双方向端子か否かをブロックライブラリ
を参照して判断し、双方向端子と判断された端子がスキ
ャンイン端子及びスキャンアウト端子のいずれに接続さ
れるかを示す情報を当該端子に対応付けて記憶すること
によって、テストデータ不良を起こす危険がないかを回
路設計直後に検証して設計ミスや問題を早期に改善する
ことができ、高品質かつ高効率にすることができるとい
う効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のネットリストの構成例を示す図である。
【図３】図１のネットリストの構成例を示す図である。
【図４】従来のスキャンパスを用いた回路例を示す図で
ある。
ある。
１ ネットリスト ２ ブロックライブラリ ３ 抽出手段 ４ 抽出判断手段 ５ スキャンレジスタ判断手段 ６ トレース手段 ７ 外部端子判断手段 ８ 双方向端子判断手段 ９ 制御情報ファイル作成手段 １０ 制御情報ファイル
Claims (6)
- 【請求項１】 スキャン回路を有する集積回路の配線情
報を格納するネットリストと、前記集積回路を構成する
最小単位の回路素子各々の入出力情報を格納するブロッ
クライブラリと、前記ネットリスト及び前記ブロックラ
イブラリから前記スキャン回路を構成するスキャン回路
素子を抽出する抽出手段と、前記抽出手段で抽出された
スキャン回路素子のスキャンイン端子及びスキャンアウ
ト端子各々の接続先を検索する検索手段と、前記ブロッ
クライブラリを参照して前記検索手段で検索された最終
的な接続先が双方向端子か否かを判断する判断手段と、
前記判断手段で前記双方向端子と判断された端子がスキ
ャンイン端子及びスキャンアウト端子のいずれに接続さ
れるかを示す情報を当該端子に対応付けて記憶する記憶
手段とを有することを特徴とする回路規則検証装置。 - 【請求項２】 前記抽出手段は、前記ネットリストから
前記回路素子を抽出する手段と、抽出された回路素子が
前記スキャン回路を構成するスキャン回路素子か否かを
前記ブロックライブラリを参照して判定する手段とを含
むことを特徴とする請求項１記載の回路規則検証装置。 - 【請求項３】 前記判断手段は、前記スキャン回路素子
のスキャンイン端子及びスキャンアウト端子各々の接続
先が外部端子か否かを前記ブロックライブラリを参照し
て判断する手段と、前記外部端子と判断された接続先が
双方向端子か否かを前記ブロックライブラリを参照して
判断する手段とを含むことを特徴とする請求項１または
請求項２記載の回路規則検証装置。 - 【請求項４】 スキャン回路を有する集積回路の配線情
報を格納するネットリストと、前記集積回路を構成する
最小単位の回路素子各々の入出力情報を格納するブロッ
クライブラリとを備えた設計システムの回路規則検証方
法であって、前記ネットリスト及び前記ブロックライブ
ラリから前記スキャン回路を構成するスキャン回路素子
を抽出する第１のステップと、前記第１のステップで抽
出されたスキャン回路素子のスキャンイン端子及びスキ
ャンアウト端子各々の接続先を検索する第２のステップ
と、前記ブロックライブラリを参照して前記第２のステ
ップで検索された最終的な接続先が双方向端子か否かを
判断する第３のステップと、前記第３のステップで前記
双方向端子と判断された端子がスキャンイン端子及びス
キャンアウト端子のいずれに接続されるかを示す情報を
当該端子に対応付けて情報ファイルに記憶する第４のス
テップとを有することを特徴とする回路規則検証方法。 - 【請求項５】 前記第１のステップは、前記ネットリス
トから前記回路素子を抽出するステップと、抽出された
回路素子が前記スキャン回路を構成するスキャン回路素
子か否かを前記ブロックライブラリを参照して判定する
ステップとを含むことを特徴とする請求項４記載の回路
規則検証方法。 - 【請求項６】 前記第３のステップは、前記スキャン回
路素子のスキャンイン端子及びスキャンアウト端子各々
の接続先が外部端子か否かを前記ブロックライブラリを
参照して判断するステップと、前記外部端子と判断され
た接続先が双方向端子か否かを前記ブロックライブラリ
を参照して判断するステップとを含むことを特徴とする
請求項４または請求項５記載の回路規則検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002873A JPH07210583A (ja) | 1994-01-17 | 1994-01-17 | 回路規則検証装置及び回路規則検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002873A JPH07210583A (ja) | 1994-01-17 | 1994-01-17 | 回路規則検証装置及び回路規則検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210583A true JPH07210583A (ja) | 1995-08-11 |
Family
ID=11541479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002873A Withdrawn JPH07210583A (ja) | 1994-01-17 | 1994-01-17 | 回路規則検証装置及び回路規則検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198754A (ja) * | 2006-01-23 | 2007-08-09 | Fujitsu Ltd | スキャンチェーン抽出プログラム、スキャンチェーン抽出方法及び試験装置 |
-
1994
- 1994-01-17 JP JP6002873A patent/JPH07210583A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198754A (ja) * | 2006-01-23 | 2007-08-09 | Fujitsu Ltd | スキャンチェーン抽出プログラム、スキャンチェーン抽出方法及び試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7308660B2 (en) | Calculation system of fault coverage and calculation method of the same | |
| EP1093619B1 (en) | System and method for identifying finite state machines and verifying circuit designs | |
| CN108829903B (zh) | 判定fpga冗余设计的代码与综合后电路一致性的方法和系统 | |
| KR100873885B1 (ko) | 설계 검증 장치, 설계 검증 방법 및 ｃａｄ 시스템 | |
| US6915494B2 (en) | Fault analyzing system, method for pursuing fault origin and information storage medium for storing computer program representative of the method | |
| JP2003141206A (ja) | Ｌｓｉテスト・データのタイミング検証方法およびｌｓｉテスト・データのタイミング検証プログラム | |
| JP3249040B2 (ja) | スキャンテスト装置 | |
| JPH07210583A (ja) | 回路規則検証装置及び回路規則検証方法 | |
| US7467362B2 (en) | Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method | |
| JP4899927B2 (ja) | テストパターン自動生成方法およびテストパターン自動生成プログラム | |
| JPH06265598A (ja) | テスト仕様生成方式 | |
| JP3112892B2 (ja) | スキャンテスト方法及びスキャンテスト装置 | |
| US20050210349A1 (en) | Scan test tools, models and/or methods | |
| JPWO2006025412A1 (ja) | 論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置 | |
| JPH10198717A (ja) | バウンダリスキャン対応集積回路の設計支援装置 | |
| Sun et al. | On the generation of diagnostic test set for intra-cell defects | |
| JP3171236B2 (ja) | 入力端子競合パターン検出システム | |
| JPH08180095A (ja) | 遅延故障シミュレーション方法、及び遅延故障解析装置 | |
| JP4180969B2 (ja) | プラントにおけるプラント構成設備の計装制御回路の隔離支援方法及び隔離支援システム | |
| JPH11142481A (ja) | 半導体集積回路検査点の解析方法，解析装置 | |
| JP2780685B2 (ja) | 順序回路の故障箇所推定方法 | |
| JPH11110430A (ja) | 論理シミュレーションにおける波形情報表示方式 | |
| CN120180991A (zh) | 一种标准单元内部多缺陷故障建模方法及装置 | |
| JPH05242179A (ja) | 回路図エディタシステム | |
| US20030182646A1 (en) | System and method for testing abstracted timing models |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |