JPH0721086A - 計算機システム - Google Patents

Abstract

(57)【要約】 【構成】主記憶装置内に複数個の仮想演算要素のアドレ
スを定義し、複数個の仮想演算要素を模擬する。この
時、制御装置は処理すべき演算要素を選択し、演算要素
切り替え命令を演算処理装置に対し出力する。命令を受
けた演算処理装置は現在実行中の処理を一時中断し、ア
ドレス変換装置がアドレスの切り替えが完了するのを待
つ。アドレス変換装置は制御装置の指令により一演算要
素を選択し演算処理装置が使用する論理アドレスが主記
憶装置内の一仮想演算要素が使用する領域内に対応する
ように変換する。 【効果】演算処理装置のプログラムの変更を行わずに演
算要素の個数以上の規模の並列計算機を模擬することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列計算機システムに係
り、特に、並列計算機を模擬するための主記憶装置，補
助記憶装置制御方式に関する。

【０００２】

【従来の技術】従来の並列計算機は、例えば、特開昭60
−151776号公報に示されるようなものである。演算処理
装置，記憶装置，隣接演算要素間でデータの通信を行う
ための共有メモリで構成された演算要素を二次元の格子
状に接続したものであり、隣接した演算要素間でデータ
の授受を行いながら並列に演算処理を実行するものであ
った。

【０００３】

【発明が解決しようとする課題】近年の並列計算機の普
及に伴い、ワークステーションや小規模な並列計算機上
で大規模な並列計算機用のプログラムやデータの開発を
行いたいというニーズが増大してきているが、従来技術
は、演算要素の模擬に関して配慮されておらず、一個の
演算要素で複数個の演算要素を模擬し、大規模な並列計
算機をシミュレーションしようとした場合、複雑なプロ
グラミングを必要とした。

【０００４】

【課題を解決するための手段】上記課題は、数値計算処
理を行う演算処理装置と、演算処理装置に接続され、物
理アドレスから論理アドレスへの変換を行うアドレス変
換装置と、演算処理命令，演算データを格納する主記憶
装置と、他の演算要素とデータの転送を行うための共有
メモリと、主記憶装置内部もしくは主記憶装置と共有メ
モリ間のデータ転送を行うデータ転送装置と、前記演算
処理装置，アドレス変換装置，データ転送装置を制御す
る制御装置とがバスによって接続された演算要素を複数
台接続した計算機システムにおいて、前記主記憶装置は
複数個の仮想的な主記憶領域からなり、各領域内に仮想
的な共有メモリ領域を定義し、前記データ転送装置は、
仮想的な共有メモリ間及び前記共有メモリと仮想的な共
有メモリ間のデータ転送を行い、一個の演算要素が複数
台の演算要素を模擬することにより解決することができ
る。

【０００５】

【作用】主記憶装置内に複数個の仮想演算要素のアドレ
スを定義し、複数個の仮想演算要素を模擬する。この
時、制御装置は処理すべき演算要素を選択し、演算要素
切り替え命令を演算処理装置に対し出力する。命令を受
けた演算処理装置は現在実行中の処理を一時中断しアド
レス変換装置がアドレスの切り替えが完了するのを待
つ。アドレス変換装置は制御装置の指令により一演算要
素を選択し演算処理装置が使用する論理アドレスが主記
憶装置内の一仮想演算要素が使用する領域内に対応する
ように変換する。

【０００６】仮想演算要素間でデータ転送を行う必要が
生じた場合、データ転送装置は、仮想演算要素内の仮想
共有メモリ内のデータを所定の仮想演算要素間で転送す
る。以上の動作により一個の演算要素で複数個の演算要
素を模擬する動作を行う。

【０００７】

【実施例】本発明の一実施例を図１ないし図１０を用い
て示す。

【０００８】図１は本発明の並列計算機における１演算
要素のブロック図を示したものである。１０１は演算処
理装置であり、主記憶装置１０５内のプログラムに従い
演算処理を実行する。１０２はアドレス変換装置であ
り、演算処理装置１０１が要求する論理アドレスを実装
された物理アドレスへ変換する動作を行う。１０３は制
御装置であり、演算処理装置１０１，アドレス変換装置
１０２，データ転送装置１０３の動作を制御する。１０
４はデータ転送装置であり、主記憶装置１０５，共有メ
モリ１０６〜１０９間のデータ転送を行う。１０５は主
記憶装置であり、演算処理装置１０１を制御するための
プログラム，データを格納している。106〜１０９は共
有メモリである。共有メモリは他の演算要素とのデータ
の授受に用いられるもので、二次元格子状の結合を行う
ため、Ｆ（Front），Ｒ（Right）の方向分を有してい
る。Ｂ（Back），Ｌ（Left）方向については隣接した演
算要素のFront，Right方向の共有メモリを共有する。

【０００９】図２は演算要素の物理アドレス空間を示し
たものである。0000000 番地から0FFFFFF番地の16Mbyte
の領域は主記憶装置１０５が実装されている領域であ
る。1000000番地から103FFFF番地は共有メモリをアクセ
スするための領域であり、データ転送時、他の演算要素
との衝突を避けるためＦ，Ｒ，Ｂ，Ｌ方向とも入力，出
力のための領域を独立して持っている。

【００１０】図３は演算要素の結合方式を示したもの
で、本実施例においては九個の演算要素を３×３の格子
状に結合したものを用いている。３０１は図１のブロッ
ク図であらわされた演算要素である。３０２は共有メモ
リであり、各演算要素はこの共有メモリを介してデータ
の授受を行う。

【００１１】図４は並列計算機により数値解析を実行す
る一例（差分法によるポアソン方程式の求解）を示した
ものである。４０１は与えられた解析領域を多数の格子
点に分割した図であり、この実施例における格子点数は
１２×９である。処理内容は、各格子点におけるφ
（ｉ，ｊ）の値をその周囲のφの値より求め、これを反
復し実行し、最終的に収束解を求める。４０２は解析領
域４０１を図３に示した並列計算機で分担させた例を示
したもので、解析領域を九個の領域に分けて、各領域に
対応する位置の演算要素により分担し処理を行う。この
時、演算要素境界の点以外は各演算要素で独立して計算
が可能であるが、演算要素境界の点を計算する時点で対
向する演算要素の有するデータが必要になり、演算要素
間でデータの転送を行う。これは全演算要素で同期を取
り（処理の進んでいる演算要素が処理の遅れている演算
要素を待つ処理）すべての演算要素で一斉に行う。この
後転送したデータを用いて演算要素境界の格子点に関す
る処理が行われる。

【００１２】図５は各演算要素における処理の様子をあ
らわしたフローチャートである。まず、変数初期化等の
前処理を行い、反復計算に入る準備を行う(ステップ５
０１)。以下、反復計算に移る。演算要素境界以外の点
は独立に計算が可能であり、φ（ｉ，ｊ）を独立に計算
する（ステップ５０２）。全部のφ（ｉ，ｊ）の計算完
了後、処理が進んでいる演算要素は処理の遅れている演
算要素を待つ同期処理を行う（ステップ５０３）。次に
データ転送処理が行われる。転送すべき演算要素境界上
のデータを全演算要素で一斉に共有メモリに出力する
(ステップ５０４)。再び同期処理を行い（ステップ５０
５）、今度は対向する演算要素が出力したデータを全演
算要素で一斉に読み込む処理を行う（ステップ５０
６）。次に演算要素境界の点についてφ（ｉ，ｊ）を求
める（ステップ５０７）。

【００１３】以上ですべての格子点におけるφ（ｉ，
ｊ）が求まり、収束判定を行う。収束判定は例えばステ
ップ５０２を実行する前のφ（ｉ，ｊ）とステップ５０
７を行った後のφ（ｉ，ｊ）とを比較し、この差がある
しきい値以下にあるかどうかを調べ、収束，未収束を判
断する。未収束の場合ステップ５０２の処理を再び繰り
返す。収束したと判断した場合、結果を出力し（ステッ
プ５０９）終了する。

【００１４】図６は、この処理におけるデータ転送の様
子を示したものである。前後左右方向の共有メモリを介
してデータ転送を行うが、データの衝突を避けるため、
それぞれの方向の共有メモリを２個の領域に分割し、書
き込み専用，読み出し専用領域として使用する。まず、
全演算要素は同期処理後主記憶装置内から共有メモリに
対し境界部分のデータを出力し、全部の演算要素がデー
タを出力後再び同期処理を行い、さらにその後、対向す
る演算要素が出力したデータを共有メモリから主記憶装
置内に読み込む。

【００１５】通常、以上の処理により並列計算を実行す
る。

【００１６】以下、図７ないし図１０により一個の演算
要素により複数個の演算要素を模擬する手法を示す。一
個の演算要素により複数個の演算要素を模擬する原理
は、主記憶装置内に仮想演算要素の領域を定義し、一定
時間もしくは一定量の処理ごとに処理対象とする領域を
切り替えることにより行われる。

【００１７】図７は四個の仮想的な演算要素を生成した
場合のアドレス空間を示したものである。主記憶装置１
０５内の100000番地から8FFFFF番地の8Mbyteの空間を2M
byteずつに区切って４個の仮想演算要素ａ〜仮想演算要
素ｄを生成している。アドレス変換装置１０２は仮想演
算要素のアドレス空間と物理アドレス空間との対応付け
を行い、演算処理装置側からは図２のアドレス空間をア
クセスすることにより仮想演算要素ａ〜仮想演算要素ｄ
のいずれかをアクセスする。

【００１８】図８は演算要素内に生成された仮想演算要
素のイメージを示したものである。仮想演算要素８０１
は仮想共有メモリ８０２により２×２に格子結合され
る。

【００１９】図９は割り込み処理の状態を示したフロー
チャートである。演算処理装置の動作は図５に示したも
のと同一であるが、一定時間毎に制御装置１０３から送
られる割り込み信号により、現在実行中のプログラムの
アドレスを主記憶領域の任意の場所に格納し（ステップ
９０１）、一時休止状態になる。その間に制御装置１０
３はアドレス変換装置１０２を制御して次の仮想演算要
素を選択する（ステップ９０２）。選択完了後、演算処
理装置は新たに選択された仮想演算要素からステップ９
０１で退避したプログラムのアドレスを取り出し、ステ
ップ９０２で選択された処理を再開する（ステップ９０
３）。

【００２０】仮想演算要素の選択はａ，ｂ，ｃ，ｄ，
ａ，ｂ‥‥と一定時間毎の割り込みの度に切り替わり、
演算処理装置は同一アドレスをアクセスしながら物理的
には個別の仮想演算要素に対して順次処理を行う。

【００２１】図１０は仮想演算要素間のデータ転送の様
子を示したものである。仮想演算要素間でデータ転送を
行う場合、各仮想演算要素はそれぞれの有する仮想共有
メモリに対しデータを出力し、同期待ち状態となる。全
ての仮想演算要素が同期待ち状態となった時点でデータ
転送装置１０４により仮想演算要素間でデータの転送を
行い、完了後、制御装置１０３は同期待ち状態を解除す
ることにより処理を再開する。

【００２２】このようにアドレス変換装置１０２，制御
装置１０３，データ転送装置１０４を制御して処理を行
うことで、特に並列計算機を模擬するための複雑なプロ
グラムを記述することなく並列計算機を模擬できる。

【００２３】図１１は以上の実施例に示した演算要素を
複数個接続した場合の動作を示したものである。図５に
おけるステップ５０４までは、仮想演算要素８０１は独
立に処理を進めていく。全部の仮想演算要素が転送デー
タの共有メモリ領域への出力を完了し、ステップ５０５
の同期処理に移った時点でデータ転送装置により仮想共
有メモリ間および仮想共有メモリと共有メモリとの間で
データ転送処理が行われる。

【００２４】例えば、仮想演算要素ａはFront方向がＦ
方向共有メモリ、Right方向が仮想演算要素ｂ，Back方
向が仮想演算要素ｃ，Left方向がＬ方向共有メモリであ
り、データ転送装置はＦ方向に出力されたデータをＦ方
向共有メモリの出力領域へ、Ｒ方向へ出力されたデータ
を仮想演算要素ｂのＬ方向入力領域へ、Ｂ方向へ出力さ
れたデータを仮想演算要素ｃのＦ方向入力領域へ、Ｌ方
向へ出力されたデータをＬ方向共有メモリに出力する。
この処理をａ〜ｄの四個の仮想演算要素について行い、
全演算要素でこの出力処理が終了後、演算要素間の同期
処理を行い、その後前記の手順とは逆にデータ転送装置
は入力処理を行い、手順５０６から処理を再開する。

【００２５】以上の動作により、並列計算用プログラム
の変更なしに仮想的な演算要素を生成し、見かけ上の演
算要素の数を増やすことができる。

【００２６】

【発明の効果】本発明によれば演算処理装置のプログラ
ムの変更を行わずに演算要素の個数を仮想的に増加さ
せ、演算要素の個数以上にの規模の並列計算機を模擬す
ることができる。

【図面の簡単な説明】

【図１】本発明の計算機の一演算要素のブロック図。

【図２】演算要素の物理アドレス空間の説明図。

【図３】演算要素の結合方式のブロック図。

【図４】並列計算機により数値解析を実行する一例の説
明図。

【図５】各演算要素における処理のフローチャート。

【図６】並列処理におけるデータ転送の様子の説明図。

【図７】仮想的な演算要素を生成した場合のアドレス空
間の説明図。

【図８】演算要素内に生成された仮想演算要素のイメー
ジの説明図。

【図９】割り込み処理の様子を示したフローチャート。

【図１０】データ転送装置によるデータ転送の様子の説
明図。

【図１１】演算要素を並列化した場合のデータ転送装置
によるデータ転送の様子の説明図。

【符号の説明】

１０１…演算処理装置、１０２…アドレス変換装置、１
０３…制御装置、104…データ転送装置、１０５…主記
憶装置、１０６…Ｆ方向共有メモリ、１０７…Ｒ方向共
有メモリ、３０１…演算要素、４０１…格子に分割され
た解析領域、４０２…解析領域の各演算要素の分担、８
０１…仮想演算要素、８０２…仮想共有メモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】数値計算処理を行う演算処理装置と、前記
   演算処理装置に接続され、物理アドレスから論理アドレ
   スへの変換を行うアドレス変換装置と、演算処理命令、
   演算データを格納する主記憶装置と、前記主記憶装置の
   内部のデータ転送を行うデータ転送装置と、前記演算処
   理装置，前記アドレス変換装置，前記データ転送装置を
   制御する制御装置とがバスによって接続された演算要素
   において、前記主記憶装置は複数個の仮想的な主記憶領
   域からなり、各領域内に仮想的な共有メモリ領域が定義
   され、前記データ転送装置は、仮想的な共有メモリ間の
   データ転送を行い、一個の演算要素が複数台の演算要素
   を模擬することを特徴とする計算機システム。
2. 【請求項２】請求項１において、他の演算要素とデータ
   の転送を行うための共有メモリを付加し、前記データ転
   送装置は主記憶装置内部もしくは主記憶装置と共有メモ
   リ間のデータ転送を行う演算要素を前記共有メモリを介
   してデータの授受が行えるように接続した並列計算機
   の、前記主記憶装置は複数個の仮想的な主記憶領域から
   なり、各領域内に仮想的な共有メモリ領域が定義され、
   前記データ転送装置は、仮想的な共有メモリ間及び前記
   共有メモリと仮想的な共有メモリ間のデータ転送を行
   い、一個の演算要素が複数台の演算要素を模擬する計算
   機システム。