JPH0721112A - メモリチップ - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、パーソナルコンピュータなど
の情報処理機器において、メモリ間のデータ転送を高速
に実行するための手段を提供することにある。 【構成】通常のＣＰＵアクセスで使用するバス６よりも
幅の広い内部バス２４と、制御回路２３をメモリチップ
２に内蔵する。メモリ間のデータ転送を行う場合には、
内部バス２４を使用して、メモリチップ２の内部のみで
転送処理を行う。 【効果】メモリチップ２の内部バス２４は、外部バス６
よりもバスの幅が広く、しかも配線容量が小さい。この
ため、メモリ間のデータ転送を高速に実行することが可
能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーション等の情報処理装置の半導体記憶
装置に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータなどにお
いて、メモリ間で高速にデータの転送を行う場合にはＤ
ＭＡ転送などの手段が用いられていた。図８に示される
構成のシステムにおいて、ＤＭＡコントローラ（ＤＭＡ
Ｃ）５を使用して、メモリ３からメモリ４へＤＭＡでデ
ータを転送する場合の一例を、図９のタイムチャートを
用いて説明する。ＤＭＡでメモリ間のデータ転送を行う
場合には、まずＣＰＵ１がバス６の使用権を放棄し、Ｄ
ＭＡＣ５にバス６の使用権を与える。この後は、ＤＭＡ
Ｃ５がバス６のマスタとなる。転送時には、まずＤＭＡ
Ｃ５が、転送元のデータが格納されているメモリ３の内
容を読み出し、これをＤＭＡＣ５内部のレジスタに格納
する（転送サイクル１）。次にＤＭＡＣ５内部のレジス
タに格納されているデータを転送先のメモリ４に書き込
む（転送サイクル２）。つまり、１個のデータをメモリ
３からメモリ４に転送する場合、バス６の上では転送サ
イクル１および転送サイクル２という２つのバスサイク
ルが実行されることになる。複数のデータを転送する場
合には、これが転送されるデータの個数に相当する回数
だけ繰返し行われる。この結果、ｎ個のデータ転送を行
うときには、２ｎ回のバスサイクルが実行されることに
なる。

【０００３】このバスサイクル数を削減する方法が、実
開平２−１２９７５０号公報に記載されている。この方
法では図１０に示すように、メモリ３およびメモリ４に
対応したアドレス生成器７およびアドレス生成器８を使
用する。アドレス生成器７はＤＭＡ実行時に、転送元の
データが格納されているメモリセルのアドレスをメモリ
３に対して与える。アドレス生成器８は転送先のデータ
を格納するメモリセルのアドレスをメモリ４に対して与
える。図１１に示すように、これらのアドレス生成器に
は、転送開始時にアドレスの初期値を設定する。アドレ
ス生成器の出力するアドレスは、データを１個転送する
ごとに、自動的に更新される。このように、２つのアド
レス生成器を使用することによって、従来方式ではデー
タ１個の転送に２回必要であったバスサイクルが１回で
済み、ｎ個のデータ転送がｎサイクルで実行可能とな
る。

【０００４】

【発明が解決しようとする課題】これらの方法では、Ｄ
ＭＡ転送で使用するバスを通常のＣＰＵアクセスで使用
するバスと共通化している。これは、コストや実装面積
といった点からメモリチップのピン数を増やせないため
である。このため、メモリ間のデータ転送を実行する際
に、バス幅を拡げて大きな転送バンド幅を実現すること
が困難であった。このため、大量のデータを転送する場
合には、転送時間が非常に長くなってしまうという問題
があった。また、メモリ間でデータ転送を行っている間
は、ＣＰＵや他のデバイスがバスを使用することができ
ないという問題があった。

【０００５】近年、ＬＳＩの集積化技術の進歩に伴い、
メモリ素子の１チップ当たりの容量は、増大していく傾
向にある。この結果、１個のメモリチップで、パーソナ
ルコンピュータなどの主記憶や表示用メモリといったメ
モリブロックを構成することが可能となってきている。
この場合、メモリ間のデータ転送をメモリチップ内部だ
けで実行すれば、ピン数の制限を受けずにメモリ間のデ
ータ転送に使用するバスの幅を拡げることが可能とな
る。ビットスライスのような手法を使用して、複数チッ
プでメモリブロックを構成する場合にも同様のことが可
能である。

【０００６】本発明の目的は、メモリ間のデータ転送に
通常のＣＰＵアクセスで使用しているバスよりもバス幅
が広い、メモリチップ内部のバスを使用することにより
高速な転送を可能とすることにある。

【０００７】本発明の他の目的は、メモリ間のデータ転
送実行時にメモリ外部のバスの使用量を最小限に抑え、
ＣＰＵなどの他のデバイスがこのバスを有効に利用でき
るようにすることである。

【０００８】本発明の更に他の目的は、幅の広いメモリ
チップ内部のバスを使用することによって、転送と同時
に複数のデータに対して演算を実行できるようにするこ
とである。

【０００９】

【課題を解決するための手段】この課題を解決するため
に本発明では、通常のＣＰＵアクセスで使用するバスよ
りもバス幅が広く、高速なデータ転送が可能なメモリチ
ップ内部のバスを用いて、メモリチップの外部を経由せ
ずにメモリ間のデータの転送を行う。

【００１０】

【作用】本発明では、メモリ間のデータ転送に使用する
バスと制御回路をメモリチップに内蔵する。この結果、
メモリチップのピン数に制限されずにバスの幅を広くす
ることができると同時に、バスの配線容量を小さくする
ことができる。これにより、メモリ間のデータ転送を高
速に行うことが可能になる。さらに、演算器をメモリチ
ップに内蔵することにより、ＣＰＵに負担をかけずにデ
ータの転送時に演算処理を実行することが可能となる。

【００１１】

【実施例】図１に、本発明のメモリチップを用いたシス
テムのメモリ周辺の構成例を示す。このシステムでは、
メモリチップ２内部のメモリ間でデータの転送を行う場
合には、メモリセル２１から出力されたデータは、内部
バス２４および制御回路２３を経由して、再びメモリセ
ル２１へ入力される。メモリセルを複数のバンクに分割
し、異なるバンク間でデータの転送を行う場合には、転
送元、転送先のそれぞれのバンクに対してアドレス生成
器を使用することによって、制御回路２３を経由せずに
データの転送を行うことが可能である。また、ＣＰＵ１
からメモリチップ２へアクセスするときのデータは、リ
ード時には、メモリセル２１から出力されたデータは、
内部バス２４、Ｉ／Ｆ回路２２、バス６を経由してＣＰ
Ｕ１へ入力され、ライト時には、その逆方向の経路で転
送される。それぞれのアクセスについて、以下に説明す
る。

【００１２】まず、メモリチップ内部のメモリ間でデー
タの転送を行う場合の手順の一例を、図２、図３を用い
て説明する。図２はメモリチップ２の外部インターフェ
イスを示した図である。各信号の内容は表１に示す通り
である。信号名の後の「＼」は、その信号線が負論理で
あることを示している。図３はメモリ間でデータの転送
を実行する際のタイムチャートである。メモリ間でデー
タの転送を行う場合には、図３に示すように、メモリチ
ップ２に対して、コマンドや、転送元のデータが格納さ
れているメモリセルの先頭アドレス、転送先のデータを
格納するメモリセルの先頭アドレス、などのパラメータ
をアドレス信号２００を使用して設定する。設定するパ
ラメータの種類は、制御信号２０５，２０６を使って表
２のように指定する。なお、この例では各パラメータ
を、行アドレスと列アドレスに分けて入力しているが、
チップのピン数による制限がなければ、アドレス信号２
００のピン数を増やし、行アドレスと列アドレスを一度
に入力することも可能である。

【００１３】

【表１】

【００１４】

【表２】

【００１５】転送開始時には、まず制御信号２０５，２
０６を、Ｃ０をＨｉｇｈレベル（以下Ｈと略す）、Ｃ１
をＬｏｗレベル（以下Ｌと略す）に設定して、メモリチ
ップに対するコマンドを、アドレス信号２００を使用し
て設定する。コマンドでは、転送時に実行する演算の種
類、設定するパラメータの個数、転送データ長などを指
定する。コマンドで設定する項目の一例を表３に示す。
コマンドの長さは、可変長とすることが可能であり、コ
マンドを１つ入力するごとに、行アドレス・ストローブ
信号２０３と列アドレスストローブ信号２０４を交互に
Ｌに切り変える。

【００１６】

【表３】

【００１７】次に、制御信号２０５，２０６を、Ｃ０を
Ｌ，Ｃ１をＨに設定して、転送元のデータが格納されて
いるメモリセルの先頭アドレスを、アドレス信号２００
を使用して設定する。アドレスは、行アドレス・ストロ
ーブ信号２０３と、列アドレス・ストローブ信号２０４
を用いて、行アドレスと列アドレスに分けて入力する。
行アドレス入力時には行アドレス・ストローブ信号２０
３をＬに、列アドレス入力時には列アドレス・ストロー
ブ信号２０４をＬに設定する。なお、メモリチップ２の
内部レジスタには、「前回設定したアドレス」または
「前回の転送終了時のアドレス＋１」が保存されている
（どちらが保存されているかは、コマンドの設定値によ
って決定される）。このため、これと同じ値を使用する
場合には、行アドレスまたは列アドレスのどちらか一方
もしくは両方の設定を省略することが可能である。な
お、データの転送時に演算を行うときには、転送元のア
ドレスを複数個設定する場合もある。

【００１８】次に制御信号２０５，２０６を、Ｃ０を
Ｈ，Ｃ１をＨに設定して転送先のデータを格納するメモ
リセルの先頭アドレスをアドレス信号２００を使用して
入力する。転送元のアドレスと同様に、行アドレスと列
アドレスに分けて設定する。行アドレス、列アドレスの
一方または両方を省略することが可能である。通常は、
転送先のアドレスは１個しか設定しないが、データ検索
などを実行する場合には、転送先のアドレスを複数個指
定する。また、演算結果を元の場所に書き戻すような場
合には、転送先のアドレス指定を省略することが可能で
ある。

【００１９】全てのパラメータの設定が終了すると、自
動的にデータの転送が開始される。メモリ間でデータの
転送を実行しているときには、メモリチップ２はバス６
を使用しないため、ＣＰＵ１やバス６に接続されている
他の装置はバス６を使用して他の作業を行うことが可能
である。なお、データの転送中に、行アドレス・ストロ
ーブ信号２０３および列アドレス・ストローブ信号２０
４を同時にＬに変化させるとすることにより、データの
転送を中断することが可能である。この場合には、転送
再開のコマンドを指定することにより、中断した時点か
ら転送を再開することが可能である。

【００２０】データの転送中は、データ転送中を示す信
号２０７がＬになる。この信号の内容を調べることによ
り、データ転送の終了を検出することができる。データ
転送の終了は、割込みを用いてＣＰＵ１に知らせること
も可能である。この場合には、データの転送が終了した
ときに、信号２０７がＬになる。データの転送終了をど
ちらの方法で通知するかは、システムの初期設定時にコ
マンドを用いてメモリチップ２に設定する。

【００２１】本発明のメモリチップでは、データの転送
時に転送中のデータに対して演算処理を行うことが可能
である。演算処理は、制御装置２３の内部の演算回路で
実行する。その手順は以下の通りである。まず、メモリ
セル２１から演算対象となる転送元のデータを、制御回
路２３の内部レジスタに読み込む。被演算データが複数
個ある場合には、複数個のデータを読み込むことにな
る。その後、これらの値を用いて演算を行い、その結果
を転送先のメモリセルに対して書き込む。転送先を転送
元と同一にすることも可能である。被演算データとして
は、メモリセルに記憶されているデータの他に、制御回
路２３の内部レジスタの値も使用することが可能であ
る。このレジスタの値は、転送前に設定するだけでな
く、転送中に演算結果により値を変更し、その値を以後
の演算に使用することも可能である。

【００２２】なお、演算回路を制御回路２３の内部では
なく、メモリセル２１と内部バス２４の間に設けること
により、制御回路２３を経由せずに高速に演算を実行す
ることが可能である。

【００２３】次に、ＣＰＵ１からメモリチップ２に対し
てデータのアクセスを行う場合の手順の一例を、図４の
タイムチャートを用いて説明する。メモリチップ２に対
して外部からデータの入出力を行う場合には、制御信号
２０５，２０６は共にＬに固定しておく。アクセスを行
うには、まず、行アドレス・ストローブ信号２０３をＬ
に設定し、アドレス信号２００を使用してアクセス対象
となるメモリセルの行アドレスを入力する。次に、列ア
ドレス・ストローブ信号２０４をＬに設定し、アドレス
信号２００を使用して列アドレスを入力する。このとき
に、制御信号２０４をＨに設定しておくと、リードアク
セスが実行され、一定のアクセス時間が経過したのち、
データ信号２０１にアクセス対象のメモリセルの内容が
出力される。逆に、制御信号２０４をＬに設定しておく
と、ライトアクセスが実行され、この時のデータ信号２
０１の内容がアクセス対象のメモリセルに書き込まれ
る。なお、これらのアクセスは、通常のＤＲＡＭのペー
ジモードのように連続して実行することが可能である。
このときのタイムチャートを図５に示す。転送データ数
はあらかじめコマンドにより設定しておく。また、転送
を終了したデータの数が、この設定値になる前でも、行
アドレス・ストローブ信号２０３と、列アドレス・スト
ローブ信号２０４を同時にＬとすることで転送を終了す
ることができる。リードアクセス時のデータ出力は、図
５に示したようにメモリセルの出力を直接外部バスへ出
力する形式の他に、メモリセルの出力をラッチしてから
外部バスへ出力する形式とすることも可能である。どの
ような信号形式とするかは、システムの初期設定時にコ
マンドを用いて設定する。

【００２４】メモリ間のデータ転送をメモリセルの１行
分を転送単位として実行すると、更に高速にデータの転
送を行うことができる。このときのメモリチップの内部
構成を図６に示す。この図において、データ読出器２５
はメモリセル２２から１行分のデータを一度に読み出
す。また、行レジスタ２６はデータ読出器２５から読み
出した１行分のデータをそのまま記憶する回路である。
アドレス変換器２７は、行レジスタ２６に記憶されてい
るデータに対してアドレスの変換を行う回路であり、シ
フト回路によって実現することができる。シフト回路
は、多数のマルチプレクサから構成されるバレルシフタ
と、多数のフリップフロップから構成されるシフトレジ
スタという２つの方法で構成することが可能である。前
者は、データのシフト操作を高速に実行できるが、回路
規模が大きくなるという問題がある。後者は回路規模を
小さくすることができるが、データのシフト操作に多く
の時間を要するという問題がある。このため、本発明の
メモリチップには、両者を併用する回路方式が最適であ
る。演算器２８は、入力されたデータに対して演算を実
行し、その結果を出力する回路である。この例では、演
算器２８の入力を２系統としているが、３系統以上のデ
ータを入力することも可能である。

【００２５】以下、図７のフローチャートを用いてデー
タの転送手順を説明する。この図において、箱の外に描
かれている図は、メモリセル１行分のデータを表してお
り、黒く塗りつぶされた部分が転送するデータである。
データの転送を行うには、まず、データ読出器２５によ
り、メモリセル２１から転送元のデータを１行分読み出
し、その結果を、行レジスタ２６に格納する。このデー
タを、アドレス変換器２７でアドレス変換し、演算回路
２８に入力する。また、メモリセル２１から、データ読
出器２５で読み出した転送先のデータは直接、演算回路
２８に入力される。演算回路２８では、アドレス変換さ
れた転送元のデータの中で、実際に転送する部分のデー
タを転送先から読み出したデータと重ね合わせる。この
ときに、データの重ね合わせ処理と同時に、他の演算処
理を行うことも可能である。この演算回路の出力結果を
をメモリセル２１の転送先の部分に書き込むことにより
データの転送が終了する。転送するデータが１行よりも
多い場合には、以上の操作を繰り返す。２行分のデータ
に対応した行レジスタ２６およびアドレス変換器２７を
使用すれば、転送元のデータをアドレス変換した結果が
２行にまたがる場合でも、転送先への書き込みが１回で
実行できるため、更に効率良く転送を実行することがで
きる。

【００２６】また、転送元と転送先の列アドレスが等し
い場合に用途を限定すれば、アドレス変換器２７が不要
となるため、チップ面積を小さくすることができる。

【００２７】

【発明の効果】以上述べたように、本発明のメモリチッ
プを使用したシステムでは、チップ外部のバスよりも高
速なデータ転送が可能な内部バスを用いることにより、
メモリ間のデータ転送を高速に行うことが可能となる。
また、メモリ間のデータ転送時には、外部バスを使用し
ないため、ＣＰＵなどの他のデバイスが外部バスを使用
することができる。

【００２８】さらに、メモリチップ内部でデータ転送時
に演算処理を実行することにより、ＣＰＵの負担を小さ
くすることができる。

【図面の簡単な説明】

【図１】本発明のメモリチップを使用したシステムの構
成図である。

【図２】本発明のメモリチップの外部インターフェイス
の一例を示す図である。

【図３】メモリ間のデータ転送のタイムチャートであ
る。

【図４】ＣＰＵアクセスのタイムチャートである。

【図５】ページモードによるＣＰＵアクセスのタイムチ
ャートである。

【図６】メモリ間転送の転送単位を１行としたときのメ
モリチップの構成図である。

【図７】転送単位を１行としたときのデータ転送の手順
を示すフローチャートである。

【図８】ＤＭＡＣを使用したシステムの一例を示す図で
ある。

【図９】ＤＭＡＣを使用したＤＭＡ転送のタイムチャー
トである。

【図１０】アドレス生成器を使用したシステムの一例を
示す図である。

【図１１】アドレス生成器を使用したＤＭＡ転送のタイ
ムチャートである。

【符号の説明】

１…中央処理装置、 ２…本発明のメモリチップ、 ３…転送元のデータが格納されているメモリ、 ４…転送先のデータを格納するメモリ、 ５…ＤＭＡコントローラ、 ６…バス、 ７…転送元のアドレスを生成するアドレス生成器、 ８…転送先のアドレスを生成するアドレス生成器、 ２１…メモリセル、 ２２…外部インターフェイス回路、 ２３…メモリチップの制御回路、 ２４…メモリチップの内部バス、 ２５…データ読出器、 ２６…行レジスタ、 ２７…アドレス変換器、 ２８…演算回路、 ２００…アドレス信号、 ２０１…データ信号、 ２０２…行アドレス・ストローブ信号、 ２０３…列アドレス・ストローブ信号、 ２０４…外部アクセス時にリード／ライトを指定する信
号、 ２０５…制御信号、 ２０６…制御信号、 ２０７…データ転送中を示す信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤川 義文 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】少なくともデータを保持しておくメモリセ
   ル部と外部に対してデータの入出力を行う外部インター
   フェイス回路から構成されるメモリチップにおいて、同
   一のメモリチップ内にマッピングされる２つの異なるア
   ドレスで指定されるメモリセル間のデータ転送を行う際
   に、転送するデータを外部インターフェイス回路を経由
   せずに、通常のアクセスで使用しているデータバスより
   も幅の広いメモリチップ内部のデータバスを使用してメ
   モリチップ内部のみで転送処理を実行することを特徴と
   したメモリチップ。
2. 【請求項２】転送内容を指定するために必要なパラメー
   タを転送開始前にメモリチップに設定しておくことを特
   徴とした請求項１記載のメモリチップ。
3. 【請求項３】メモリ間のデータ転送時に、メモリチップ
   内部で演算処理を実行し、その結果をメモリセルまたは
   メモリチップ内部のレジスタに格納することを特徴とし
   た請求項１記載のメモリチップ。
4. 【請求項４】少なくとも、ＣＰＵと、請求項１及至３の
   いずれかに記載のメモリチップと、これらを接続するバ
   スから構成され、メモリ間のデータ転送を実行中にＣＰ
   Ｕまたはバスに接続された他の装置が、バスを使用でき
   ることを特徴とした情報処理装置。