JPH11194968A - 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ制御回路の制御レジスタに対するデ
ータの書き込みを一度で行うことができない場合でも、
制御レジスタの夫々の内容に矛盾を生じることのなく、
容易に内容変更の可能な記憶装置の制御装置を提供する
こと。 【解決手段】 アドレスストローブ信号等のＤＲＡＭ
３，４に対する制御信号の出力タイミングを設定する実
レジスタ２０の前段に、当該実レジスタ２０と同様の構
成の前段レジスタ２１を設ける。実レジスタ２０の内容
を変更する必要がある場合には、まず、前段レジスタ２
１の内容を書き換え、書き換え完了後において、一斉ラ
イト回路２２により一斉にその書き換えた内容を実レジ
スタ２０に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ等の記憶
装置の制御装置、及びＣＰＵとＤＲＡＭ等を備えたデー
タ処理システムにおける当該ＤＲＡＭ等の制御方法の技
術分野に関するものである。

【０００２】

【従来の技術】マイクロプロセッサ等のコンピュータの
主記憶として一般的に採用されているＤＲＡＭは、コン
ピュータシステムの高性能化に伴って大容量化が図られ
てきた。

【０００３】しかしながら、大容量化されるに従ってア
ドレス入力端子を増加させると、アドレス入力端子だけ
でも相当数必要となり、実装面でスペースを浪費すると
いう問題があった。

【０００４】そこで、従来から、行と列との選択信号、
つまり、ローアドレスストローブ信号、及びコラムアド
レスストローブ信号を導入し、これらの信号によってア
ドレス入力を外部でマルチプレクスし、アドレス入力信
号数を半分に低減する方式が採られている。

【０００５】そして、このような方式を採用する場合に
は、ＤＲＡＭに対して所定の適切なタイミングでローア
ドレスストローブ信号とコラムアドレスストローブ信号
を出力する必要がある。

【０００６】また、近年においては、大容量化だけでな
く、マイクロプロセッサの高速化に伴うデータ転送速度
の高速化が要望されており、通常の動作モードの他に、
高速ページモード等による動作が可能なＤＲＡＭも開発
されている。

【０００７】そして、このような各モードの切り換え
は、前記ローアドレスストローブ信号とコラムアドレス
ストローブ信号の出力タイミングを所定のタイミングに
設定することにより行われている。

【０００８】また、動作モードによって、あるいはアク
セスする領域の大きさ等によって、リードサイクルまた
はライトサイクルが異なることになるが、高速かつ適切
な処理を行うためには、マイクロプロセッサ側において
も、これらの各サイクルの終了を適切に把握している必
要がある。

【０００９】そこで、従来は、マイクロプロセッサとＤ
ＲＡＭとの間にＤＲＡＭ制御回路を備え、該ＤＲＡＭ制
御回路により、前記ＤＲＡＭに対する前記ローアドレス
ストローブ信号とコラムアドレスストローブ信号等の各
種の信号の入出力制御を行い、更にはマイクロプロセッ
サとの間においてもサイクルの開始及び終了を示す信号
の入出力制御を行う構成が採用されている。

【００１０】このようなＤＲＡＭ制御回路には、前記ロ
ーアドレスストローブ信号及びコラムアドレスストロー
ブ信号等の各種の制御信号の立ち下がりタイミング、あ
るいは立ち上がりタイミング、更には前記リードサイク
ルまたはライトサイクルのサイクル数等の設定を行うた
めの制御レジスタが備えられており、ＤＲＡＭ制御回路
は、この制御レジスタの内容に基づいて上述した各動作
モードに対応した適切な制御信号をＤＲＡＭまたはマイ
クロプロセッサに出力するように構成されている。

【００１１】従って、マイクロプロセッサにより前記Ｄ
ＲＡＭ制御回路の制御レジスタを書き換えることによ
り、上述した各動作モードの設定が可能になり、状況に
応じた適切なＤＲＡＭの制御を行うことができる。

【００１２】

【発明が解決しようとする課題】しかしながら、前記従
来の構成によれば、前記制御レジスタへのデータの書き
込みは、任意のタイミングで実行することができるよう
に構成されているため、書き込むタイミングによって
は、前記制御レジスタの夫々の内容に矛盾が生じ、正常
なＤＲＡＭの制御を行うことができない、という問題が
あった。

【００１３】つまり、前記制御レジスタの全ビット数
が、マイクロプロセッサのデータバスサイズに合致して
いる場合には問題はないが、前記制御レジスタにおいて
設定できる事項が多く、マイクロプロセッサのデータバ
スサイズよりも前記制御レジスタの全ビット数が多い場
合には、複数回に分けてデータの書き込みをする必要が
ある。

【００１４】従って、例えばコラムアドレスストローブ
信号を立ち上げるタイミングの変更と、リードサイクル
数の設定とを同時に行うことができない場合には、前記
タイミングを変更した後であって前記リードサイクル数
を変更する前においては、古い設定のリードサイクル数
を参照して動作が行われる場合があり、コラムアドレス
ストローブ信号を立ち上げるタイミングと前記古い設定
のリードサイクル数に基づくリードサイクルの終了タイ
ミングが合わず、正常な制御動作を行うことができなか
った。

【００１５】また、このような状来の構成において常に
正常な制御動作を行うためには、書き換える内容の順序
を、割り当てられたアドレスの順序ではなく、矛盾が生
じないような順序に変更しなければならず、処理が複雑
なものとなっていた。

【００１６】そこで、本発明は、前記問題点を解決し、
ＤＲＡＭ制御回路の制御レジスタに対するデータの書き
込みを一度で行うことができない場合でも、制御レジス
タの夫々の内容に矛盾を生じることがなく、容易に内容
変更の可能な記憶装置の制御装置、及びデータ処理シス
テムにおける記憶装置の制御方法を提供することを目的
としている。

【００１７】

【課題を解決するための手段】請求項１に記載の記憶装
置の制御装置は、前記課題を解決するために、複数のレ
ジスタを備え、記憶装置に対して出力する制御信号のタ
イミングを、記憶装置からのデータの読み出しまたは記
憶装置に対するデータの書き込みを行う処理装置から前
記複数のレジスタに書き込まれた制御値に基づいて設定
する記憶装置の制御装置であって、前記複数のレジスタ
の前段に設けられ、前記複数のレジスタの制御値書き込
み領域に相当する制御値書き込み領域を備えて前記処理
装置による書き込みが行われる前段レジスタと、前記処
理装置による前記前段レジスタに対する制御値の書き込
み完了後の所定のタイミングにて、前記前段レジスタか
ら前記複数のレジスタへの前記制御値の一斉転送を行う
転送手段と、を備えたことを特徴とする記憶装置の制御
装置。

【００１８】請求項１に記載の記憶装置の制御装置は、
複数のレジスタに書き込まれた制御値に基づいて、記憶
装置に対する制御信号のタイミングを設定し、設定した
タイミングにより前記記憶装置に対して制御信号を出力
する。これにより、処理装置による前記記憶装置からの
データの読み出し、あるいは前記記憶装置に対するデー
タの書き込みが可能となる。しかし、何らかの理由によ
り、前記制御信号のタイミングを変更する必要が生じた
場合には、前記処理装置は、前記複数のレジスタの前段
に設けられた前段レジスタに対して、変更すべき制御値
を書き込む。従って、この書き込みが行われている時点
において、従前の制御値により前記記憶装置に対する前
記制御信号の出力が行われていても、前記記憶装置の制
御には支障は生じない。そして、前記処理装置による前
記制御値の書き込みが完了した後の所定のタイミングに
おいて、転送手段により、前記前段レジスタから前記複
数のレジスタへの前記書き換えられた制御値の一斉転送
が行われる。前記前段レジスタには、前記複数のレジス
タにおける制御値書き込み領域に相当する制御値書き込
み領域が備えられているため、この一斉転送により、前
記複数のレジスタの前記制御値書き込み領域は新たな制
御値で一斉に書き換えられることになる。従って、前記
記憶装置に対する制御装置による前記制御信号の出力
は、上述のように一斉に書き換えられた新たな制御値に
基づいて行われることになり、従前の制御値と新たな制
御値とが混在することなく、適切な制御が行われること
になる。

【００１９】請求項２に記載の記憶装置の制御装置は、
前記課題を解決するために、請求項１に記載の記憶装置
の制御装置において、前記転送手段は、予め定められた
特定のアドレスに対して、前記処理装置によるアクセス
が行われた場合に、前記一斉転送を行うことを特徴とす
る。

【００２０】請求項２に記載の記憶装置の制御装置によ
れば、前記処理装置により予め定められた特定のアドレ
スに対してアクセスが行われると、前記転送手段による
前記一斉転送が行われる。従って、前記処理装置と前記
制御装置との間に特定の制御線を新たに設けることな
く、既存のアドレスバス及びデータバスを用いて、前記
前段レジスタから前記複数のレジスタへの前記制御値の
一斉書き込み処理を行うことができる。

【００２１】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法は、記憶装置からのデータの読
み出しまたは記憶装置に対するデータの書き込みを行う
処理装置と、記憶装置に対して出力する制御信号のタイ
ミングを、前記処理装置から複数のレジスタに書き込ま
れた制御値に基づいて設定する記憶装置の制御装置とを
備えたデータ処理システムにおける記憶装置の制御方法
であって、前記処理装置からの制御値を、前記複数のレ
ジスタの書き込み前に格納する格納工程と、前記格納工
程の完了後の所定のタイミングにて、格納した前記制御
値を前記複数のレジスタに一斉転送する転送工程とを備
えたことを特徴とする。

【００２２】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、複数のレジスタに書
き込まれた制御値に基づいて、記憶装置に対する制御信
号のタイミングが設定され、設定されたタイミングによ
り前記記憶装置に対する制御信号が出力される。これに
より、処理装置による前記記憶装置からのデータの読み
出し、あるいは前記記憶装置に対するデータの書き込み
が可能となる。しかし、何らかの理由により、前記制御
信号のタイミングを変更する必要が生じた場合には、変
更すべき制御値が前記複数のレジスタに書き込まれる前
に一旦格納される。従って、この格納が行われている時
点において、従前の制御値により前記記憶装置に対する
前記制御信号の出力が行われていても、前記記憶装置の
制御には支障は生じない。そして、前記制御値の格納が
完了した後の所定のタイミングにおいて、前記複数のレ
ジスタへ前記格納された制御値の一斉転送が行われる。
従って、この一斉転送により、前記複数のレジスタの前
記制御値書き込み領域は新たな制御値で一斉に書き換え
られることになる。従って、前記記憶装置に対する前記
制御信号の出力は、上述のように一斉に書き換えられた
新たな制御値に基づいて行われることになり、従前の制
御値と新たな制御値とが混在することなく、適切な制御
が行われることになる。

【００２３】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法は、前記請求項３に記載のデー
タ処理システムにおける記憶装置の制御方法において、
前記転送工程は、予め定められた特定のアドレスに対し
て、前記処理装置によるアクセスが行われた場合に、前
記一斉転送を行う工程であることを特徴とする。

【００２４】請求項４に記載の記憶装置のデータ処理シ
ステムにおける記憶装置の制御方法によれば、前記処理
装置により予め定められた特定のアドレスに対してアク
セスが行われると、前記一斉転送が行われる。従って、
新たに設けることなく、既存のアドレスバス及びデータ
バスを用いて、前記複数のレジスタに対する前記制御値
の一斉書き込み処理を行うことができる。

【００２５】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて説明する。図１は、本実施形態における
データ処理システムの一例としてのプリントシステムの
概略構成を示すブロック図である。

【００２６】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリンタ装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００２７】ＣＰＵ１は、ＲＯＭ２に記憶された制御プ
ログラムに基づいて、ＡＳＩＣ５等のプリンタ装置Ａの
構成手段を制御する手段であり、アドレスデータの出力
と、当該アドレスに割り当てられた手段との間における
データの入出力と、各手段に対する制御信号の入出力を
行う。

【００２８】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。

【００２９】記憶装置としての内蔵ＲＡＭ３は、ＣＰＵ
１による演算処理に必要な作業領域と、このデータ処理
システムにおける主記憶としての役割を有するメモリで
あり、本実施形態ではＤＲＡＭが用いられている。

【００３０】また、もう一方の記憶装置としての拡張Ｒ
ＡＭ４は、主記憶の容量を増加させるために取り付けら
れるメモリであり、内蔵ＲＡＭ３と同様に、本実施形態
ではＤＲＡＭが用いられている。

【００３１】ＡＳＩＣ５は、ＣＰＵ１による処理の負荷
を軽減するために設けられた、このデータ処理システム
に特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並
びに拡張ＲＡＭ４を制御するためのメモリ制御回路５ａ
と、スイッチパネル６を制御するためのＩ／Ｏ制御回路
５ｂと、プリントエンジン７を制御するためのエンジン
制御回路５ｃと、ホスト装置１０との間の通信を制御す
るためのインターフェース制御回路５ｄとから構成され
ている。

【００３２】ＡＳＩＣ５内の夫々の制御回路は、このデ
ータ処理システム内において、夫々特定のアドレスが割
り当てられており、ＣＰＵ１から夫々の特定のアドレス
にアクセスすることにより、夫々の制御回路に対するア
クセスが可能になっている。

【００３３】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。

【００３４】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００３５】次に、以上のようなプリントシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。

【００３６】図２は、図１のブロック図から、ＣＰＵ１
と、メモリ制御回路５ａを含むＡＳＩＣ５と、内蔵ＲＡ
Ｍ３及び拡張ＲＡＭ４とを抜き出したブロック図であ
り、内蔵ＲＡＭ３及び拡張ＲＡＭ４については、ＤＲＡ
Ｍとして表示してある。

【００３７】図２に示すように、ＡＳＩＣ５のメモリ制
御回路５ａは、制御レジスタとしての実レジスタ２０を
備えており、当該メモリ制御回路５ａの周囲には、前段
レジスタ２１と、一斉ライト回路２２が設けられてい
る。

【００３８】前記実レジスタ２０及び前段レジスタ２１
は、夫々３２ビットのレジスタｒｅｇ１ｂ〜ｒｅｇＮｂ
とレジスタｒｅｇ１ａ〜ｒｅｇＮａから構成されてお
り、夫々の内容は図３に示すようになっている。なお、
図３は前段レジスタ２１のレジスタｒｅｇ１ａ〜ｒｅｇ
Ｎａの内容を示すものであるが、実レジスタ２０のレジ
スタｒｅｇ１ｂ〜ｒｅｇＮｂも、これらのレジスタと同
様の構成となっており、内容についても同様の内容とな
っている。また、前段レジスタ２１は、図４に示すよう
なシステム全体のメモリマップ上において、＄５Ｅ００
−００００〜＄５Ｅ００−００６Ｃのアドレスに割り当
てられている。

【００３９】次に、この前段レジスタ２１の詳しい構成
について図３及び図４を用いて説明する。図３に示すよ
うに、各レジスタｒｅｇ１ａ〜ｒｅｇＮａは、システム
のメモリマップ上における３２ビット単位のアドレスが
割り当てられており、各レジスタｒｅｇ１ａ〜ｒｅｇＮ
ａは３２ビットで構成されている。しかし、そのうち、
ＤＲＡＭの制御信号タイミング等の設定に用いられるビ
ット数は、１〜３ビットとなっている。

【００４０】例えば、レジスタｒｅｇ１ａの３１ビット
目と３０ビット目の上位２ビットは、ローアドレススト
ローブ信号ＲＡＳのアサートタイミングを設定するレジ
スタである。また、レジスタｒｅｇ３ａの２９ビット目
から３１ビット目までの上位３ビットは、コラムアドレ
スストローブ信号ＣＡＳのアサートタイミングを設定す
るレジスタである。更に、レジスタｒｅｇ４ａ〜ｒｅｇ
７ａは、ＢＡＮＫ０〜ＢＡＮＫ３のコラムアドレススト
ローブ信号ＣＡＳのリード時におけるネゲートタイミン
グを設定するレジスタである。本実施形態においては、
図４に示すように、ＤＲＡＭの領域はＢＡＮＫ０からＢ
ＡＮＫ３までの４つのバンクに分けられており、夫々の
バンクには、種類の異なるＤＲＡＭを装着することが可
能である。従って、各バンク毎に、コラムアドレススト
ローブ信号ＣＡＳのリード時におけるネゲートタイミン
グを設定する必要がある。

【００４１】また、レジスタｒｅｇ８ａの上位３ビット
はリードサイクル数、レジスタｒｅｇ９ａの上位３ビッ
トはライトサイクル数を設定するレジスタである。更
に、レジスタｒｅｇ（Ｎ−２）ａは使用するＤＲＡＭが
通常のＤＲＡＭかＳＤＲＡＭ（シンクロナスＤＲＡＭ）
かを設定するレジスタである。

【００４２】以上、いくつかの例を示したように、本実
施形態における前段レジスタ２１及び実レジスタは、上
位の１ビットから３ビットがＤＲＡＭ制御用のレジスタ
として割り当てられており、ＤＲＡＭ制御用のビット数
の総数は例えば４８ビットに達する。従って、本実施形
態のＣＰＵ１は３２ビットのプロセッサであるから、こ
れらのレジスタｒｅｇ１ａ〜ｒｅｇＮａのＤＲＡＭ制御
用の全ビットを、例えば、１つのレジスタに配列してあ
ったとしても、１度に書き込むことはできない。

【００４３】そこで、従来は、図８に示すように、複数
回に分けて実レジスタ２０のレジスタｒｅｇ１ｂ〜ｒｅ
ｇＮｂに対する書き込みを行い（ステップＳ１０）、書
き込み後に、その内容にてＤＲＡＭを制御することによ
り、ＣＰＵからＤＲＡＭへのアクセスを可能としていた
（ステップＳ１１）。

【００４４】しかしながら、ＣＰＵからＤＲＡＭへの通
常アクセスが実行されている時に、レジスタｒｅｇ１ｂ
〜ｒｅｇＮｂの内容を変更する必要が発生した場合に
は、変更する設定値が互いに矛盾しないように、設定順
序を考えて設定する必要があった。

【００４５】このようなレジスタｒｅｇ１ｂ〜ｒｅｇＮ
ｂの内容を変更する必要が生じる例としては、例えばあ
るバンクに割り当てられたＤＲＡＭを、通常のモードか
ら高速リードモードに切り換えて使用する必要がある場
合が挙げられる。

【００４６】しかしながら、このような場合には、その
書き込みタイミングによって、設定値が互いに矛盾する
事態が生じ、ＤＲＡＭの正常な制御を行うことができな
い場合があった。

【００４７】例えば、高速リードモード用にコラムアド
レスストローブ信号ＣＡＳのネゲートタイミングを変更
した後であって、それに対応したリードサイクル数の設
定変更が行われていない場合には、正常なＤＲＡＭ制御
を行うことができない。

【００４８】そこで、本実施形態においては、図２に示
すように、実レジスタ２０の前段に、実レジスタ２０の
各レジスタｒｅｇ１ｂ〜ｒｅｇＮｂと同じ構成のレジス
タｒｅｇ１ａ〜ｒｅｇＮａを有する前段レジスタ２１を
設け、ＣＰＵ１から前段レジスタ２１のｒｅｇ１ａ〜ｒ
ｅｇＮａに対して順次書き込みを行った後、ＣＰＵ１か
ら一斉ライト回路２２に制御信号を出力することによ
り、当該一斉ライト回路２２から一斉ライト信号を出力
させ、前段レジスタ２１のｒｅｇ１ａ〜ｒｅｇＮａの内
容を、一斉に実レジスタのレジスタｒｅｇ１ｂ〜ｒｅｇ
Ｎｂに書き込むように構成した。

【００４９】以下、本実施形態におけるレジスタの書き
込み制御について、図５及び図６を用いて詳細に説明す
る。

【００５０】なお、図６において、ＡＳ＃はＣＰＵ１か
ら出力されるアドレスストローブ信号で、ＣＰＵ１のア
クセス開始を示すものである。また、ＲＤＷＲ＃はＣＰ
Ｕ１から出力されるリードライト信号であり、この信号
がローレベルの場合にはＣＰＵ１がライトを行うことを
示し、ハイレベル信号の場合にはＣＰＵ１がリードを行
うことを示すものである。また、ＲＥＡＤＹ＃は、ＡＳ
ＩＣ５から出力されるレディ信号であり、ＣＰＵ１から
出力される前記アドレスストローブ信号ＡＳ＃に対応し
て、サイクルの終了を示すためにＡＳＩＣ５からＣＰＵ
１に対して出力される。更に、「アドレス」はシステム
のアドレスバスを介してＣＰＵ１から出力されるアドレ
スデータ、「データ」はシステムのデータバスを介して
ＣＰＵ１から出力される前段レジスタ２１の書き込み用
データである。

【００５１】まず、ＣＰＵ１からＤＲＡＭへのアクセス
を行う前に、実レジスタ２０の内容を書き換える場合に
は、ＣＰＵ１により前段レジスタ２１のレジスタｒｅｇ
１ａ〜ｒｅｇＮａに対して設定値の書き込みを行う（図
５：ステップＳ１）。

【００５２】具体的には、図６に示すように、ＡＳＩＣ
５は、ＣＰＵ１から出力されるアドレスストローブ信号
ＡＳ＃の立ち下がりで、ＣＰＵ１からアドレスバスを介
して出力されレジスタｒｅｇ１ａに対応するアドレスデ
ータを読み取り、ＣＰＵ１からデータバスを介して出力
される設定値データをレジスタｒｅｇ１ａに書き込む。
そして、ＡＳＩＣ５はＣＰＵ１に対してこのサイクルの
終わりを示すレディ信号ＲＥＡＤＹ＃を出力する。この
ようにして、図６に期間Ｔ１で示されるレジスタｒｅｇ
１ａに対するライトサイクルが終了する。

【００５３】以下、同様に、図６に期間Ｔ２・・・・Ｔ
ｎで示されるように、レジスタｒｅｇ２ａ〜レジスタｒ
ｅｇＮａに対するライトサイクルを終了させ、前段レジ
スタ２１の全てのレジスタｒｅｇ１ａ〜レジスタｒｅｇ
Ｎａに対する設定値の書き込みを行う。

【００５４】次に、ＣＰＵ１から一斉ライト回路２２に
対して制御データを出力することにより、当該一斉ライ
ト回路２２からＡＳＩＣ５に対して一斉ライト命令を出
力させ、前段レジスタ２１のレジスタｒｅｇ１ａ〜レジ
スタｒｅｇＮａの内容を実レジスタ２０のレジスタｒｅ
ｇ１ｂ〜レジスタｒｅｇＮｂに一斉に転送する（図５：
ステップＳ２）。

【００５５】具体的には、図６に示すように、期間Ｔｎ
＋１の一斉ライトサイクルにて、まずアドレスストロー
ブ信号ＡＳ＃の立ち下がりで一斉ライト回路２２に対応
するアドレスデータを読み取り、制御データを当該アド
レスデータで示される一斉ライト回路２２に書き込む。
そして、ＣＰＵ１に対してサイクルの終了を示すレディ
信号ＲＥＡＤＹ＃を出力する。なお、このように一斉ラ
イト回路２２はメモリマップ上に割り当てられているた
め、ＣＰＵ１とＡＳＩＣ５との間の特別の制御線を設け
る必要がなく、省配線化に有効である。

【００５６】また、以上のように実レジスタ２０を設定
した後は、メモリ制御回路５ａが当該実レジスタ２０を
参照しながらＤＲＡＭに対してローアドレスストローブ
信号及びコラムアドレスストローブ信号等の制御信号を
出力し、ＤＲＡＭに対する適切なアクセスが行われる
（図６：ステップＳ３）。

【００５７】一方、ＤＲＡＭの動作モードを変更する時
のような、前記実レジスタ２０の内容を変更する必要が
生じた場合には、本実施形態においては、前記前段レジ
スタ２１の内容の書き換えを行う。従って、ＣＰＵ１か
らのＤＲＡＭに対するアクセスが継続して行われていて
も、直接前記実レジスタ２０の内容を書き換えないの
で、その書き換えの順序によらず、前記実レジスタ２０
のレジスタｒｅｇ１ｂ〜レジスタｒｅｇＮｂ間において
内容に矛盾を生じさせない。従って、正常なアクセスを
行うことができる。

【００５８】つまり、本実施形態では、このような場合
においても、まず、前段レジスタ２１のレジスタｒｅｇ
１ａ〜レジスタｒｅｇＮａに対する設定値の書き込みを
行う（図５：ステップＳ４）。このようにレジスタｒｅ
ｇ１ａ〜レジスタｒｅｇＮａの内容を書き換えても、Ｄ
ＲＡＭの制御に実際に用いられているレジスタは、実レ
ジスタのレジスタｒｅｇ１ｂ〜レジスタｒｅｇＮｂであ
るから、ＤＲＡＭの制御に悪影響を与えることはない。

【００５９】そして、前段レジスタ２１の全てのレジス
タｒｅｇ１ａ〜レジスタｒｅｇＮａに対する新たな設定
値の書き込みが終了した後は、上述のように、一斉ライ
ト回路２２を介して、上述のようにして書き換えた前段
レジスタ２１のレジスタｒｅｇ１ａ〜レジスタｒｅｇＮ
ａの内容を、実レジスタ２０のレジスタｒｅｇ１ｂ〜レ
ジスタｒｅｇＮｂに一斉に転送する。従って、ＡＳＩＣ
５からＤＲＡＭに対して実レジスタ２０のレジスタｒｅ
ｇ１ｂ〜レジスタｒｅｇＮｂを参照した制御信号の出力
が行われている場合でも、実レジスタ２０のレジスタｒ
ｅｇ１ｂ〜レジスタｒｅｇＮｂ相互間における矛盾を生
じさせることなく、レジスタｒｅｇ１ｂ〜レジスタｒｅ
ｇＮｂの書き換えが行われる。

【００６０】また、本実施形態においては、前段レジス
タ２１は、実レジスタ２０に対応する全てのビットが書
き換え可能なビットとして構成される必要はない。前述
のように、実際に有効な設定ビットは実レジスタ２０を
構成するレジスタｒｅｇ１ｂ〜レジスタｒｅｇＮｂの夫
々のレジスタの特定のビットであるため、その有効な設
定ビットに相当するビットのみを書き換え可能なビット
として、前段レジスタ２１を構成しても良い。有効な設
定ビット以外は回路的に所定レベルが維持されるように
構成する等により、一斉ライトが実行される際に、所定
のレベルの信号が出力される構成としておけばよい訳で
ある。

【００６１】このような構成を採った場合には、設定不
要な実レジスタ２０中のレジスタに相当する前段レジス
タ２１は設ける必要がないことは言うまでもない。

【００６２】また更に、前段レジスタ２１は、実レジス
タ２０の各レジスタ毎に対応している必要もない。即
ち、図７に示すように、実レジスタ２０のレジスタｒｅ
ｇ１ｂ〜レジスタｒｅｇＮｂの各レジスタの有効な設定
ビットに相当するビットを、１つあるいは複数の前段レ
ジスタ２１のレジスタｒｅｇ１ａ，ｒｅｇ２ａ，・・・ｒ
ｅｇＮａの所定のビットエリア（例えば、３１ビット目
と３０ビット目の上位２ビットのエリア等）である［ｒ
ｅｇ１ｂ］Ｂ，［ｒｅｇ２ｂ］Ｂ，・・・［ｒｅｇＮｂ］
Ｂに構成し、前述の一斉ライト回路２２Ａにこれら［ｒ
ｅｇ１ｂ］Ｂ等のビットエリアを前段レジスタ２１のレ
ジスタｒｅｇ１ａ，ｒｅｇ２ａ，・・・ｒｅｇＮａから抽
出するビット領域抽出回路２２Ｂを設ける。そして、こ
のビット領域抽出回路２２Ｂで抽出されたビットを実レ
ジスタ２０の形態（３２ｂｉｔ）に合わせて設定不要な
ビットには所定のレベル信号を発生するようにして実レ
ジスタの形に再構成するレジスタビット再構成回路２２
Ｃを設け、この再構成されたレジスタ値［ｒｅｇ１ｂ］
〜［ｒｅｇＮｂ］を実レジスタ２０に一斉にライトして
も良い。

【００６３】このレジスタビット再構成回路２２Ｃは、
各レジスタの所定ビットエリア［ｒｅｇ１ｂ］Ｂ等に対
応させて複数設けても良いし、システムクロック信号等
に同期させて、ビット領域抽出回路２２Ｃの抽出するビ
ットエリア毎に前述のように、前段レジスタ２１のレジ
スタｒｅｇ１ａ〜レジスタｒｅｇＮａに再構成したレジ
スタ値を記憶させてから、前述と同様に一斉ライトを行
っても良い。つまり、設定すべきビットをまとめて前段
レジスタ２１の個数を減らすことにより、ＣＰＵの実行
する設定のための書き込み回数を減らすことができる。

【００６４】以上説明したように、本実施形態の構成に
よれば、ＣＰＵ１によるＤＲＡＭに対するアクセスが行
われている場合であっても、制御用のレジスタの内容の
書き換え順序を特別な順序に変更することなく、容易に
その内容を書き換えることができるので、その処理が極
めて容易である。

【００６５】なお、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いるデータ処理システムであれば、他のシステムにも適
用可能である。例えばパーソナルコンピュータ、ワード
プロセッサ、複写機、通信装置等のデータ処理システム
に適用可能である。

【００６６】

【発明の効果】請求項１に記載の記憶装置の制御装置に
よれば、記憶装置に対する制御信号の出力タイミング設
定用の複数のレジスタの内容を書き換える際には、当該
複数のレジスタの前段に設けられた前段レジスタの内容
を書き換えた後に、前段レジスタから前記複数のレジス
タへ一斉に転送するように構成したので、レジスタの内
容の書き換え順序によらずに、各内容の間で矛盾を生じ
させることなく、各内容の書き換えを行うことができ
る。従って、記憶装置に対する制御動作実行中において
も制御信号の出力タイミングの変更が可能であり、記憶
装置の制御を容易かつ円滑に行うことができる。

【００６７】請求項２に記載の記憶装置の制御装置によ
れば、予め定められた特定のアドレスに対して、前記処
理装置によるアクセスが行われた場合に、前記一斉転送
を行うように構成したので、前記処理装置と前記制御装
置との間に特定の制御線を新たに設けることなく、既存
のアドレスバス及びデータバスを用いて、前記前段レジ
スタから前記複数のレジスタへの前記制御値の一斉書き
込み処理を行うことができる。

【００６８】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、記憶装置に対する制
御信号の出力タイミング設定用の複数のレジスタの内容
を書き換える際には、当該複数のレジスタの前段に設け
られた前段レジスタの内容を書き換えた後に、前段レジ
スタから前記複数のレジスタへ一斉に転送するように構
成したので、レジスタの内容の書き換え順序によらず
に、各内容の間で矛盾を生じさせることなく、各内容の
書き換えを行うことができる。従って、記憶装置に対す
る制御動作実行中においても制御信号の出力タイミング
の変更が可能であり、記憶装置の制御を容易かつ円滑に
行うことができる。

【００６９】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、予め定められた特定
のアドレスに対して、前記処理装置によるアクセスが行
われた場合に、前記一斉転送を行うように構成したの
で、前記処理装置と前記制御装置との間に特定の制御線
を新たに設けることなく、既存のアドレスバス及びデー
タバスを用いて、前記前段レジスタから前記複数のレジ
スタへの前記制御値の一斉書き込み処理を行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。

【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図３】図１または図２のプロック図における記憶装置
の制御装置に備えられた、記憶装置の制御信号出力タイ
ミング設定用のレジスタの構成を示す図である。

【図４】図１のデータ処理システムにおけるメモリマッ
プを示す図である。

【図５】図１のデータ処理システムにおける前記レジス
タの内容を書き換える処理のフローチャートである。

【図６】図１のデータ処理システムにおける前記レジス
タの内容を書き換える処理のタイミングチャートであ
る。

【図７】本発明の他の実施形態における記憶装置の制御
装置の概略構成を示すブロック図である。

【図８】従来のデータ処理システムにおける前記レジス
タの内容を書き換える処理のフローチャートである。

【符号の説明】

１…ＣＰＵ ２…ＲＯＭ ３…内蔵ＲＡＭ ４…拡張ＲＡＭ ５…ＡＳＩＣ ５ａ…メモリ制御回路 ５ｂ…Ｉ／Ｏ制御回路 ５ｃ…エンジン制御回路 ５ｄ…Ｉ／Ｆ制御回路 ６…ＳＷパネル ７…プリントエンジン １０…ホスト ２０…実レジスタ ２１…前段レジスタ ２２…一斉ライト回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタを備え、記憶装置に対し
   て出力する制御信号のタイミングを、記憶装置からのデ
   ータの読み出しまたは記憶装置に対するデータの書き込
   みを行う処理装置から前記複数のレジスタに書き込まれ
   た制御値に基づいて設定する記憶装置の制御装置であっ
   て、 前記複数のレジスタの前段に設けられ、前記複数のレジ
   スタの制御値書き込み領域に相当する制御値書き込み領
   域を備えて前記処理装置による書き込みが行われる前段
   レジスタと前記処理装置による前記前段レジスタに対す
   る制御値の書き込み完了後の所定のタイミングにて、前
   記前段レジスタから前記複数のレジスタへの前記制御値
   の一斉転送を行う転送手段と、 を備えたことを特徴とする記憶装置の制御装置。
2. 【請求項２】 前記転送手段は、予め定められた特定の
   アドレスに対して、前記処理装置によるアクセスが行わ
   れた場合に、前記一斉転送を行うことを特徴とする請求
   項１に記載の記憶装置の制御装置。
3. 【請求項３】 記憶装置と、記憶装置からのデータの読
   み出しまたは記憶装置に対するデータの書き込みを行う
   処理装置と、記憶装置に対して出力する制御信号のタイ
   ミングを、前記処理装置から複数のレジスタに書き込ま
   れた制御値に基づいて設定する記憶装置の制御装置とを
   備えたデータ処理システムにおける記憶装置の制御方法
   であって、 前記処理装置からの制御値を、前記複数のレジスタの書
   き込み前に格納する格納工程と、 前記格納工程の完了後の所定のタイミングにて、格納し
   た前記制御値を前記複数のレジスタに一斉転送する転送
   工程と、 を備えたことを特徴とするデータ処理システムにおける
   記憶装置の制御方法。
4. 【請求項４】 前記転送工程は、予め定められた特定の
   アドレスに対して、 前記処理装置によるアクセスが行われた場合に、前記一
   斉転送を行う工程であることを特徴とする請求項３に記
   載のデータ処理システムにおける記憶装置の制御方法。