JPH10154005A - プログラマブルコントローラの入出力制御方式 - Google Patents
プログラマブルコントローラの入出力制御方式Info
- Publication number
- JPH10154005A JPH10154005A JP31250396A JP31250396A JPH10154005A JP H10154005 A JPH10154005 A JP H10154005A JP 31250396 A JP31250396 A JP 31250396A JP 31250396 A JP31250396 A JP 31250396A JP H10154005 A JPH10154005 A JP H10154005A
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- output
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【課題】 ＰＣの基本的処理は、外部信号をＣＰＵの入
力メモリに取り込み、演算部でユーザが作成したプログ
ラムの内容に従って入力メモリや内部メモリを使って制
御演算を行い、外部に信号出力したしいデータを出力メ
モリに書き込み、外部に出力する。この処理は１スキャ
ン内にシリーズに順番に行われる。この１スキャン内で
演算の処理時間以外に、外部の入出力部から入出力メモ
リへの転送も行われるので、高速スキャンが困難となっ
ている。 【解決手段】 入力メモリ２（出力メモリ３）を同じメ
モリマップ上に同一容量で２面持たせ、一面を演算部が
利用しているとき他面は入力メモリ又は入力データの更
新（出力メモリ又は出力データの更新）に使用し、各々
の処理が終わった後、両メモリを切り替えて使用する。
力メモリに取り込み、演算部でユーザが作成したプログ
ラムの内容に従って入力メモリや内部メモリを使って制
御演算を行い、外部に信号出力したしいデータを出力メ
モリに書き込み、外部に出力する。この処理は１スキャ
ン内にシリーズに順番に行われる。この１スキャン内で
演算の処理時間以外に、外部の入出力部から入出力メモ
リへの転送も行われるので、高速スキャンが困難となっ
ている。 【解決手段】 入力メモリ２（出力メモリ３）を同じメ
モリマップ上に同一容量で２面持たせ、一面を演算部が
利用しているとき他面は入力メモリ又は入力データの更
新（出力メモリ又は出力データの更新）に使用し、各々
の処理が終わった後、両メモリを切り替えて使用する。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブルコン
トローラに関し、特に、高速スキャンができるようにし
た入出力制御方式に関する。
トローラに関し、特に、高速スキャンができるようにし
た入出力制御方式に関する。
【０００２】
【従来の技術】一般的にプログラマブルコントローラ
は、ＣＰＵ（中央演算処理装置）モジュールから成り、
このＣＰＵモジュールは演算部と、データメモリと、プ
ログラムメモリ等から構成され、ＣＰＵモジュールと複
数の入出力モジュールとは、ベースに走らせたシステム
バスとで結合されている。
は、ＣＰＵ（中央演算処理装置）モジュールから成り、
このＣＰＵモジュールは演算部と、データメモリと、プ
ログラムメモリ等から構成され、ＣＰＵモジュールと複
数の入出力モジュールとは、ベースに走らせたシステム
バスとで結合されている。
【０００３】図３はこの一般的なプログラマブルコント
ローラの構成の概念図で、１０はＣＰＵモジュール、１
１は演算部、１２はデータメモリで、入力メモリ１２
ａ，出力メモリ１２ｂ，および内部メモリ１２ｃからり
成る。１３はプログラムメモリ、１４は複数の入出力
（Ｉ／Ｏ）モジュールで、この入出力モジュール１４と
ＣＰＵモジュール１０とはベースに走られたシステムバ
ス１５で結合される。
ローラの構成の概念図で、１０はＣＰＵモジュール、１
１は演算部、１２はデータメモリで、入力メモリ１２
ａ，出力メモリ１２ｂ，および内部メモリ１２ｃからり
成る。１３はプログラムメモリ、１４は複数の入出力
（Ｉ／Ｏ）モジュールで、この入出力モジュール１４と
ＣＰＵモジュール１０とはベースに走られたシステムバ
ス１５で結合される。
【０００４】このプログラマブルコントローラ（以下、
ＰＣと略称する）の処理の基本的な流れは、図４に示す
ように入力モジュールで外部の信号を取り込み、システ
ムバス１５を経由して入力メモリ１２ａに書き込まれ
る。演算部１１は、ユーザが作成したプログラムメモリ
の内容に従い、入力メモリ１２ａや出力メモリ１２ｂお
よび内部メモリ１２ｃ等を使って制御演算を行って外部
に信号出力したいデータを出力メモリ１２ｂに、内部保
持しておきたいデータを内部メモリ１２ｃに書き込みこ
れを繰り返す。
ＰＣと略称する）の処理の基本的な流れは、図４に示す
ように入力モジュールで外部の信号を取り込み、システ
ムバス１５を経由して入力メモリ１２ａに書き込まれ
る。演算部１１は、ユーザが作成したプログラムメモリ
の内容に従い、入力メモリ１２ａや出力メモリ１２ｂお
よび内部メモリ１２ｃ等を使って制御演算を行って外部
に信号出力したいデータを出力メモリ１２ｂに、内部保
持しておきたいデータを内部メモリ１２ｃに書き込みこ
れを繰り返す。
【０００５】出力メモリ１２ｂに書かれた内容は、シス
テムバス１５を経由して出力モジュールに転送され、外
部へ出力される。
テムバス１５を経由して出力モジュールに転送され、外
部へ出力される。
【０００６】入力モジュールから入力メモリ１２ａへの
転送、および出力メモリ１２ｂから出力モジュールへの
転送は、ＣＰＵモジュールが一般的に行うが、それはシ
ステムに要求される速度性能や規模等により演算部１１
が行ったり、専用のコントローラが行ったりする。これ
らの処理はシリーズに順番に行われ、入力−演算−出力
を１スキャンとして、繰り返し実行される。
転送、および出力メモリ１２ｂから出力モジュールへの
転送は、ＣＰＵモジュールが一般的に行うが、それはシ
ステムに要求される速度性能や規模等により演算部１１
が行ったり、専用のコントローラが行ったりする。これ
らの処理はシリーズに順番に行われ、入力−演算−出力
を１スキャンとして、繰り返し実行される。
【０００７】入力メモリは、入力モジュールからデータ
が転送された後、演算部で演算に用いられ、出力メモリ
は演算部から出力メモリに書かれた後、そのデータが出
力モジュールへの転送に用いられる。
が転送された後、演算部で演算に用いられ、出力メモリ
は演算部から出力メモリに書かれた後、そのデータが出
力モジュールへの転送に用いられる。
【０００８】
【発明が解決しようとする課題】上記の従来の技術によ
ると、スキャンのための処理は、定められた順番に従っ
てシリーズに順番に行われるため、演算部の処理時間以
外に入力モジュールから入力メモリへの転送や、出力メ
モリから出力モジュールへの転送も、１スキャンの中で
行われ、処理時間として無視できない。
ると、スキャンのための処理は、定められた順番に従っ
てシリーズに順番に行われるため、演算部の処理時間以
外に入力モジュールから入力メモリへの転送や、出力メ
モリから出力モジュールへの転送も、１スキャンの中で
行われ、処理時間として無視できない。
【０００９】一般に、モジュール内のバスは、信号線の
引き回しが短いためアクセスタイムも短いが、モジュー
ル外へのバスは、信号線の引き回しが長いのと、外乱を
受けやすいためにアクセスタイムが長い。従って、スキ
ャンタイムを伸ばす大きな要因となっていて、高速スキ
ャンが困難となっている。
引き回しが短いためアクセスタイムも短いが、モジュー
ル外へのバスは、信号線の引き回しが長いのと、外乱を
受けやすいためにアクセスタイムが長い。従って、スキ
ャンタイムを伸ばす大きな要因となっていて、高速スキ
ャンが困難となっている。
【００１０】以上の点に鑑み、本発明は、入出力メモリ
と入出力モジュールの転送時間と、演算部の演算時間を
重畳させて処理することにより、高速スキャンの実現を
図るとともに、入力信号を取り込んでから出力信号を出
すまでのレスポンスを速くすることを目的とするもので
ある。
と入出力モジュールの転送時間と、演算部の演算時間を
重畳させて処理することにより、高速スキャンの実現を
図るとともに、入力信号を取り込んでから出力信号を出
すまでのレスポンスを速くすることを目的とするもので
ある。
【００１１】
【課題を解決するための手段】本発明において、上記の
課題を解決するための手段は、プログラマブルコントロ
ーラのＣＰＵ（中央演算処理装置）モジュールの入力メ
モリおよび出力メモリを、同じメモリマップ上に同一容
量で２面もたせる。そして、入力メモリにおいては、一
方の面（以下、一面と称す）を演算部が使用している
時、他方の面（以下、他面と称す）を入力モジュールか
ら入力データの更新に使用する。
課題を解決するための手段は、プログラマブルコントロ
ーラのＣＰＵ（中央演算処理装置）モジュールの入力メ
モリおよび出力メモリを、同じメモリマップ上に同一容
量で２面もたせる。そして、入力メモリにおいては、一
方の面（以下、一面と称す）を演算部が使用している
時、他方の面（以下、他面と称す）を入力モジュールか
ら入力データの更新に使用する。
【００１２】また、出力メモリは、出力メモリの一面を
演算部に使用しているとき、他面を出力メモリから出力
モジュールへのデータの更新に使用する。
演算部に使用しているとき、他面を出力メモリから出力
モジュールへのデータの更新に使用する。
【００１３】そして、各々の処理が終わった時、入力メ
モリの両面の切り替えと、出力メモリ両面の切り替えを
行い、各々のもう一面の用途を入れ替える。
モリの両面の切り替えと、出力メモリ両面の切り替えを
行い、各々のもう一面の用途を入れ替える。
【００１４】このように、交互に２面のメモリを使用す
ることにより、入出力メモリと入出力モジュールの転送
時間と、演算部の演算時間を重畳させて処理することが
可能となる。このように処理することにより、プログラ
マブルコントローラのスキャンタイムが上記のいずれか
長い方の処理時間に限定され、高速スキャンが実現でき
る。
ることにより、入出力メモリと入出力モジュールの転送
時間と、演算部の演算時間を重畳させて処理することが
可能となる。このように処理することにより、プログラ
マブルコントローラのスキャンタイムが上記のいずれか
長い方の処理時間に限定され、高速スキャンが実現でき
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
によって説明する。
によって説明する。
【００１６】図１は本発明の実施の形態を説明するため
のＣＰＵモジュールの要部の概略図で、高速スキャンが
要求される場合の入力モジュールから入力メモリへの転
送と演算部へのデータのインタフェースの仕方と、演算
部と出力メモリから出力モジュールに転送するインタフ
ェースの仕方に関する部分である。
のＣＰＵモジュールの要部の概略図で、高速スキャンが
要求される場合の入力モジュールから入力メモリへの転
送と演算部へのデータのインタフェースの仕方と、演算
部と出力メモリから出力モジュールに転送するインタフ
ェースの仕方に関する部分である。
【００１７】図１において、１は演算部で図３の演算部
１１に相当し、２および３は入力メモリおよび出力メモ
リで、図３の入力メモリ１２ａおよび出力メモリ１２ｂ
に相当する。
１１に相当し、２および３は入力メモリおよび出力メモ
リで、図３の入力メモリ１２ａおよび出力メモリ１２ｂ
に相当する。
【００１８】入力メモリ２は、同じメモリマップ上に同
一容量で２面（１）と（２）を持たせたもので、この２
面の入力メモリ２は一面、例えば２−（１）を演算部の
入力メモリとしてデータメモリ空間にマッピングしてい
る時、他面の２−（２）は入力モジュールからの入力メ
モリとして使用し、この両面は自由に切り替え使用がで
きるようにする。
一容量で２面（１）と（２）を持たせたもので、この２
面の入力メモリ２は一面、例えば２−（１）を演算部の
入力メモリとしてデータメモリ空間にマッピングしてい
る時、他面の２−（２）は入力モジュールからの入力メ
モリとして使用し、この両面は自由に切り替え使用がで
きるようにする。
【００１９】また、出力メモリ３も同様に出力メモリを
２面（１）と（２）を持たせ、その一面３−（１）を演
算部からの出力メモリとして使用しているとき、他面３
−（２）は出力モジュールへ転送するデータを格納する
出力メモリとして使用し、これを自由に切り替え使用可
能とする。
２面（１）と（２）を持たせ、その一面３−（１）を演
算部からの出力メモリとして使用しているとき、他面３
−（２）は出力モジュールへ転送するデータを格納する
出力メモリとして使用し、これを自由に切り替え使用可
能とする。
【００２０】図２は本発明の演算用タイムチャートで、
入力モジュールから転送されたデータを入力メモリ２の
一面（１）に書き込み、これと出力メモリ３の一面
（１）のデータを演算に使用しているとき、入力メモリ
２の他面（２）は入力モジュールからの入力データの更
新に、出力メモリ３の他面（２）を出力メモリから出力
モジュールへのデータ更新に使用する。
入力モジュールから転送されたデータを入力メモリ２の
一面（１）に書き込み、これと出力メモリ３の一面
（１）のデータを演算に使用しているとき、入力メモリ
２の他面（２）は入力モジュールからの入力データの更
新に、出力メモリ３の他面（２）を出力メモリから出力
モジュールへのデータ更新に使用する。
【００２１】そして、各々の処理が終わったとき、入力
メモリの両面の切り替えと、出力メモリの両面の切り替
えを行い、入力メモリ２の他面（２）と出力メモリ３の
他面（２）を演算に利用し、入力メモリ２の一面（１）
を入力データの更新に、また出力メモリの一面（１）を
出力モジュールへのデータ更新に使用する。
メモリの両面の切り替えと、出力メモリの両面の切り替
えを行い、入力メモリ２の他面（２）と出力メモリ３の
他面（２）を演算に利用し、入力メモリ２の一面（１）
を入力データの更新に、また出力メモリの一面（１）を
出力モジュールへのデータ更新に使用する。
【００２２】このように、入力メモリの片方の面を演算
部が使用している時、もう一方の面を入力モジュールか
ら入力データの更新に使用し、また出力メモリの片方の
面を演算部が使用している時、もう一方の面を出力メモ
リから出力モジュールへのデータの更新に使用する。そ
して、各々の処理が終わったとき、入力メモリの切り替
え、出力メモリの切り替えを行い、各々のもう一面の用
途を入れ替え、交互に２面のメモリを使用し、入出力メ
モリと、入出力モジュールの転送時間と、演算部の演算
時間を重畳させて処理することで高速スキャンが可能と
なる。
部が使用している時、もう一方の面を入力モジュールか
ら入力データの更新に使用し、また出力メモリの片方の
面を演算部が使用している時、もう一方の面を出力メモ
リから出力モジュールへのデータの更新に使用する。そ
して、各々の処理が終わったとき、入力メモリの切り替
え、出力メモリの切り替えを行い、各々のもう一面の用
途を入れ替え、交互に２面のメモリを使用し、入出力メ
モリと、入出力モジュールの転送時間と、演算部の演算
時間を重畳させて処理することで高速スキャンが可能と
なる。
【００２３】
【発明の効果】以上のように本発明は、入力メモリと出
力メモリを夫々同じメモリマップ上に同一容量で２面も
たせて、入力メモリは一方の面を演算部が使用している
ときは、もう一方の面を入力モジュールから入力データ
の更新に使用し、出力メモリにおいては、一方の面を演
算部が使用しているときは、もう一方の面を出力メモリ
から出力モジュールへのデータの更新に使用して、入出
力メモリと入出力モジュールの転送時間と、演算時間を
重畳させて処理するので、プログラマブルコントローラ
のスキャンタイムが上記のどちらか長い方の処理時間に
限定させることができ、従来のようにシリーズで処理す
る場合と比較して高速スキャンが実現でき、且つ、入力
信号を取り込んでから出力信号を出すまでのレスポンス
が極めて速くなる等の効果を奏する。
力メモリを夫々同じメモリマップ上に同一容量で２面も
たせて、入力メモリは一方の面を演算部が使用している
ときは、もう一方の面を入力モジュールから入力データ
の更新に使用し、出力メモリにおいては、一方の面を演
算部が使用しているときは、もう一方の面を出力メモリ
から出力モジュールへのデータの更新に使用して、入出
力メモリと入出力モジュールの転送時間と、演算時間を
重畳させて処理するので、プログラマブルコントローラ
のスキャンタイムが上記のどちらか長い方の処理時間に
限定させることができ、従来のようにシリーズで処理す
る場合と比較して高速スキャンが実現でき、且つ、入力
信号を取り込んでから出力信号を出すまでのレスポンス
が極めて速くなる等の効果を奏する。
【図１】本発明の説明図。
【図２】本発明の演算用タイムチャート。
【図３】プログラマブルコントローラの構成図。
【図４】従来の演算用タイムチャート。
【符号の説明】 １…演算部 ２…入力メモリ ３…出力メモリ １０…ＣＰＵ １１…演算部 １２…データメモリ １２ａ…入力メモリ １２ｂ…出力メモリ １２ｃ…内部メモリ １３…プログラムメモリ １４…入出力モジュール １５…システムバス。
Claims (5)
- 【請求項１】 演算部，データメモリおよびプログラム
メモリを有するＣＰＵモジュールを、複数の入出力モジ
ュールとシステムバスで結合してなるプログラマブルコ
ントローラにおいて、前記データメモリの入力メモリ
を、同じメモリマップ上に同一容量で２面持たせ、一方
の面を演算部の入力メモリとしてデータメモリ空間にマ
ッピングしているとき、他方の面は入力モジュールから
の入力メモリとして使用し、この２面を自由に切り替え
て使用可能としたことを特徴とするプログラマブルコン
トローラの入出力制御方式。 - 【請求項２】 請求項１記載の入力メモリの一方の面を
演算部が使用しているとき、他方の面を入力モジュール
からの入力データの更新に使用するようにしたことを特
徴とするプログラマブルコントローラの入出力制御方
式。 - 【請求項３】 演算部，データメモリおよびプログラム
メモリを有するＣＰＵモジュールを複数の入出力モジュ
ールとシステムバスで結合してなるプログラマブルコン
トローラにおいて、前記データメモリの出力メモリを、
同じメモリマップ上に同一容量で２面持たせ、一方の面
を演算部からの出力メモリとして使用しているとき、他
方の面は出力モジュールへ転送するデータを格納する出
力メモリとして使用し、この２面を自由に切り替えて使
用可能としたことを特徴とするプログラマブルコントロ
ーラの入出力制御方式。 - 【請求項４】 請求項３記載の出力メモリの一方の面を
演算部が使用しているとき、他方の面を出力メモリから
出力モジュールへのデータの更新に使用するようにした
ことを特徴とするプログラマブルコントローラの入出力
制御方式。 - 【請求項５】 演算部，データメモリおよびプログラム
メモリを有するＣＰＵモジュールを複数の入出力モジュ
ールとシステムバスで結合してなるプログラマブルコン
トローラにおいて、前記データメモリの入力メモリおよ
び出力メモリを、夫々同じメモリマップ上に同一容量で
２面持たせ、入力メモリの一方の面を演算部が使用して
いるとき、他方の面を入力モジュールから入力データの
更新に使用し、出力メモリの一方の面を演算部が使用し
ているとき、他方の面を出力メモリから出力モジュール
へのデータの更新に使用し、各々の処理が終了したと
き、入力メモリおよび出力メモリの各切り替えを行って
各面の用途を入れ替えるようにしたことを特徴とするプ
ログラマブルコントローラの入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31250396A JPH10154005A (ja) | 1996-11-25 | 1996-11-25 | プログラマブルコントローラの入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31250396A JPH10154005A (ja) | 1996-11-25 | 1996-11-25 | プログラマブルコントローラの入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154005A true JPH10154005A (ja) | 1998-06-09 |
Family
ID=18030009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31250396A Pending JPH10154005A (ja) | 1996-11-25 | 1996-11-25 | プログラマブルコントローラの入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141648A (ja) * | 2014-01-30 | 2015-08-03 | 三菱電機株式会社 | プログラマブルコントローラ |
| JP6113374B1 (ja) * | 2016-01-14 | 2017-04-12 | 三菱電機株式会社 | プログラマブルロジックコントローラ |
-
1996
- 1996-11-25 JP JP31250396A patent/JPH10154005A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141648A (ja) * | 2014-01-30 | 2015-08-03 | 三菱電機株式会社 | プログラマブルコントローラ |
| JP6113374B1 (ja) * | 2016-01-14 | 2017-04-12 | 三菱電機株式会社 | プログラマブルロジックコントローラ |
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