JPH0721117A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH0721117A JPH0721117A JP16240693A JP16240693A JPH0721117A JP H0721117 A JPH0721117 A JP H0721117A JP 16240693 A JP16240693 A JP 16240693A JP 16240693 A JP16240693 A JP 16240693A JP H0721117 A JPH0721117 A JP H0721117A
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- Japan
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- transfer
- dma
- timer
- signal
- dma transfer
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Abstract
(57)【要約】
【目的】 マイコン内蔵DMACのアレイチェーン転送モー
ド及びリンクアレイチェーン転送モードにおいて、１回
のDMA 転送要求でそのチャネルの１ブロック分のみを転
送できるようにする。 【構成】 本発明に係るDMACは、１回のDMA 転送要求で
１ブロックのみ転送するような転送モード回路を備えた
ものであり、１ブロック分の転送データのバイト数を転
送カウンタレジスタ４によって計数させ、これが０にな
ったところでバス使用権をCPU 25に渡す。
ド及びリンクアレイチェーン転送モードにおいて、１回
のDMA 転送要求でそのチャネルの１ブロック分のみを転
送できるようにする。 【構成】 本発明に係るDMACは、１回のDMA 転送要求で
１ブロックのみ転送するような転送モード回路を備えた
ものであり、１ブロック分の転送データのバイト数を転
送カウンタレジスタ４によって計数させ、これが０にな
ったところでバス使用権をCPU 25に渡す。
Description
【０００１】
【産業上の利用分野】本発明は、シングルチップマイク
ロコンピュータに内蔵されるダイレクトメモリアクセス
コントローラに関する。
ロコンピュータに内蔵されるダイレクトメモリアクセス
コントローラに関する。
【０００２】
【従来の技術】図８は、従来のシングルチップマイクロ
コンピュータ (以下、マイコンという) に内蔵されたダ
イレクトメモリアクセスコントローラ (以下、DMACとい
う) の要部ブロック図である。ここで30はマイコン内の
アドレスバス、31a 、31b は夫々マイコン内のデータバ
ス上位、データバス下位を表している。また、32a 、32
b はDMA 転送を行う際に転送元開始番地を指定するソー
スアドレスレジスタ (以下SAR という）及び転送先開始
番地を指定するデステイネーションアドレスレジスタ
(以下DAR という) である。33a 、33b はDMA 転送デー
タを一時ラッチするDMA ラッチを示す。34はマイコンで
あり、35、36は夫々DMA 転送の対象となるメモリ１下
位、メモリ１上位を表す。更に、37、38は夫々メモリ２
下位、メモリ２上位を表す。
コンピュータ (以下、マイコンという) に内蔵されたダ
イレクトメモリアクセスコントローラ (以下、DMACとい
う) の要部ブロック図である。ここで30はマイコン内の
アドレスバス、31a 、31b は夫々マイコン内のデータバ
ス上位、データバス下位を表している。また、32a 、32
b はDMA 転送を行う際に転送元開始番地を指定するソー
スアドレスレジスタ (以下SAR という）及び転送先開始
番地を指定するデステイネーションアドレスレジスタ
(以下DAR という) である。33a 、33b はDMA 転送デー
タを一時ラッチするDMA ラッチを示す。34はマイコンで
あり、35、36は夫々DMA 転送の対象となるメモリ１下
位、メモリ１上位を表す。更に、37、38は夫々メモリ２
下位、メモリ２上位を表す。
【０００３】図９はマイコン34に内蔵されるDMACの略示
ブロック図である。39はバスの優先順位をコントロール
するバスアクセスコントローラであり、40はDMA 転送の
アドレス関係をコントロールするアドレス制御回路を表
す。41はSAR の値、42はDARの値を表す。43a 、43b 、4
3c 、43d はチャネル別のSAR 値、DAR 値を表し、順にS
AR 0 , DAR 0 の組、SAR 1 , DAR 1 の組、SAR 2 , DAR
2 の組、SAR 3 , DAR 3 の組である。44はDMA 転送の
モードを設定するモードレジスタであり、45は繰り返し
転送などの連続転送をコントロールする連続転送制御回
路である。46は転送カウンタ制御回路であり、転送カウ
ンタ群47をコントロールする。転送カウンタはSAR に格
納された転送元開始番地から何バイト分転送するかを設
定するものであり、DMA 転送ごとにカウントを行う。48
a 、48b 、48c 、48d はチャネル別の転送カウンタを表
し、順に転送カウンタ0 、転送カウンタ1 、転送カウン
タ2 、転送カウンタ3 である。
ブロック図である。39はバスの優先順位をコントロール
するバスアクセスコントローラであり、40はDMA 転送の
アドレス関係をコントロールするアドレス制御回路を表
す。41はSAR の値、42はDARの値を表す。43a 、43b 、4
3c 、43d はチャネル別のSAR 値、DAR 値を表し、順にS
AR 0 , DAR 0 の組、SAR 1 , DAR 1 の組、SAR 2 , DAR
2 の組、SAR 3 , DAR 3 の組である。44はDMA 転送の
モードを設定するモードレジスタであり、45は繰り返し
転送などの連続転送をコントロールする連続転送制御回
路である。46は転送カウンタ制御回路であり、転送カウ
ンタ群47をコントロールする。転送カウンタはSAR に格
納された転送元開始番地から何バイト分転送するかを設
定するものであり、DMA 転送ごとにカウントを行う。48
a 、48b 、48c 、48d はチャネル別の転送カウンタを表
し、順に転送カウンタ0 、転送カウンタ1 、転送カウン
タ2 、転送カウンタ3 である。
【０００４】図10はDMA 転送時のタイミングチャートの
一例である。Ｅバーはバスイネーブル信号であり、Ｒ／
Ｗバーは読み出し書き込み制御信号である。更に、pc、
sp、dpは順にプログラムカウンタ値、SAR 値、DAR 値で
ある。
一例である。Ｅバーはバスイネーブル信号であり、Ｒ／
Ｗバーは読み出し書き込み制御信号である。更に、pc、
sp、dpは順にプログラムカウンタ値、SAR 値、DAR 値で
ある。
【０００５】図11はアレイチェーン転送モード時の各転
送パラメータのメモリ配置である。49は１ブロック分の
転送パラメータを表し、50a 、50b 、50c は順に転送元
開始番地1 、転送先開始番地1 、転送バイト数1 を表
す。51a 、51b 、51c は順に転送元開始番地2 、転送先
開始番地2 、転送バイト数2 を表し、52a 、52b 、52c
も同様に転送元開始番地3 、転送先開始番地3 、転送バ
イト数3 を表す。
送パラメータのメモリ配置である。49は１ブロック分の
転送パラメータを表し、50a 、50b 、50c は順に転送元
開始番地1 、転送先開始番地1 、転送バイト数1 を表
す。51a 、51b 、51c は順に転送元開始番地2 、転送先
開始番地2 、転送バイト数2 を表し、52a 、52b 、52c
も同様に転送元開始番地3 、転送先開始番地3 、転送バ
イト数3 を表す。
【０００６】図12はバースト転送を用いたアレイチェー
ン転送モードでのタイミングチャートである。A1、A2、
A3は夫々第１ブロックのアレイステート、第２ブロック
のアレイステート、第３ブロックのアレイステートを表
す。また、T1、T2、T3は夫々第１ブロックの転送ステー
ト、第２ブロックの転送ステート、第３ブロックの転送
ステートを表す。
ン転送モードでのタイミングチャートである。A1、A2、
A3は夫々第１ブロックのアレイステート、第２ブロック
のアレイステート、第３ブロックのアレイステートを表
す。また、T1、T2、T3は夫々第１ブロックの転送ステー
ト、第２ブロックの転送ステート、第３ブロックの転送
ステートを表す。
【０００７】図13はサイクルスチール転送を用いたアレ
イチェーン転送モードでのタイミングチャートである。
ここでT1a 、T1b は夫々第１ブロックの各転送単位であ
る。図14はマイコン内蔵タイマのカウント制御部の略示
ブロック図である。21はカウントソース、22はカウント
ソース21からの信号を入力とするマイコン内蔵タイマを
表し、23は外部入力端子24及びマイコン内部のCPU 25か
らの信号を入力とし、タイマがカウントを開始するとセ
ットされるカウント開始フラグを表している。また、29
はカウント開始フラグの立ち上がりで出力される検出信
号である。
イチェーン転送モードでのタイミングチャートである。
ここでT1a 、T1b は夫々第１ブロックの各転送単位であ
る。図14はマイコン内蔵タイマのカウント制御部の略示
ブロック図である。21はカウントソース、22はカウント
ソース21からの信号を入力とするマイコン内蔵タイマを
表し、23は外部入力端子24及びマイコン内部のCPU 25か
らの信号を入力とし、タイマがカウントを開始するとセ
ットされるカウント開始フラグを表している。また、29
はカウント開始フラグの立ち上がりで出力される検出信
号である。
【０００８】DMA 転送には転送元データを直接転送先番
地に書き込む１バスサイクル転送と、転送元データを一
時ラッチに格納し、次のサイクルで転送先番地に書き込
む２バスサイクル転送の２種類がある。また夫々に転送
方法として 1. DMA 転送を開始すると、設定したデータ全てを転送
し終わらない限りDMA 転送を終了しない“バースト転
送”及び 2. DMA 転送を開始すると１転送単位のDMA 転送終了ご
とに各チャネルのDMA 要求の優先順位を比較し、優先順
位の高いチャネルのDMA 転送を続けて行う“サイクルス
チール転送” がある。以下２バスサイクル転送のバースト転送を例に
とって従来のDMA 転送の動作説明を行う。
地に書き込む１バスサイクル転送と、転送元データを一
時ラッチに格納し、次のサイクルで転送先番地に書き込
む２バスサイクル転送の２種類がある。また夫々に転送
方法として 1. DMA 転送を開始すると、設定したデータ全てを転送
し終わらない限りDMA 転送を終了しない“バースト転
送”及び 2. DMA 転送を開始すると１転送単位のDMA 転送終了ご
とに各チャネルのDMA 要求の優先順位を比較し、優先順
位の高いチャネルのDMA 転送を続けて行う“サイクルス
チール転送” がある。以下２バスサイクル転送のバースト転送を例に
とって従来のDMA 転送の動作説明を行う。
【０００９】DMA 転送の許可が出ていれば、DMA 要求が
あり次第、図８のSAR 27a に書き込まれた転送元開始番
地をアドレスバス25に出力する。これは図10に示すspの
期間前半（ＥバーがＨレベルの期間）で行う。そしてそ
の番地に格納されているデータをメモリ1 下位30、上位
31からデータバス26b,26a を通してDMA ラッチ28a,28b
に格納する。これはspの期間後半 (ＥバーがＬレベルの
期間) で行う。次に図８のDAR 27b に書き込まれた転送
先開始番地をアドレスバス25に出力する。これは図９の
dpの初期前半に行う。そしてメモリ2 下位32、メモリ2
上位33の当該番地へDMA ラッチ28a,28b にある転送デー
タを格納する。これはdpの期間後半に行う。図10のdata
0 、1 はデータバスの状態を表している。ここまでの転
送動作が１転送単位である。バースト転送では転送番地
をインクリメント／デクリメントしながら、この１転送
単位を、設定した数だけ繰り返す。
あり次第、図８のSAR 27a に書き込まれた転送元開始番
地をアドレスバス25に出力する。これは図10に示すspの
期間前半（ＥバーがＨレベルの期間）で行う。そしてそ
の番地に格納されているデータをメモリ1 下位30、上位
31からデータバス26b,26a を通してDMA ラッチ28a,28b
に格納する。これはspの期間後半 (ＥバーがＬレベルの
期間) で行う。次に図８のDAR 27b に書き込まれた転送
先開始番地をアドレスバス25に出力する。これは図９の
dpの初期前半に行う。そしてメモリ2 下位32、メモリ2
上位33の当該番地へDMA ラッチ28a,28b にある転送デー
タを格納する。これはdpの期間後半に行う。図10のdata
0 、1 はデータバスの状態を表している。ここまでの転
送動作が１転送単位である。バースト転送では転送番地
をインクリメント／デクリメントしながら、この１転送
単位を、設定した数だけ繰り返す。
【００１０】一連の動作は図９に示す構成のDMACで行
う。モードレジスタ39で転送のモードを決定し、バスア
クセスコントローラ34がデータバスの使用状況を判断す
る。DMA 転送にデータバスが使用できるなら、アドレス
制御回路35は使用するチャネルのSAR 、DAR に転送元開
始番地と転送先開始番地を設定する。また、転送カウン
タ制御回路41は使用するチャネルの転送カウンタに転送
バイト数を設定する。DMA 転送が開始されるとアドレス
制御回路35は転送元開始番地と転送先開始番地をアドレ
スバスに出力し、１転送単位のDMA 転送ごとに転送カウ
ンタをデクリメントする。モードレジスタ39での設定が
連続転送ならば、連続転送制御回路40がアドレス制御回
路35と転送カウンタ制御回路41をコントロールし、連続
転送を行う。
う。モードレジスタ39で転送のモードを決定し、バスア
クセスコントローラ34がデータバスの使用状況を判断す
る。DMA 転送にデータバスが使用できるなら、アドレス
制御回路35は使用するチャネルのSAR 、DAR に転送元開
始番地と転送先開始番地を設定する。また、転送カウン
タ制御回路41は使用するチャネルの転送カウンタに転送
バイト数を設定する。DMA 転送が開始されるとアドレス
制御回路35は転送元開始番地と転送先開始番地をアドレ
スバスに出力し、１転送単位のDMA 転送ごとに転送カウ
ンタをデクリメントする。モードレジスタ39での設定が
連続転送ならば、連続転送制御回路40がアドレス制御回
路35と転送カウンタ制御回路41をコントロールし、連続
転送を行う。
【００１１】バースト転送は以下の４つの転送モードに
分類される。 1. 設定したDMA 転送を１度だけ行う“単転送モー
ド”。 2. 単転送を繰り返す“繰り返し転送モード”。 3. 転送パラメータをメモリに格納しておき、DMA 転送
の最初にそれらをSAR 、DAR 等のレジスタにロードして
から、実際のデータ転送を行う“アレイチェーン転送モ
ード”。 4. アレイチェーン転送モードの転送パラメータをメモ
リ上に分散して格納する“リンクアレイチェーン転送モ
ード”。 ３と４との相違点は、転送パラメータをメモリ上に連続
して格納するか分散して格納するかにあり、それ以外は
同様である。
分類される。 1. 設定したDMA 転送を１度だけ行う“単転送モー
ド”。 2. 単転送を繰り返す“繰り返し転送モード”。 3. 転送パラメータをメモリに格納しておき、DMA 転送
の最初にそれらをSAR 、DAR 等のレジスタにロードして
から、実際のデータ転送を行う“アレイチェーン転送モ
ード”。 4. アレイチェーン転送モードの転送パラメータをメモ
リ上に分散して格納する“リンクアレイチェーン転送モ
ード”。 ３と４との相違点は、転送パラメータをメモリ上に連続
して格納するか分散して格納するかにあり、それ以外は
同様である。
【００１２】図11にアレイチェーン転送モードにおける
転送パラメータ配置を示す。転送パラメータ1 ブロック
分は転送元開始番地、転送先開始番地、転送バイト数か
らなる。転送元開始番地1 (50a) 、転送先開始番地1 (5
0b) 、転送バイト数1 (50c)は第１ブロックの転送パラ
メータである。同様にして第２、第３の転送パラメータ
を連続してメモリ上に格納する。DMA 転送開始で、まず
アレイステートと呼ばれる転送パラメータの各レジスタ
(SAR 、DAR 等) へのロードを行う。バースト転送では
図12のA1がこの過程に相当する。サイクルスチール転送
では図13のA1がこの過程に相当する。次にアレイステー
トでロードした転送パラメータに従ってDMA 転送を実施
する。これを転送ステートという。バースト転送では図
12のT1がこの過程に相当する。サイクルスチール転送で
は図13のT1がこの過程に相当する。バースト転送では上
記のアレイステートと転送ステートの組 (ブロック) を
連続して行う。全ブロックを転送し終わると、DMA 要求
フラグはクリアされ、DMA転送の終了となる。サイクル
スチール転送では図13に示すとおり、第１のアレイステ
ートと転送ステートを実行した後はDMA 要求１、２の都
度各転送ステートを実行する。このモードではDMA 要求
フラグは、各転送ステート毎にクリアされる。
転送パラメータ配置を示す。転送パラメータ1 ブロック
分は転送元開始番地、転送先開始番地、転送バイト数か
らなる。転送元開始番地1 (50a) 、転送先開始番地1 (5
0b) 、転送バイト数1 (50c)は第１ブロックの転送パラ
メータである。同様にして第２、第３の転送パラメータ
を連続してメモリ上に格納する。DMA 転送開始で、まず
アレイステートと呼ばれる転送パラメータの各レジスタ
(SAR 、DAR 等) へのロードを行う。バースト転送では
図12のA1がこの過程に相当する。サイクルスチール転送
では図13のA1がこの過程に相当する。次にアレイステー
トでロードした転送パラメータに従ってDMA 転送を実施
する。これを転送ステートという。バースト転送では図
12のT1がこの過程に相当する。サイクルスチール転送で
は図13のT1がこの過程に相当する。バースト転送では上
記のアレイステートと転送ステートの組 (ブロック) を
連続して行う。全ブロックを転送し終わると、DMA 要求
フラグはクリアされ、DMA転送の終了となる。サイクル
スチール転送では図13に示すとおり、第１のアレイステ
ートと転送ステートを実行した後はDMA 要求１、２の都
度各転送ステートを実行する。このモードではDMA 要求
フラグは、各転送ステート毎にクリアされる。
【００１３】また、図14に示すように、従来のマイコン
ではタイマ22はカウント開始フラグ23がセットされたと
きに入力されるカウントソース21からの信号を入力と
し、タイマ22がオーバーフローするとDMA 要求フラグを
セットする。さらにカウント開始フラグ23は、マイコン
内部のCPU 25及び外部入力端子19からの信号でセット可
能である。
ではタイマ22はカウント開始フラグ23がセットされたと
きに入力されるカウントソース21からの信号を入力と
し、タイマ22がオーバーフローするとDMA 要求フラグを
セットする。さらにカウント開始フラグ23は、マイコン
内部のCPU 25及び外部入力端子19からの信号でセット可
能である。
【００１４】
【発明が解決しようとする課題】従来のマイコン内蔵DM
ACは、特にアレイチェーン転送モード及びリンクアレイ
チェーン転送モードにおいては、バースト転送では１下
位のDMA 転送要求でそのチャネル全てのブロックを転送
し終わらないとDMA 転送が終了しない。サイクルスチー
ル転送では１回のDMA 転送要求では１ブロック内の第１
アレイステートと第１転送ステート１転送単位、もしく
は第１以外の転送ステート１転送単位のみのDMA 転送し
か行わない。１転送単位転送するたびに他チャネルの転
送を受け付ける可能性がある。
ACは、特にアレイチェーン転送モード及びリンクアレイ
チェーン転送モードにおいては、バースト転送では１下
位のDMA 転送要求でそのチャネル全てのブロックを転送
し終わらないとDMA 転送が終了しない。サイクルスチー
ル転送では１回のDMA 転送要求では１ブロック内の第１
アレイステートと第１転送ステート１転送単位、もしく
は第１以外の転送ステート１転送単位のみのDMA 転送し
か行わない。１転送単位転送するたびに他チャネルの転
送を受け付ける可能性がある。
【００１５】従ってバースト転送では１回のDMA 転送要
求でたで１つのブロック（１ブロックはアレイステート
と転送ステートから構成される）のみのDMA 転送が行え
ず、１ブロック単位でデータの転送が必要な時、不都合
が生じるという問題点があった。また、サイクルスチー
ル転送ではDMA 転送要求がセットされる都度DMA 転送は
行われるが、他チャネルのDMA 転送を行う分だけ必要な
データが転送しきるまでに時間がかかってしまうという
問題点があった。さらにバースト転送もサイクルスチー
ル転送も、受け付けた転送がすべて終了するとDMA 転送
自体が終了してしまうので、周期的に同じDMA 転送が必
要なとき不都合が生じる問題点があった。
求でたで１つのブロック（１ブロックはアレイステート
と転送ステートから構成される）のみのDMA 転送が行え
ず、１ブロック単位でデータの転送が必要な時、不都合
が生じるという問題点があった。また、サイクルスチー
ル転送ではDMA 転送要求がセットされる都度DMA 転送は
行われるが、他チャネルのDMA 転送を行う分だけ必要な
データが転送しきるまでに時間がかかってしまうという
問題点があった。さらにバースト転送もサイクルスチー
ル転送も、受け付けた転送がすべて終了するとDMA 転送
自体が終了してしまうので、周期的に同じDMA 転送が必
要なとき不都合が生じる問題点があった。
【００１６】また、タイマを用いて任意の時間にDMA 転
送を行わせるとき、従来のDMACのアレイチェーン転送モ
ードもしくは、リンクアレイチェーン転送モードでは、
タイマのオーバーフロー信号でしかDMA 転送が開始され
ないので、最初のDMA 転送でタイマのカウント値を設定
できない。またマイコン外部の信号と同期をとってDMA
転送が開始できない等の問題点があった。
送を行わせるとき、従来のDMACのアレイチェーン転送モ
ードもしくは、リンクアレイチェーン転送モードでは、
タイマのオーバーフロー信号でしかDMA 転送が開始され
ないので、最初のDMA 転送でタイマのカウント値を設定
できない。またマイコン外部の信号と同期をとってDMA
転送が開始できない等の問題点があった。
【００１７】
【課題を解決するための手段】第１発明に係るDMA コン
トローラは、所定のメモリに格納した転送パラメータを
順次所定のレジスタに転送し、転送された転送パラメー
タに基づくDMA 転送動作を行うDMA コントローラにおい
て、前記DMA 転送動作から構成される１ブロック分の転
送バイト数をカウントする手段と、該手段のカウント値
が所定値になったことを検出する手段とを備え、該手段
により所定値になったことが検出された場合にDMA 転送
を中断すべくなしてあることを特徴とする。
トローラは、所定のメモリに格納した転送パラメータを
順次所定のレジスタに転送し、転送された転送パラメー
タに基づくDMA 転送動作を行うDMA コントローラにおい
て、前記DMA 転送動作から構成される１ブロック分の転
送バイト数をカウントする手段と、該手段のカウント値
が所定値になったことを検出する手段とを備え、該手段
により所定値になったことが検出された場合にDMA 転送
を中断すべくなしてあることを特徴とする。
【００１８】第２発明に係るDMA コントローラは、所定
のメモリに格納した転送パラメータを順次所定のレジス
タに転送し、転送された転送パラメータに基づくDMA 転
送動作を行うDMA コントローラにおいて、転送されてき
た転送パラメータをそのまま保持しておく記憶手段と、
DMA 転送動作から構成されるブロックのDMA 転送を計数
する手段と、該手段が所定値になったことを検出する手
段と、該手段により所定値になったことが検出された場
合に前記記憶手段の保持内容に従ってDMA 転送を反復さ
せる手段とを備えることを特徴とする。
のメモリに格納した転送パラメータを順次所定のレジス
タに転送し、転送された転送パラメータに基づくDMA 転
送動作を行うDMA コントローラにおいて、転送されてき
た転送パラメータをそのまま保持しておく記憶手段と、
DMA 転送動作から構成されるブロックのDMA 転送を計数
する手段と、該手段が所定値になったことを検出する手
段と、該手段により所定値になったことが検出された場
合に前記記憶手段の保持内容に従ってDMA 転送を反復さ
せる手段とを備えることを特徴とする。
【００１９】第３発明に係るDMA コントローラは、CPU
でセット／クリア可能なDMA 転送要求信号の選択手段
と、CPU でセット／クリア可能なタイマと、前記選択手
段がCPU によりセットされたDMA 転送の有効時、前記タ
イマのカウント開始信号及びオーバーフロー信号の双方
でDMA 転送を開始させる手段と、前記選択手段がCPU に
よりクリアされたDMA 転送の無効時、前記タイマのオー
バーフロー信号でのみDMA 転送を開始させる手段とを備
えることを特徴とする。第４発明に係るDMA コントロー
ラは、タイマのカウント開始を指令する信号を与える外
部入力端子を備えることを特徴とする。
でセット／クリア可能なDMA 転送要求信号の選択手段
と、CPU でセット／クリア可能なタイマと、前記選択手
段がCPU によりセットされたDMA 転送の有効時、前記タ
イマのカウント開始信号及びオーバーフロー信号の双方
でDMA 転送を開始させる手段と、前記選択手段がCPU に
よりクリアされたDMA 転送の無効時、前記タイマのオー
バーフロー信号でのみDMA 転送を開始させる手段とを備
えることを特徴とする。第４発明に係るDMA コントロー
ラは、タイマのカウント開始を指令する信号を与える外
部入力端子を備えることを特徴とする。
【００２０】
【作用】本発明に係るDMA コントローラは、アレイチェ
ーン転送モード又はリンクアレイチェーン転送モードに
おいて、１回のDMA 転送要求で１ブロックのみの転送を
行うことが可能である。即ち、バーストモードで１ブロ
ック単位でデータの転送が必要な場合に有効である。ま
た受け付けたDMA 転送が一旦すべて終了しても同じ転送
を繰り返し行うことが可能である。従って周期的に同じ
DMA 転送が必要な場合に有効である。
ーン転送モード又はリンクアレイチェーン転送モードに
おいて、１回のDMA 転送要求で１ブロックのみの転送を
行うことが可能である。即ち、バーストモードで１ブロ
ック単位でデータの転送が必要な場合に有効である。ま
た受け付けたDMA 転送が一旦すべて終了しても同じ転送
を繰り返し行うことが可能である。従って周期的に同じ
DMA 転送が必要な場合に有効である。
【００２１】更にタイマを利用したDMA 転送では、タイ
マのカウント開始フラグセット時にもDMA 転送が開始で
きるので、タイマのカウント開始に同期してDMA 転送が
行える。更にまたマイコン外部の信号と同期をとってDM
A 転送ができる。
マのカウント開始フラグセット時にもDMA 転送が開始で
きるので、タイマのカウント開始に同期してDMA 転送が
行える。更にまたマイコン外部の信号と同期をとってDM
A 転送ができる。
【００２２】
実施例１．以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明のDMACのタイミングチャー
トである。参照番号１、２、A1、A2、A3、T1、T2、T3に
ついては図13のそれらと同様である。図２は本発明のDM
ACにおいて、バースト転送をアレイチェーン転送モード
又はリンクアレイチェーン転送モードで行うとき、１回
のDMA 要求で１ブロック（１ブロックはアレイステート
と転送ステートからなる。）のみのDMA 転送を行わせる
ための回路のブロック図である。４は転送カウンタレジ
スタである。３は転送カウンタレジスタの値が０になっ
た時のみＨレベルを出力する検出回路である。５はDMA
転送要求フラグである。６は検出回路３からの信号と、
DMA 転送要求フラグ５からの信号を入力とする２入力NA
NDゲートである。７は検出回路３からＨレベルの信号を
受け取った時DMA 転送をストップさせるDMA 転送制御回
路である。
いて説明する。図１は本発明のDMACのタイミングチャー
トである。参照番号１、２、A1、A2、A3、T1、T2、T3に
ついては図13のそれらと同様である。図２は本発明のDM
ACにおいて、バースト転送をアレイチェーン転送モード
又はリンクアレイチェーン転送モードで行うとき、１回
のDMA 要求で１ブロック（１ブロックはアレイステート
と転送ステートからなる。）のみのDMA 転送を行わせる
ための回路のブロック図である。４は転送カウンタレジ
スタである。３は転送カウンタレジスタの値が０になっ
た時のみＨレベルを出力する検出回路である。５はDMA
転送要求フラグである。６は検出回路３からの信号と、
DMA 転送要求フラグ５からの信号を入力とする２入力NA
NDゲートである。７は検出回路３からＨレベルの信号を
受け取った時DMA 転送をストップさせるDMA 転送制御回
路である。
【００２３】以下、本発明の実施例１の動作説明をす
る。図１について、バースト転送のアレイチェーン転送
モード、及びリンクアレイチェーン転送モードでは、DM
A 要求要因により、DMA 要求フラグがセットされ（図１
の１）DMA 転送が開始される。まず、第１ブロックのア
レイステート1(図１のA1) を実行し、当該転送パラメー
タに従って転送ステート1(図１のT1) を実行する。図２
について、転送ステート1 で最後のデータの転送を始め
ると転送カウンタレジスタ４の値が０になる。これを検
出回路３が検出し、Ｈレベルの信号を出力する。この信
号は２入力NANDゲート６に入力する。また一方、DMA 転
送実行中はDMA 要求フラグは１にセットされているの
で、２入力NANDゲート６からの出力はＬレベルとなる。
この出力信号はDMA 要求フラグに帰還しているのでDMA
要求フラグは０にリセットされる。DMA 要求フラグ５の
出力は、DMA 転送制御回路７に入力され、最後のデータ
転送をし終わった時点でDMA 転送は一時停止する。この
状態でCPU 25により新たにDMA要求フラグがセットされ
ると、DMA 転送制御回路により、次のブロックのDMA 転
送が実行される。
る。図１について、バースト転送のアレイチェーン転送
モード、及びリンクアレイチェーン転送モードでは、DM
A 要求要因により、DMA 要求フラグがセットされ（図１
の１）DMA 転送が開始される。まず、第１ブロックのア
レイステート1(図１のA1) を実行し、当該転送パラメー
タに従って転送ステート1(図１のT1) を実行する。図２
について、転送ステート1 で最後のデータの転送を始め
ると転送カウンタレジスタ４の値が０になる。これを検
出回路３が検出し、Ｈレベルの信号を出力する。この信
号は２入力NANDゲート６に入力する。また一方、DMA 転
送実行中はDMA 要求フラグは１にセットされているの
で、２入力NANDゲート６からの出力はＬレベルとなる。
この出力信号はDMA 要求フラグに帰還しているのでDMA
要求フラグは０にリセットされる。DMA 要求フラグ５の
出力は、DMA 転送制御回路７に入力され、最後のデータ
転送をし終わった時点でDMA 転送は一時停止する。この
状態でCPU 25により新たにDMA要求フラグがセットされ
ると、DMA 転送制御回路により、次のブロックのDMA 転
送が実行される。
【００２４】実施例２．図３はバースト転送のアレイチ
ェーン転送モードを使用した、繰り返し転送のタイミン
グチャートである。ここで参照番号１、２、A1、A2、A
3、A4、T1、T2、T3、T4は図13のそれらと同様である。
図４はアレイチェーン転送モード又はリンクアレイチェ
ーン転送モード時の繰り返し転送に係る部分のブロック
図である。８はSAR リラッチ回路である。54はSAR リロ
ードレジスタでありSAR の初期値はここに保持される。
10は転送カウンタレジスタラッチ回路である。55は転送
カウンタレジスタリロードレジスタであり転送カウンタ
レジスタの初期値はここに保持される。12は転送カウン
タレジスタの値が０になることを検出する検出回路であ
る。Ｉ／Ｄ、Ｄは夫々インクリメンタ／デクリメンタ、
及びデクリメンタである。
ェーン転送モードを使用した、繰り返し転送のタイミン
グチャートである。ここで参照番号１、２、A1、A2、A
3、A4、T1、T2、T3、T4は図13のそれらと同様である。
図４はアレイチェーン転送モード又はリンクアレイチェ
ーン転送モード時の繰り返し転送に係る部分のブロック
図である。８はSAR リラッチ回路である。54はSAR リロ
ードレジスタでありSAR の初期値はここに保持される。
10は転送カウンタレジスタラッチ回路である。55は転送
カウンタレジスタリロードレジスタであり転送カウンタ
レジスタの初期値はここに保持される。12は転送カウン
タレジスタの値が０になることを検出する検出回路であ
る。Ｉ／Ｄ、Ｄは夫々インクリメンタ／デクリメンタ、
及びデクリメンタである。
【００２５】DMA 要求要因によりDMA 要求フラグがセッ
トされる（図３の１）と、DMA 転送がはじまる。アレイ
ステート1 で転送パラメータをメモリ上からSAR 9 に転
送する。同時にこれらのデータはSAR リロードレジスタ
54にも格納される。また転送カウンタレジスタ11には転
送ブロック数を転送する。同時にこのデータは転送カウ
ンタレジスタリロードレジスタ55に格納される。次に転
送ステートでSAR 9 から転送元開始番地をアドレスバス
に出力し、インクリメンタ／デクリメンタＩ／Ｄでイン
クリメントもしくはデクリメントする。１ブロック分の
転送が終了すると転送カウンタレジスタ１１の値もデク
リメンタＤで１デクリメントする。ここで転送カウンタ
レジスタ11の値が０になる（すなわち、全ブロックの転
送が終了する）と、それを検出回路12が検出しSAR リロ
ードレジスタ54と転送カウンタレジスタリロードレジス
タ55に検出信号を出力する。SAR リロードレジスタ54及
び転送カウンタレジスタリロードレジスタ55はこの信号
でデータを各レジスタに転送する。同時に検出回路12は
DMA 転送許可ビット及びDMA 要求フラグにも信号を出力
し、DMA 転送許可ビット及びDMA 要求フラグをクリアし
ないようにする。これにより全ブロックの転送が終了し
てもDMA 転送許可ビット及びDMA 要求フラグをクリアす
ることなく、繰り返し転送を行うことができる。
トされる（図３の１）と、DMA 転送がはじまる。アレイ
ステート1 で転送パラメータをメモリ上からSAR 9 に転
送する。同時にこれらのデータはSAR リロードレジスタ
54にも格納される。また転送カウンタレジスタ11には転
送ブロック数を転送する。同時にこのデータは転送カウ
ンタレジスタリロードレジスタ55に格納される。次に転
送ステートでSAR 9 から転送元開始番地をアドレスバス
に出力し、インクリメンタ／デクリメンタＩ／Ｄでイン
クリメントもしくはデクリメントする。１ブロック分の
転送が終了すると転送カウンタレジスタ１１の値もデク
リメンタＤで１デクリメントする。ここで転送カウンタ
レジスタ11の値が０になる（すなわち、全ブロックの転
送が終了する）と、それを検出回路12が検出しSAR リロ
ードレジスタ54と転送カウンタレジスタリロードレジス
タ55に検出信号を出力する。SAR リロードレジスタ54及
び転送カウンタレジスタリロードレジスタ55はこの信号
でデータを各レジスタに転送する。同時に検出回路12は
DMA 転送許可ビット及びDMA 要求フラグにも信号を出力
し、DMA 転送許可ビット及びDMA 要求フラグをクリアし
ないようにする。これにより全ブロックの転送が終了し
てもDMA 転送許可ビット及びDMA 要求フラグをクリアす
ることなく、繰り返し転送を行うことができる。
【００２６】実施例３．図５はアレイチェーン転送モー
ド又はリンクアレイチェーン転送モードノ単発転送／繰
り返し転送を選択するための制御回路のブロック図であ
る。13a 、13bは転送モード選択ビットであり、４種類
の転送モードを指定できる。14は転送方法選択ビットで
あり、バースト転送又はサイクルスチール転送を指定で
きる。15はアレイチェーン転送モード又はリンクアレイ
チェーン転送モードであり、単発転送か繰り返し転送か
を選択する単発転送／繰り返し転送選択ビットである。
16a 、16b 、16c はインバータであり、17a 〜17h は３
入力AND ゲートである。18はインバータであり、19a 〜
19h は２入力AND ゲートである。これらのAND ゲート19
a 〜 19hから出力される20a はサイクルスチール転送、
アレイチェーン転送モードの繰り返し転送イネーブル信
号、20b はサイクルスチール転送、アレイチェーン転送
モードの単発転送イネーブル信号、20c はサイクルスチ
ール転送、リンクアレイチェーン転送モードの繰り返し
転送イネーブル信号、20d はサイクルスチール転送、リ
ンクアレイチェーン転送モードの単発転送イネーブル信
号、20e はバースト転送、アレイチェーン転送モードの
繰り返し転送イネーブル信号、20f はバースト転送、ア
レイチェーン転送モードの単発転送イネーブル信号、20
g はバースト転送、リンクアレイチェーン転送モードの
繰り返し転送イネーブル信号、20h はバースト転送、リ
ンクアレイチェーン転送モードの単発転送イネーブル信
号である。
ド又はリンクアレイチェーン転送モードノ単発転送／繰
り返し転送を選択するための制御回路のブロック図であ
る。13a 、13bは転送モード選択ビットであり、４種類
の転送モードを指定できる。14は転送方法選択ビットで
あり、バースト転送又はサイクルスチール転送を指定で
きる。15はアレイチェーン転送モード又はリンクアレイ
チェーン転送モードであり、単発転送か繰り返し転送か
を選択する単発転送／繰り返し転送選択ビットである。
16a 、16b 、16c はインバータであり、17a 〜17h は３
入力AND ゲートである。18はインバータであり、19a 〜
19h は２入力AND ゲートである。これらのAND ゲート19
a 〜 19hから出力される20a はサイクルスチール転送、
アレイチェーン転送モードの繰り返し転送イネーブル信
号、20b はサイクルスチール転送、アレイチェーン転送
モードの単発転送イネーブル信号、20c はサイクルスチ
ール転送、リンクアレイチェーン転送モードの繰り返し
転送イネーブル信号、20d はサイクルスチール転送、リ
ンクアレイチェーン転送モードの単発転送イネーブル信
号、20e はバースト転送、アレイチェーン転送モードの
繰り返し転送イネーブル信号、20f はバースト転送、ア
レイチェーン転送モードの単発転送イネーブル信号、20
g はバースト転送、リンクアレイチェーン転送モードの
繰り返し転送イネーブル信号、20h はバースト転送、リ
ンクアレイチェーン転送モードの単発転送イネーブル信
号である。
【００２７】実施例２と同様に、アレイチェーン転送モ
ード及びリンクアレイチェーン転送モードで繰り返し転
送を行う場合、モードレジスタ内に転送モード選択ビッ
ト13a 、13b 、転送方法選択ビット14、及び単発／繰り
返し選択ビット15を備えておき、それらの信号をデコー
ドすることにより各転送モードを選択する。図５に具体
的な回路図を示す。まず、転送モード選択ビット13a 、
13b への書き込み組み合わせを(13a、13b)＝（１、０）
にする（アレイチェーン転送モードを選択）。さらに転
送方法選択ビット14に０を書き込む（バースト転送を選
択）。すると選択回路により３入力AND ゲート17b 、17
f の入力が全てＨレベルになり、選択される。これらゲ
ートの出力は２入力AND ゲート19a 、19e へ入力してい
るので、単発／繰り返し選択ビット15に１を書き込む
（繰り返し転送モードを選択する。）ことにより、最終
的に19a が選択される。19a の出力はバースト転送でア
レイチェーン転送モードの繰り返し転送イネーブル信号
20a として使用すれば良い。
ード及びリンクアレイチェーン転送モードで繰り返し転
送を行う場合、モードレジスタ内に転送モード選択ビッ
ト13a 、13b 、転送方法選択ビット14、及び単発／繰り
返し選択ビット15を備えておき、それらの信号をデコー
ドすることにより各転送モードを選択する。図５に具体
的な回路図を示す。まず、転送モード選択ビット13a 、
13b への書き込み組み合わせを(13a、13b)＝（１、０）
にする（アレイチェーン転送モードを選択）。さらに転
送方法選択ビット14に０を書き込む（バースト転送を選
択）。すると選択回路により３入力AND ゲート17b 、17
f の入力が全てＨレベルになり、選択される。これらゲ
ートの出力は２入力AND ゲート19a 、19e へ入力してい
るので、単発／繰り返し選択ビット15に１を書き込む
（繰り返し転送モードを選択する。）ことにより、最終
的に19a が選択される。19a の出力はバースト転送でア
レイチェーン転送モードの繰り返し転送イネーブル信号
20a として使用すれば良い。
【００２８】実施例４．図６は本発明のDMACとマイコン
内蔵タイマを用いたタイミングジェネレータのブロック
図である。65はカウント開始フラグ23の出力をコントロ
ールする許可ビットで、26は２入力AND ゲート、27は２
入力ORゲートである。29はカウント開始フラグ23の立ち
上がりで出力される検出信号である。図６は本発明のタ
イミングジェネレータを用いて、所定の任意の時間にDM
A 転送を行わせたときのタイミングチャートである。こ
こでｔ0 〜ｔ7 はタイマへの設定時間を表している。
内蔵タイマを用いたタイミングジェネレータのブロック
図である。65はカウント開始フラグ23の出力をコントロ
ールする許可ビットで、26は２入力AND ゲート、27は２
入力ORゲートである。29はカウント開始フラグ23の立ち
上がりで出力される検出信号である。図６は本発明のタ
イミングジェネレータを用いて、所定の任意の時間にDM
A 転送を行わせたときのタイミングチャートである。こ
こでｔ0 〜ｔ7 はタイマへの設定時間を表している。
【００２９】次に本発明の実施例の動作説明を行う。許
可ビット65をCPU 25によりセットした場合、まずタイマ
によるカウントを開始するためにカウント開始フラグ23
をCPU 25でセットする。これによりカウント開始フラグ
23からの検出信号53と許可ビット65からの信号を入力と
する２入力AND ゲートの出力はＨレベルとなる。従って
２入力ORゲート27の出力はＨレベルとなりDMA 要求フラ
グをセットする。同時にカウント開始フラグ23がセット
されたことによりタイマ22のカウントが開始され、タイ
マ22がオーバーフローしたときに発生するオーバーフロ
ー信号29によってもDMA 要求フラグがセットできる。許
可ビット65をCPU 25によりクリアした場合、CPU 25でセ
ットされたカウント開始フラグ23からの検出信号53は２
入力AND ゲート26によってカットされ、タイマ22のオー
バーフロー信号29でのみDMA 要求フラグをセットするこ
ととなる。
可ビット65をCPU 25によりセットした場合、まずタイマ
によるカウントを開始するためにカウント開始フラグ23
をCPU 25でセットする。これによりカウント開始フラグ
23からの検出信号53と許可ビット65からの信号を入力と
する２入力AND ゲートの出力はＨレベルとなる。従って
２入力ORゲート27の出力はＨレベルとなりDMA 要求フラ
グをセットする。同時にカウント開始フラグ23がセット
されたことによりタイマ22のカウントが開始され、タイ
マ22がオーバーフローしたときに発生するオーバーフロ
ー信号29によってもDMA 要求フラグがセットできる。許
可ビット65をCPU 25によりクリアした場合、CPU 25でセ
ットされたカウント開始フラグ23からの検出信号53は２
入力AND ゲート26によってカットされ、タイマ22のオー
バーフロー信号29でのみDMA 要求フラグをセットするこ
ととなる。
【００３０】図７はDMA 転送チャネルを２本使用して、
任意の時間間隔でDMA 転送を行うときの使用例のタイミ
ングチャートである。まず、タイマ22に初期設定として
ｔ0を設定しておき、一つのチャネルで上記の許可ビッ
トを１にセットすると、タイマ22のカウント開始フラグ
のセット時にDMA 要求フラグがセットされて最初のDMA
転送を開始する。このDMA 転送で次のタイマ設定時間を
転送する。するとタイマがｔ0 後にオーバーフローした
時に発生するオーバーフロー信号でまたDMA 要求フラグ
がセットされ、次のタイマ設定時間のデータをDMA 転送
する。これでDMACとタイマを使用したタイミングジェネ
レータの実現が可能である。
任意の時間間隔でDMA 転送を行うときの使用例のタイミ
ングチャートである。まず、タイマ22に初期設定として
ｔ0を設定しておき、一つのチャネルで上記の許可ビッ
トを１にセットすると、タイマ22のカウント開始フラグ
のセット時にDMA 要求フラグがセットされて最初のDMA
転送を開始する。このDMA 転送で次のタイマ設定時間を
転送する。するとタイマがｔ0 後にオーバーフローした
時に発生するオーバーフロー信号でまたDMA 要求フラグ
がセットされ、次のタイマ設定時間のデータをDMA 転送
する。これでDMACとタイマを使用したタイミングジェネ
レータの実現が可能である。
【００３１】なおカウント開始フラグ23が外部入力端子
24からの信号でセットされると検出信号53を発生する。
従って、許可ビット65がセットされていれば、DMA 要求
フラグをタイマのオーバーフロー信号と入力端子24のど
ちらでもセット可能である。
24からの信号でセットされると検出信号53を発生する。
従って、許可ビット65がセットされていれば、DMA 要求
フラグをタイマのオーバーフロー信号と入力端子24のど
ちらでもセット可能である。
【００３２】
【発明の効果】以上のように本発明に係るDMA コントロ
ーラによればアレイチェーン転送モード及びリンクアレ
イチェーン転送モードにおいて、１回のDMA 転送要求で
１ブロックのみの転送を行うことが可能である。従っ
て、バーストモードであっても１ブロック単位でデータ
の転送が可能である。また受け付けたDMA 転送が一度す
べて終了しても同じ転送を繰り返し行うことが可能であ
る。従って周期的に同じDMA 転送を行うことができる。
更にタイマを利用したDMA 転送ではタイマのカウント開
始フラグセット時にもDMA 転送が開始できるので、タイ
マのカウント開始に同期してDMA 転送が行える。更にま
たマイコン外部の信号と同期をとってDMA 転送が開始で
きる等の効果がある。
ーラによればアレイチェーン転送モード及びリンクアレ
イチェーン転送モードにおいて、１回のDMA 転送要求で
１ブロックのみの転送を行うことが可能である。従っ
て、バーストモードであっても１ブロック単位でデータ
の転送が可能である。また受け付けたDMA 転送が一度す
べて終了しても同じ転送を繰り返し行うことが可能であ
る。従って周期的に同じDMA 転送を行うことができる。
更にタイマを利用したDMA 転送ではタイマのカウント開
始フラグセット時にもDMA 転送が開始できるので、タイ
マのカウント開始に同期してDMA 転送が行える。更にま
たマイコン外部の信号と同期をとってDMA 転送が開始で
きる等の効果がある。
【図１】本発明の実施例１のタイミングチャートであ
る。
る。
【図２】本発明の実施例１の回路のブロック図である。
【図３】本発明の実施例２のタイミングチャートであ
る。
る。
【図４】本発明の実施例２のブロック図である。
【図５】本発明の実施例３の略示回路図である。
【図６】本発明の実施例４のブロック図である。
【図７】本発明の実施例４のタイミングチャートであ
る。
る。
【図８】従来のマイコン要部の略示ブロック図である。
【図９】従来のDMACのブロック図である。
【図１０】従来のDMA 転送のタイミングチャートであ
る。
る。
【図１１】従来の転送パラメータメモリのプログラミン
グモデル図である。
グモデル図である。
【図１２】従来のバースト転送アレイチェーン転送モー
ド時のタイミングチャートである。
ド時のタイミングチャートである。
【図１３】従来のサイクルスチール転送、アレイチェー
ン転送モード時のタイミングチャートである。
ン転送モード時のタイミングチャートである。
【図１４】従来のタイマ部のブロック図である。
３ 検出回路 ４ 転送カウンタレジスタ ７ DMA 転送制御回路 ８ SAR リラッチ回路 ９ SAR 10 転送カウンタレジスタラッチ回路 11 転送カウンタレジスタ 12 検出回路 22 タイマ 24 入力端子 ２５ ＣＰＵ
Claims (4)
- 【請求項１】 所定のメモリに格納した転送パラメータ
を順次所定のレジスタに転送し、転送された転送パラメ
ータに基づくDMA 転送動作を行うDMA コントローラにお
いて、前記DMA 転送動作から構成される１ブロック分の
転送バイト数をカウントする手段と、該手段のカウント
値が所定値になったことを検出する手段とを備え、該手
段により所定値になったことが検出された場合にDMA 転
送を中断すべくなしてあることを特徴とするDMA コント
ローラ。 - 【請求項２】 所定のメモリに格納した転送パラメータ
を順次所定のレジスタに転送し、転送された転送パラメ
ータに基づくDMA 転送動作を行うDMA コントローラにお
いて、転送されてきた転送パラメータをそのまま保持し
ておく記憶手段と、DMA 転送動作から構成されるブロッ
クのDMA 転送を計数する手段と、該手段が所定値になっ
たことを検出する手段と、該手段により所定値になった
ことが検出された場合に前記記憶手段の保持内容に従っ
てDMA 転送を反復させる手段とを備えることを特徴とす
るDMA コントローラ。 - 【請求項３】 CPU でセット／クリア可能なDMA 転送要
求信号の選択手段と、CPU でセット／クリア可能なタイ
マと、前記選択手段がCPU によりセットされたDMA 転送
の有効時、前記タイマのカウント開始信号及びオーバー
フロー信号の双方でDMA 転送を開始させる手段と、前記
選択手段がCPU によりクリアされたDMA 転送の無効時、
前記タイマのオーバーフロー信号でのみDMA 転送を開始
させる手段とを備えることを特徴とするDMA コントロー
ラ。 - 【請求項４】 タイマのカウント開始を指令する信号を
与える外部入力端子を備える請求項３記載のDMA コント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240693A JPH0721117A (ja) | 1993-06-30 | 1993-06-30 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240693A JPH0721117A (ja) | 1993-06-30 | 1993-06-30 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721117A true JPH0721117A (ja) | 1995-01-24 |
Family
ID=15754005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16240693A Pending JPH0721117A (ja) | 1993-06-30 | 1993-06-30 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293799A (ja) * | 2005-04-13 | 2006-10-26 | Sony Corp | 情報処理装置、および情報処理方法 |
| US7814251B2 (en) | 2006-12-07 | 2010-10-12 | Canon Kabushiki Kaisha | DMA transfer control system that performs data decode and data transfer and that generates a no operation (NOP) interrupt signal to end the DMA transfer processing in response to a NOP designation |
-
1993
- 1993-06-30 JP JP16240693A patent/JPH0721117A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293799A (ja) * | 2005-04-13 | 2006-10-26 | Sony Corp | 情報処理装置、および情報処理方法 |
| US7814251B2 (en) | 2006-12-07 | 2010-10-12 | Canon Kabushiki Kaisha | DMA transfer control system that performs data decode and data transfer and that generates a no operation (NOP) interrupt signal to end the DMA transfer processing in response to a NOP designation |
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