JPH01295347A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサ及びメモリを含むマイクロ
コンピュータ装置に関し、特に、プログラム又は連続し
たアドレスを有するデータを読出す場合に好適のマイク
ロコンピュータ装置に関する。

し従来の技術］ 従来から、マイクロコピュータ装置として、第１１図に
示すものが知られている。このマイクロコンピュータ装
置はマイクロプロセッサ１、アドレスラッチ７及びメモ
リ８により構成されており、これらのユニットはアドレ
スデータバス（以下、ＡＤババスいう）９により相互に
接続されている。

更に、マイクロプロセッサ１は処理実行部２及び実行制
御部３により構成されている。処理実行部２はメモリ８
に対するデータのリードライトサイクルの起動を要求す
るバスリクエスト信号４を実行制御部３に出力すると共
に、メモリ８のアクセス先のデータアドレス情報をアド
レス線５を介して実行制御部３に出力する。また、実行
制御部３はパスリフニス１−信号４を受けて処理実行部
２に対してアクノリッジ信号６を出力する。

ＡＤババスは、信号線の数を削減するため、アドレスバ
スとデータバスとを兼ねたもので、このＡＤババス上で
多重化されたアドレス情報、命令コード及び入力データ
はアドレスラッチ７によりデマルチプレクスされ、アド
レスバス１０を介してメモリ８に入力される。また、マ
イクロプロセッサ１はアドレスラッチ７にラッチタイミ
ングを指定するアドレスラッチイネーブル信号く以下、
ＡＬＥ信号という）１１を出力すると共に、メモリ８に
対してリード信号（以下、ＲＤ倍信号いう）１２を出力
する。

次に、連続したアドレスを有するプログラムを連続的に
入力する場合について、従来のマイクロコンピュータ装
置の動作を第１２図のタイミング図を参照して説明する
。

通常、プログラムは連続したメモリ領域に順に格納され
ており、マイクロプロセッサ１はこれらのプログラムを
アドレス順序に従って、ＡＤババスを介して読出し実行
する。

プログラム入力の１サイクルは、第１２図に示すように
、３つの基本動作ステートＢ、、Ｂ２゜Ｂ３により構成
され、プログラムの入力が完了するまでこのサイクルが
連続して起動される。先ず、マイクロプロセッサ１は基
本動作ステートＢ１の期間においてＡＬＥ信号１１をア
クティブにする。

また、基本動作ステートＢ１からＢ２にかけて、マイク
ロプロセッサ１は読出しアドレスをＡＤババスに出力す
る。基本動作ステートＢ２では、ＡＬＥ信号１１の立下
りでアドレスラッチ７にアドレスがラッチされ、アドレ
スバス１０に出力される。次いで、基本動作ステートＢ
３においてＲＤ信号１２（負論理）がアクティブになる
と、メモリ８はこれに同期してＡＤババスに読出しデー
タを出力する。マイクロプロセッサ１は基本動作ステー
トＢ５期間内の所定のタイミングにてＡＤババスのデー
タを取込む。以上の一連の処理により、プログラム入力
の１サイクルが完了し、マイクロプロセッサ１は読出し
た命令を実行する。命令実行終了後、再度読出しアドレ
スを出力し前回と同様のサイクルにより命令コードを読
出す。これが繰返されてプログラムの実行が完了する。

［発明が解決しようとする課題］ ところで、従来のマイクロコンピュータ装置においては
、処理実行部２が基本動作ステートＢ１の期間に読出し
アドレスをアドレス線５に出力して、基本動作ステート
Ｂ３の期間内にそのアドレスに対応するデータを受取る
までの期間はデータが入力されるのを待つデータ待ち期
間である。この処理実行部２の遊び時間が装置全体の処
理速度を低下させている。

また、従来のマイクロコンピュータ装置はメモリ１８か
ら命令コードを読出し、それを実行した後、次の命令コ
ードのアドレスをＡＤババスに出力して、プログラムの
入力サイクルを繰返している。従って、マイクロコンピ
ュータ装置の全体の処理時間は、命令コードの読出し時
間と実行時間とで決定され、高速処理が可能なマイクロ
プロセッサを使用しても、アクセスタイムの制限から処
理速度の向上に結びついていない。特に、プログラムの
ように連続したアドレスに設定されている命令コードを
読出して入力する場合には、マイクロプロセッサ１の処
理の大半が命令コード待ち状態となり、マイクロコンピ
ュータ装置全体の処理速度を低下させるという問題点が
ある。

本発明はかかる問題点に鑑みてなされたものであって、
プログラムリード及びデータリード等のアクセス時間を
著しく短縮することができるマイクロコンピュータ装置
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るマイクロコンピュータ装置は、命令コード
を含む処理データを記憶する記憶手段と、処理データの
転送を受けてデータを処理するデータ処理手段と、前記
処理データの転送を制御すると共に更新制御信号を出力
する制御手段と、前記記憶手段の記憶内容を指示するア
ドレスを格納し前記制御手段から更新制御信号を入力し
てアドレスを更新すると共に格納しているアドレスを前
記記憶手段に出力する１又は複数個の指示手段と、前記
制御手段から更新制御信号を入力して前記記憶手段の出
力データを前記データ処理手段に出力すると共にこのデ
ータを一旦保持する１又は複数個の保持手段と、を有し
、連続したアドレスを有する一連のデータを読出す場合
には前記制御手段はこの一連のデータの先頭のアドレス
のみを前記指示手段に与えることを特徴とする。

［作用コ 本発明においては、記憶手段から連続したアドレスを有
する一連のデータを読出す場合には、制御手段は読出す
先頭のデータのアドレスのみを指示手段に与える。記憶
手段はこの指示手段からアドレスを指示されて、このア
ドレスに格納されているデータを出力する。制御手段は
前記指示手段及び保持手段に更新制御信号を出力する。

そうすると、この保持手段は記憶手段から出力された出
力データをデータ処理手段に出力し、このデータを次に
記憶手段からの出力データを出力するまで一旦保持する
。指示手段は格納されているアドレスを更新して記憶手
段に出力する。次に、制御手段が更新制御信号を出力す
ると、保持手段からは次のデータがデータ処理手段に出
力される。

制御手段が順次的に更新制御信号を出力し、保持手段が
記憶手段の出力データを出力して、指示手段が格納した
アドレスを更新するから、データのアドレスを１データ
の読出し毎に指示手段に与える必要がない、このように
、データ処理手段が処理するデータは記憶手段から先読
みされているので、プログラム及びデータのアクセスを
高速にすることができる。

また、前記アドレスが連続した一連のデータ以外のデー
タを読出す場合には、例えば、制御手段が他の指示手段
に読出す先頭のデータのアドレスを与えた後、この他の
指示手段及び他の保持手段に更新制御信号を出力する。

そうすると、更新制御信号が出力される毎に前記他の保
持手段からは記憶手段のデータが出力され、前記他の指
示手段はアドレスを次のデータのアドレスに更新する。

次いで、前述のアドレスが連続した一連のデータを再度
読出す場合には、前記保持手段に保持されているデータ
を読出した後、制御手段が前記指示手段及び保持手段に
順次的に更新制御信号を出力することにより、前回に引
き続きアドレスが連続した一連のデータを読出すことが
できる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係るマイクロ
コンピュータ装置を示すブロック図である。マイクロプ
ロセッサ１は、データの入出力処理、演算処理及びマイ
クロコンピュータ装置全体の制御をする。メモリチップ
１３はメモリ８を有しており、このメモリ８にはマイク
ロプロセッサ１が実行するプログラム及びその実行に必
要なデータが格納されている。

このマイクロプロセッサ１は、命令を実行する処理実行
部２と、マイクロプロセッサ１全体の動作を制御する実
行制御部３とを備えている。

そして、処理実行部２から実行制御部３へはバスリクエ
スト信号４及びアドレス線５が出力される。このバスリ
クエスト信号４は命令実行に伴いメモリチップ１３内の
メモリ８との間のデータのリードサイクルの起動を要求
する信号であり、アドレス線５はメモリ８のアクセス先
のデータアドレス情報を伝達する。実行制御部３は、デ
ータのリードサイクルの起動要求が入力されると、処理
実行部２ヘアクツリッジ信号６を出力する。

マイクロプロセッサ１は、ＡＤババスを介してメモリチ
ップ１３に接続されている。このＡＤババスには、アド
レス情報及びデータがマルチプレクスされている。マイ
クロプロセッサ１とメモリチップ１３内のメモリ８との
間のデータのリードは、このＡＤババスを介してなされ
る。

バスインターフェース部１４はマイクロプロセッサ１か
ら出力される後述する各種信号に基きメモリチップ１３
の動作を制御して、データをメモリ８の所定のアドレス
から読出す。アドレスカウンタ１５はＡＤババスから入
力されるアドレス情報をラッチし、アドレスデコーダ１
６に出力する。

そして、アドレスカウンタ１５は後述するデータラッチ
制御信号（以下、ＤＬＣ信号という）２０の立上がりに
同期してその内容をインクリメントする。アドレスラッ
チ７もバスインターフェース部１４に制御されてＡＤバ
バスから入力されるアドレス情報をラッチする。

アドレスデコーダ１６には後述する制御信号に基き、ア
ドレスカウンタ１５の出力か又はアドレスラッチ７の出
力が入力され、その内容（アドレス情報）によりメモリ
８のセルを選択する。メモリ８はアドレスデコーダ１６
が選択するセルのデータをマイクロプロセッサ１へ出力
する。出力ラッチ１７はメモリ８から出力される出力デ
ータをＤＬＣ信号２０の立上りで一時的に保持する。出
力バッファ１８はバスインターフェース部１４により制
御され、メモリ８からの出力データを出力する。メモリ
アドレスバス（以下、ＭＡＤバスという）１９はバスイ
ンターフェース部１４、アドレスカウンタ１５、アドレ
スラッチ７、出力ラッチ１７及び出力バッファ１８を相
互に接続する。

次に、マイクロプロセッサ１及びメモリチップ１３に入
出力する制御信号について説明する。

マイクロプロセッサ１には、入力制御信号として、マイ
クロプロセッサ１内のハードウェアの初期設定のために
リセット信号２２が入力される。

マイクロプロセッサ１はメモリチップ１３への出力制御
信号として、ＡＬＥ信号１１、ＲＤ信号１２、ＤＬＣ信
号２０及びカウンタ／ラッチ選択制御信号（以下、Ｃ／
Ｌ信号という）２１を出力する。

ＡＬＥ信号１１はアドレスラッチ７か又はアドレスカウ
ンタ１５がＭＡＤバス１９のアドレス情報をラッチする
タイミングを与える。ＲＤ信号１２はマイクロプロセッ
サ１がメモリチップ１３内のメモリ８からデータを読出
すタイミングを与える。Ｃ／Ｌ信号２１はＭＡＤバス１
９のアドレス情報をアドレスカウンタ１５とアドレスラ
ッチ７とのいずれにラッチさせるかを指示すると共に、
メモリ８からのデータの出力光として出力ラッチ１７と
出力バッファ１８とのいずれを選択するかを指示する。

ＤＬＣ信号２０はその立上がりエツジに同期してメモリ
８の出力データを出力ラッチ１７にラッチさせると共に
、アドレスカウンタ１５にそのカウント内容をインクリ
メントさせる更新制御信号である。なお、ＲＤ信号１２
は、ローアクティブ信号である。また、Ｃ／Ｌ信号２１
がハイレベルの場合には、アドレスラッチ７の内容がア
ドレスデコーダ１６へ出力され、ローレベルの場合には
アドレスカウンタ１５の内容が出力される。

次に、このように構成されたマイクロコンピュータ装置
の動作について第２図、第３図及び第４図も参照して説
明する。なお、これらの図において、Ｐｉ　（ｉ＝１．
２，３．・・・）はプログラムのアドレス及びデータを
示し、Ｄｉはデータの格納アドレス及びデータを示して
いる。また、データＰｉ（Ｄｉ）はメモリ８のアドレス
Ｐｉ（Ｄｉ＞に格納されたデータである。

第２図は分岐直後のプログラムのリードサイクルを示す
タイミング図、第３図は連続したアドレスを有するプロ
グラムのリードサイクルを示すタイミング図、第４図は
データリードのリードサイクルを示すタイミング図であ
る。

マイクロプロセッサ１のリードサイクルは複数のクロッ
クからなる４つの基本動作ステートＴ１゜Ｔ２．Ｔ３．
ＴＩ及び空きステートにより構成される。実行制御部３
はこれらのステートに基いてメモリチップ１３に各種制
御信号を出力して、命令の実行に伴うメモリ８とのリー
ドサイクルを制御している。

プログラム分岐直後のリードサイクルは、第２図に示す
ように、基本動作ステートＴ、、Ｔ２゜ＴＩにより構成
される。先ず、実行制御部３は実行プログラムのアドレ
ス（アドレスＰＬ）をアドレスカウンタ１５に書込むた
めに、ステートＴ１の開始タイミングｔ１において、Ａ
ＬＥ信号１１を立上げると共に、Ｃ／Ｌ信号２１をロー
レベルにしてアドレスの書込先としてアドレスカウンタ
１５を指定する。これにより、バスインターフェース部
１４はステートＴ１内の中間のタイミングｔ２において
アドレスカウンタ１５にＭＡＤバス１９のアドレスＰ１
を入力させる。そして、このアドレスＰ１はアドレスデ
コーダ１６に入力される。

次に、実行制御部３はステートＴ１の終了タイミングｔ
３においてＡＬＥ信号１１を立下げる。

これにより、バスインターフェース部１４はアドレスカ
ウンタ１５の入力ゲートを閉じ、ＭＡＤバス１９上のア
ドレス情報（アドレスＰＬ）をアドレスカウンタ１５に
ラッチさせる。メモリ８はアドレスデコーダ１６により
アドレスＰ１のセルを選択されて、そのデータＰ１を出
力する。

実行制御部３はステートＴ２の開始タイミングｔ３にお
いて、ＤＬＣ信号２０を立下げ、ステー）　Ｔ　２の中
間のタイミングｔ４において、ＤＬＣ信号２０を立上げ
る。これにより、バスインターフェース部１４はアドレ
スカウンタ１５にその内容をインクリメントさせ、アド
レスデコーダ１６に次の命令コードのアドレスＰ２を入
力させると共に、メモリ８から出力されている内容（デ
ータＰＬ）を出力ラッチ１７にラッチさせる。出力ラッ
チ１７にラッチされたデータＰ１はＲＤ信号１２がロー
レベルになることによりＭＡＤバス１９に出力される０
次いで、ステートＴＩにおいて、ＭＡＤバス１９のデー
タＰ１はＡＤババスに出力され、実行制御部３はステー
トＴＩの中間のタイミングｔ６において、ＡＤババス上
の命令コード（データＰＬ）を取り込んで処理実行部２
に与えると同時に、ＲＤ信号１２を立上げて分岐直後の
リードサイクルを終了する。

次に、アドレスＰ１に引き続き連続したアドレスを有す
るプログラムを読出す場合のリードサイクルについて第
３図を参照して説明する。連続したアドレスに配置され
たプログラムのリードサイクルは、第３図に示すように
、基本動作ステートＴ３の連続及び基本動作ステートＴ
Ｉにより構成される。先ず、ステートＴ３の中間のタイ
ミングｔ８において、ＲＤ信号１２を立下げる。そうす
ると、出力ラッチ１７に保持されていたデータＰ２はＭ
ＡＤバス１９に出力され、更に、ＡＤババスを介して処
理実行部２に取り込まれる。

次のステートＴ３のタイミングｔ９において、実行制御
部３はＤＬＣ信号２０を立下げ、更に、タイミングｔｔ
ｏにおいて、ＤＬＣ信号２０を立上げる。これにより、
メモリ８から出力されていた内容（データＰ３）は出力
ラッチ１７にラッチされる。ＲＤ信号１２がローレベル
であるので、このデータＰ３はＭＡＤバス１９に出力さ
れ、更に、ＡＤババスを介して処理実行部２に取り込ま
れる。

また、タイミングｔｔｏにおけるＷＥＤＡＴ信号２０の
立上がりエツジに同期して、アドレスカウンタ１５はそ
の内容（アドレスＰ３）をインクリメントすると共に、
インクリメントした内容（アドレスＰ４）をアドレスデ
コーダ１６に出力する。

メモリ８はアドレスデコーダ１６が選択するアドレスＰ
４のセルのデータ（データＰ４）を出力する。以後、こ
の動作が並行して連続的に行われ、連続したアドレスを
有するプログラムが読出される。このリードサイクルの
終了はステートＴＩの中間のタイミングにおいてＲＤ信
号１２を立上げることにより行う。

次に、アドレスカウンタ１５が保持しているアドレスと
は異なるアドレスのデータを読出す場合について第４図
のタイミング図を参照して説明する。この場合のデータ
のリードサイクルは基本動作ステートＴ１．Ｔ２．ＴＩ
により構成される。

実行制御部３はステートＴ！の開始タイミングｔ１にお
いて、ＡＬＥ信号１１を立上げると共に、Ｃ／Ｌ信号２
１をハイレベルにし、次いで、タイミングｔ２において
読出すデータのアドレスラッチＭ　Ａ　Ｄ　ｔ＜ス１９
に出力する。このＭＡＤバス１９のアドレスＤ１はＣ／
Ｌ信号２１がハイレベルとなっているので、タイミング
ｔ２においてアドレスラッチ７にラッチされて、アドレ
スデコーダ１６に入力される。これにより、メモリ８は
アドレスＤ１のデータ（データＤりを出力する。

次に、実行制御部３がタイミングｔ４においてＲＤ信号
１２を立下げると、Ｃ／Ｌ信号２１がハイレベルとなっ
ているので、メモリ８のデータＤ−１は出力バッファ１
８から出力され、ＭＡＤバス１つ及びＡＤババスを介し
て処理実行部２に入力される。このリードサイクルはＣ
／Ｌ信号２１をステートＴＩの終了タイミングｔ７にお
いてローレベルにすることにより終了する。

このデータのリードサイクルの期間中において、アドレ
スカウンタ１５及び出力ラッチ１７の内容は保持されて
おり、データのリードサイクル終了後、直ちに、連続し
たアドレスを有する命令コードを処理実行部２に出力し
、連続したアドレスを有するプログラムのリードサイク
ルを再開することができる。

第１２図と第２図及び第３図との比較から明らかなよう
に、本実施例においては、マイクロプロセッサ１がメモ
リ８からプログラムを入力する場合のデータの読出し時
間は極めて短いものになっている。

第５図は本発明の第２の実施例に係るマイクロコンピュ
ータ装置を示すブロック図である。第５図において第１
図と同一物には同一符号を付して説明を省略する。この
第２の実施例は第１の実施例におけるアドレスカウンタ
１５及びアドレスラッチ７に替えて、夫々アドレスカウ
ンタＡ２４及びアドレスカウンタＢ２５を使用し、出力
ラッチ１７及び出力バッファ１８に替えて、夫々出力ラ
ッチＡ２６及び出力ラッチＢ２７を使用している。

つまり、メモリチップ２３のアドレスカウンタＡ２４及
びアドレスカウンタＢ２５はＣ／Ｌ信号２１によりいず
れか一方が選択されてアドレスデコーダ１６にアドレス
情報を出力し、出力ラッチＡ２６及び出力ラッチＢ２７
はＣ／Ｌ信号２１により選択されていずれか一方にメモ
リ８からデータが入力される。プログラムを読出す場合
には、Ｃ／Ｌ信号２１をローレベルにすることによりこ
のアドレスカウンタＡ２４及び出力ラッチＡ２６を選択
し、データを読出す場合には、Ｃ／Ｌ信号２１をハイレ
ベルにすることによりアドレスカウンタＢ２５及び出力
ラッチＢ２７を選択する。なお、メモリ８のアドレスＰ
１乃至Ｐ５に格納されているデータはデータＰ１乃至Ｐ
５であり、アドレスＤ１乃至Ｄ６に格納されているデー
タはデータＤ１乃至Ｄ６である。

次に、このように構成されたマイクロコンピュータ装置
の動作について、第６図、第７図及び第８図のタイミン
グ図を参照して説明する。本実施例のリードサイクルは
４つの基本動作ステートＴ、、Ｔ２．Ｔ３．ＴＩにより
構成される。第６図は分岐直後のプログラムのリードサ
イクル及び連゛続したアドレスを有するプログラムのリ
ードサイクルを示すタイミング図である。この第６図か
ら明らかなように、この場合のリードサイクルは第１の
実施例と同様である。但し、この場合には、Ｃ／Ｌ信号
２１をローレベルにすることにより、アドレスカウンタ
Ａ２４及び出力ラッチＡ２６が選択されている。

データのリードサイクルは１データのリードサイクルと
連続したアドレスを有するデータのリードサイクル（以
下、連続データリードサイクルという）とに分けられる
。１データのリードサイクルは、第７図に示すように、
基本動作ステートＴ、、Ｔ２．ＴＩにより構成される。

先ず、実行制御部３はステートＴ、の開始タイミング１
１においてＡＬＥ信号１１及びＣ／Ｌ信号２１を立上げ
る。次いで、実行制御部３はＡＤババスにデータＤ１の
アドレス（アドレスＤｉ）を出力する。

Ｃ／Ｌ信号２１がハイレベルになることにより選択され
たアドレスカウンタＢ２５はステートＴ１のタイミング
ｔ２において、ＭＡＤバス１つからアドレスＤ１を取り
込み、次いで、タイミングｔ３において、ＡＬＥ信号１
１が立下ると、このアドレスＤ１をラッチする。

実行制御部３はステートＴ２の開始タイミングｔ３にお
いてＤＬＣ信号２０を立下げ、タイミングｔ４において
ＤＬＣ信号２０を立上げることにより、プログラムのリ
ードの場合と同様に、メモリ８からの出力データを出力
ラッチＢ２７にラッチさせると共に、アドレスカウンタ
Ｂ２５の内容をインクリメントさせる。これと同時に、
ＲＤ信号１２を立下げて、このデータＤ１をＭＡＤバス
１９に出力させる。

次いで、実行制御部３はステートＴ２において、ＭＡＤ
バス１つの内容をＡＤババスを介して処理実行部２へ出
力させ、ステートＴＩのタイミングｔ６でＲＤ信号１２
を立上げ、タイミングｔ７でＣ／Ｌ信号２１を立下げて
１データのリードサイクルを終了する。

次に、連続データリードサイクルは、第８図に示すよう
に、基本動作ステートＴ３の連続及び基本動作ステート
ＴＩにより構成されている。先ず、実行制御部３はタイ
ミング１．において、Ｃ／Ｌ信号２１を立上げてアドレ
スカウンタＢ２５及び出力ラッチＢ２７を選択する０次
に、タイミングｔ８において、ＲＤ信号１２を立下げて
出力ラッチＢ２７に保持されていたデータ（データＤ２
）をＭＡＤバス１９及びＡＤババスを介して処理実行部
２に出力させる。

実行制御部３は次のステートＴ３のタイミングｔ９にお
いて、ＤＬＣ信号２０を上下げ、タイミングｔｔｏにお
いて立上げることにより、メモリ８の出力データＤ３を
出力ラッチＢ２７にラッチさせてこのデータＤ３をＭＡ
Ｄバス１９に出力させると共に、アドレスカウンタＢ２
５の内容（アドレスＤ３）をインクリメントさせる。ア
ドレスデコーダ１６にはインクリメントされたアドレス
カウンタＢ２５の内容（アドレスＤ４）が入力される。

アドレスデコーダ１６はメモリ８のアドレスＤ４のセル
を泗択し、メモリ８はアドレスＤ４のデータＤ４を出力
する。ＭＡＤバス１９のデータＤ３はＡＤババスを介し
て処理実行部２に取込まれる。

以後、この動作の連続により、連続したアドレスを有す
るデータが読出される。この連続データリードサイクル
はステートＴＩにおいて、ＲＤ信号１２を立上げ、Ｃ／
Ｌ信号２１を立下げることにより終了する。このように
、第１２図と第６図及び第８図との比較から、本実施例
においては、プログラムのリード及び連続したアドレス
を有するデータのリードが極めて高速に行われることが
わかる。

第９図は本発明の第３の実施例に係るマイクロコンピュ
ータ装置を示すブロック図である。なお、第９図におい
て第１図及び第５図と同一物には同一符号を付して説明
を省略する。この第３の実施例に係るマイクロコンピュ
ータ装置は、非連続なアドレスをもつデータの読み出し
をより速くできるように、第５図のマイクロコンピュー
タ装置に、メモリチップ２３内のメモリ８から直接バス
インターフェイス部１４ヘデータを出力するためのパス
３１を構成要素として新たに付加したものとなっている
。

この実施例において、連続的なアドレスを持つプログラ
ムのリードサイクルでの各ユニット及び制御信号の動作
は第６図と同じであり、連続データリードサイクルの動
作は第８図と同じであるので、その動作説明は省略する
。

次に、連続的なアドレスを持つプログラムコードのリー
ドサイクル（以下連続プログラムリードサイクルという
）実行中にプログラムの実行に伴い非連続なアドレスを
持つ単一データリードの実行要求が発生したときのり−
°ドサイクルについて、第１０図を参照して説明する。

連続プログラムリードサイクル実行中の動作は第１の実
施例の第３図と同様であるが、実行制御部３はこのリー
ドサイクル実行中に命令実行に伴い、非連続なアドレス
を持つ単一データリードサイクルの起動要求を受付ける
と、Ｔ３タイミングに続（ＴＩタイミングの中間ｔ２で
ＲＤ信号１２を立上げると同時に、ＤＬＣ信号２０の立
上りに同期してＣ／Ｌ信号２１によって選択されている
アドレスカウンタＡ２４の内容をインクリメントすると
共に、メモリ８からの出力内容を出力ラッチＡ２６にラ
ッチさせる。以後、Ｃ／Ｌ信号２１がハイレベルの期間
、ＤＬＣ信号２０を変化させない。

次のＴ１タイミングの前縁ｔ３で実行制御部３は単一デ
ータリードのアドレスをアドレスカウンタＢ２５に書込
むため、ＡＬＥ信号１１を立上げると共に、Ｃ／Ｌ信号
２１をハイレベルにする。

これによりバスインターフェース部１４はＴ１タイミン
グの中間ｔ４でアドレスカウンタＢ２５を介してアドレ
スデコーダ１６にＭＡＤバス１９の内容を入力する。そ
して実行制御部３は、Ｔ１タイミングの後縁ｔ５でＡＬ
Ｅ信号１１を立ち下げる。これによりバスインターフェ
ース部１４はアドレスカウンタＢ２５の入力ゲートを閉
じ、メモリ８から出力されている内容を出力ラッチＢ３
１を介することなく、バス３１を介して直接バスインタ
ーフェース部１４へ出力する。

次のＴ２タイミングの中間ｔ６で実行制御部３はＲＤ信
号１２をロウレベルにすることにより、バスインターフ
ェース部１４の内容をＡ　Ｄ　／＜ス９を介して処理実
行部２に伝え、続＜ＴＩタイミングの中間ｔ８でＡＤバ
バス上のデータを取込むと同時にＲＤ信号１２を立上げ
、同タイミングの後縁ｔ９でＣ／Ｌ信号２１を立ち下げ
る。そして実行制御部３は非連続なアドレスをもつ単一
データリードサイクル期間、ＤＬＣ信号２０をハイレベ
ルに保つ。これによりアドレスカウンタＡ２４及び出力
ラッチＡ２６の内容は保持され、次のＴ３タイミングの
中間ｔｌＯでＲＤ信号１２を立ち下げることにより、中
断していた連続プログラムリードサイクルを再開する。

また、連続データリードサイクル実行中に、非連続なア
ドレスを持つ単一プログラムリードサイクルの起動要求
が実行制御部３に受付けられた場合でも、同様にメモリ
８に記憶された命令コードを、出力ラッチＡ２６を介す
ることなくバス３１を介して直接バスインターフェース
部１４へ出力する。これにより、読出された命令コーグ
が直ちに処理実行部２へ伝えられ、単一プログラムリー
ドサイクルを実行する。そして、実行後は速やかに中断
していた連続データリードサイクルの再開を実行する。

このように、本実施例によれば、連続プログラムリード
サイクル時及び連続データリードサイクル時に非連続な
アドレスを持つ単一プログラム又は単一データのリード
サイクルの起動要求があった場合でも、バス３１を介し
て命令コード及びデータを読み出すことにより、アクセ
スタイムの短縮を図ることができる。

し発明の効果コ 以上説明したように、本発明によれば、制御手段が順次
更新制御信号を保持手段及び指示手段に出力し、保持手
段は記憶手段の出力データをデータ処理手段に出力する
と共にそのデータを保持し、指示手段は格納したアドレ
スを更新して記憶手段に出力するから、アドレスが連続
したデータを読出す場合には、制御手段が１データの読
出し毎にアドレスを指示手段に与える必要がないので、
記憶手段に高速参照機能を付加させることなく、アクセ
ス時間を極めて短縮することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るマイクロコンピュ
ータ装置を示すブロック図、第２図は第１の実施例にお
いて分岐直後のプログラムのデータリードサイクルを示
すタイミング図、第３図は第１の実施例において連続し
たアドレスを有するプログラムのデータリードサイクル
を示すタイミング図、第４図は第１の実施例においてデ
ータのリードサイクルを示すタイミング図、第５図は本
発明の第２の実施例に係るマイクロコンピュータ装置を
示すブロック図、第６図は第２の実施例において分岐直
後のプログラムのリードサイクル及び連続したアドレス
を有するプログラムのリードサイクルを示すタイミング
図、第７図は第２の実施例において単一のデータのリー
ドサイクルを示すタイミング図、第８図は第２の実施例
において連続したアドレスを有するデータのリードサイ
クルを示すタイミング図、第９図は本発明の第３の実施
例に係るマイクロコンピュータ装置を示すブロック図、
第１０図は第３の実施例において連続プログラムリード
サイクル時に非連続データのリード要求があったときの
タイミング図、第１１図は従来のマイクロコンピュータ
装置を示すブロック図、第１２図はその動作を説明する
ためのタイミングチャート図である。 １；マイクロプロセッサ、２；処理実行部、３；実行制
御部、４；バスリクエスト信号、５；アドレス線、６；
アクノリッジ信号、７；アドレスラッチ、８；メモリ、
９；Ａ［）バス、１０．アドレスバス、１１　；　ＡＬ
Ｅ信号、１２；ＲＤ倍信号１３．２３；メモリチップ、
１４；バスインターフェース部、１５；アドレスカウン
タ、１６；アドレスデコーダ、１７；出力ラッチ、１８
；出力バッファ、１９　；　ＭＡＤバス、２０．ＷＥＤ
ＡＴ信号、２１．ＤＲＣ信号、２２；リセット信号、２
４；アドレスカウンタＡ、２５；アドレスカウンタＢ、
２６；出力ラッチＡ、２７；出力ラッチＢ、３１：パス

Claims (1)

【特許請求の範囲】
1. （１）命令コードを含む処理データを記憶する記憶手段
   と、処理データの転送を受けてデータを処理するデータ
   処理手段と、前記処理データの転送を制御すると共に更
   新制御信号を出力する制御手段と、前記記憶手段の記憶
   内容を指示するアドレスを格納し前記制御手段から更新
   制御信号を入力してアドレスを更新すると共に格納して
   いるアドレスを前記記憶手段に出力する１又は複数個の
   指示手段と、前記制御手段から更新制御信号を入力して
   前記記憶手段の出力データを前記データ処理手段に出力
   すると共にこのデータを一旦保持する１又は複数個の保
   持手段と、を有し、連続したアドレスを有する一連のデ
   ータを読出す場合には前記制御手段はこの一連のデータ
   の先頭のアドレスのみを前記指示手段に与えることを特
   徴とするマイクロコンピュータ装置。