JPH07211731A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07211731A JPH07211731A JP732994A JP732994A JPH07211731A JP H07211731 A JPH07211731 A JP H07211731A JP 732994 A JP732994 A JP 732994A JP 732994 A JP732994 A JP 732994A JP H07211731 A JPH07211731 A JP H07211731A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- die pad
- lead frame
- pad portion
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07321—Aligning
- H10W72/07327—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】仮組立，はんだ付け工程の際にリードフレーム
と半導体チップとが相対的に大きく偏倚するのを阻止し
て製品良品率の向上が図れるようにした高信頼性の半導
体装置を提供する。 【構成】半導体チップ１を挟んでその両主面にリードフ
レーム２をはんだ付けして組立てた半導体装置におい
て、少なくとも一方のリードフレームに対し、そのダイ
パッド部２ａの周縁に絶縁物で作られたチップ位置決め
用フェンス５を設け、該フェンスの規制により仮組立，
はんだ付け工程で半導体チップ１がリードフレームのダ
イパッド部の領域から外方へはみ出すような偏り，不要
な溶融はんだの流出を防止して特性欠陥のない製品を得
る。
と半導体チップとが相対的に大きく偏倚するのを阻止し
て製品良品率の向上が図れるようにした高信頼性の半導
体装置を提供する。 【構成】半導体チップ１を挟んでその両主面にリードフ
レーム２をはんだ付けして組立てた半導体装置におい
て、少なくとも一方のリードフレームに対し、そのダイ
パッド部２ａの周縁に絶縁物で作られたチップ位置決め
用フェンス５を設け、該フェンスの規制により仮組立，
はんだ付け工程で半導体チップ１がリードフレームのダ
イパッド部の領域から外方へはみ出すような偏り，不要
な溶融はんだの流出を防止して特性欠陥のない製品を得
る。
Description
【０００１】
【産業上の利用分野】本発明は、表面実装型ダイオー
ド，あるいはシリコンサージアブソーバなどを実施対象
とした樹脂封止形の半導体装置に関する。
ド，あるいはシリコンサージアブソーバなどを実施対象
とした樹脂封止形の半導体装置に関する。
【０００２】
【従来の技術】まず、本発明の実施対象となる表面実装
型の樹脂封止形半導体装置の従来構造を図４（ａ),
（ｂ）に示す。図において、１は半導体チップ、２は半
導体チップ１を挟んでその両主面にはんだ付けしたリー
ドフレーム、３ははんだ層、４は樹脂パッケージであ
り、リードフレーム２は中央に凸状のダボを形成したダ
イパッド部２ａと、ダイパッド部から側方に引出した外
部リード２ｂからなる。
型の樹脂封止形半導体装置の従来構造を図４（ａ),
（ｂ）に示す。図において、１は半導体チップ、２は半
導体チップ１を挟んでその両主面にはんだ付けしたリー
ドフレーム、３ははんだ層、４は樹脂パッケージであ
り、リードフレーム２は中央に凸状のダボを形成したダ
イパッド部２ａと、ダイパッド部から側方に引出した外
部リード２ｂからなる。
【０００３】かかる構成の半導体装置の組立ては次記の
ように行われる。まず、組立治具を用い、２枚のリード
フレーム２のダイパッド部２ａの間にはんだ板とともに
半導体チップ１を挟み込みんで仮組み立てした後、はん
だ付け炉に搬入してはんだ付けを行う。次いで、トラン
スファ成形法により樹脂パッケージ４を成形して半導体
チップ１の周囲を樹脂封止する。
ように行われる。まず、組立治具を用い、２枚のリード
フレーム２のダイパッド部２ａの間にはんだ板とともに
半導体チップ１を挟み込みんで仮組み立てした後、はん
だ付け炉に搬入してはんだ付けを行う。次いで、トラン
スファ成形法により樹脂パッケージ４を成形して半導体
チップ１の周囲を樹脂封止する。
【０００４】
【発明が解決しようとする課題】ところで、前記した半
導体装置の組立構造では、特にはんだ付け工程で次記の
ような不具合が多々発生する。すなわち、組立治具に半
導体チップ１，リードフレーム２を挿入する際の位置決
め誤差，はんだ付け炉への移動に伴う振動などが原因で
半導体チップ１がリードフレーム２のダイパッド部２ａ
の中心位置から相対的にずれることがある。しかも、従
来のリードフレーム構造のままでは、このような半導体
チップの偏りを制限する機能がなく、この状態ではんだ
付けを行うと、炉内の温度分布のばらつき，溶融はんだ
の流動性も加わって半導体チップが偏倚した位置にはん
だ付けされ、このために適正なはんだフィレットが形成
されなくなるほか、半導体チップのはんだ付け位置の偏
りが大きいと、チップの周面にはんだが回り込んだり、
チップの周面がリードフレーム２の外部リードフレーム
２ｂに接触し、これが原因で漏れ電流，短絡などの特性
欠陥を引き起こす。
導体装置の組立構造では、特にはんだ付け工程で次記の
ような不具合が多々発生する。すなわち、組立治具に半
導体チップ１，リードフレーム２を挿入する際の位置決
め誤差，はんだ付け炉への移動に伴う振動などが原因で
半導体チップ１がリードフレーム２のダイパッド部２ａ
の中心位置から相対的にずれることがある。しかも、従
来のリードフレーム構造のままでは、このような半導体
チップの偏りを制限する機能がなく、この状態ではんだ
付けを行うと、炉内の温度分布のばらつき，溶融はんだ
の流動性も加わって半導体チップが偏倚した位置にはん
だ付けされ、このために適正なはんだフィレットが形成
されなくなるほか、半導体チップのはんだ付け位置の偏
りが大きいと、チップの周面にはんだが回り込んだり、
チップの周面がリードフレーム２の外部リードフレーム
２ｂに接触し、これが原因で漏れ電流，短絡などの特性
欠陥を引き起こす。
【０００５】本発明は上記の点にかんがみなされたもの
であり、その目的は前記課題を解決し、仮組立，はんだ
付け工程の際にリードフレームと半導体チップとが相対
的に大きく偏倚するのを阻止して製品良品率の向上が図
れるようにした高信頼性の半導体装置を提供することに
ある。
であり、その目的は前記課題を解決し、仮組立，はんだ
付け工程の際にリードフレームと半導体チップとが相対
的に大きく偏倚するのを阻止して製品良品率の向上が図
れるようにした高信頼性の半導体装置を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、半導体チップを挟んでその両主面
にリードフレームをはんだ付けして組立てた半導体装置
において、少なくとも一方のリードフレームに対し、そ
のダイパッド部の周縁に絶縁物で作られたチップ位置決
め用フェンスを設けるものとする。
に、本発明によれば、半導体チップを挟んでその両主面
にリードフレームをはんだ付けして組立てた半導体装置
において、少なくとも一方のリードフレームに対し、そ
のダイパッド部の周縁に絶縁物で作られたチップ位置決
め用フェンスを設けるものとする。
【０００７】また、前記のフェンスは、ダイパッド部の
周囲複数箇所に分散して実施することができ、さらにフ
ェンスの高さ寸法は、はんだ付け工程でダイパッド部に
搭載した半導体チップがダイパッド部の領域から側方へ
はみ出すのを阻止する高さに定めるものとする。
周囲複数箇所に分散して実施することができ、さらにフ
ェンスの高さ寸法は、はんだ付け工程でダイパッド部に
搭載した半導体チップがダイパッド部の領域から側方へ
はみ出すのを阻止する高さに定めるものとする。
【０００８】
【作用】上記の構成によれば、リードフレームのダイパ
ッド部に搭載した半導体チップの偏りがフェンスに規制
されるので、仮組立，並びにはんだ付け炉への搬入の際
にチップがダイパッド部の領域外にはみ出すような大き
な偏りなしに定位置に位置決め保持される。しかも、フ
ェンスは絶縁物であって半導体チップが接触しても特性
上の問題がなく、かつはんだ付け工程での溶融はんだの
不要な流出を防ぐ役目も果す。これにより、はんだ付け
後の状態では半導体チップとリードフレームとが両者間
に適正なはんだフィレットを形成してはんだ接合され、
その結果として製品の良品率，信頼性が向上する。
ッド部に搭載した半導体チップの偏りがフェンスに規制
されるので、仮組立，並びにはんだ付け炉への搬入の際
にチップがダイパッド部の領域外にはみ出すような大き
な偏りなしに定位置に位置決め保持される。しかも、フ
ェンスは絶縁物であって半導体チップが接触しても特性
上の問題がなく、かつはんだ付け工程での溶融はんだの
不要な流出を防ぐ役目も果す。これにより、はんだ付け
後の状態では半導体チップとリードフレームとが両者間
に適正なはんだフィレットを形成してはんだ接合され、
その結果として製品の良品率，信頼性が向上する。
【０００９】また、フェンスを複数に分割し、その相互
間に間隔を開けてダイパッド部の周囲四隅，あるいは周
囲四辺に分散して配置することで、半導体チップの挿入
作業性が向上するほか、はんだ付けの際には余剰のはん
だを前記間隔を通して外方に排除することができる。
間に間隔を開けてダイパッド部の周囲四隅，あるいは周
囲四辺に分散して配置することで、半導体チップの挿入
作業性が向上するほか、はんだ付けの際には余剰のはん
だを前記間隔を通して外方に排除することができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、実施例の図中で図４に対応する同一部材に
は同じ符号が付してある。まず、図１（ａ),（ｂ）にお
いて、仮組立の際に下側に位置するリードフレーム２に
対して、ダイパッド部２ａにはその周縁を取り囲んで上
方に起立するチップ位置決め用フェンス５を備えてい
る。このフェンス５は絶縁物で作られ、接着，ないしは
底面にメタライズを施した上でダイパッド２ａの周縁に
はんだ接合されており、かつその高さ寸法Ｈは、少なく
とも（ｂ）図で表す仮組立状態でダイパッド部２ａの上
にはんだ板６を介して搭載した半導体チップ１の周面に
届く高さに定めるものとする。
する。なお、実施例の図中で図４に対応する同一部材に
は同じ符号が付してある。まず、図１（ａ),（ｂ）にお
いて、仮組立の際に下側に位置するリードフレーム２に
対して、ダイパッド部２ａにはその周縁を取り囲んで上
方に起立するチップ位置決め用フェンス５を備えてい
る。このフェンス５は絶縁物で作られ、接着，ないしは
底面にメタライズを施した上でダイパッド２ａの周縁に
はんだ接合されており、かつその高さ寸法Ｈは、少なく
とも（ｂ）図で表す仮組立状態でダイパッド部２ａの上
にはんだ板６を介して搭載した半導体チップ１の周面に
届く高さに定めるものとする。
【００１１】かかる構成により、（ｂ）図の仮組立状態
では半導体チップ１がフェンス５の規制を受けてダイパ
ッド部２ａ上の定位置に位置決め保持され、続くはんだ
付け炉への搬入，はんだ付け工程の際にも半導体チップ
１がダイパッド部２ａの領域から外側にはみ出すような
大きな偏りが確実に阻止されるとともに、フェンス５が
溶融はんだの不要な流出を防ぐ役目も果たす。これによ
り、半導体チップ１を定位置でリードフレーム２との間
に適正なはんだフィレットを形成してはんだ接合するこ
とができる。
では半導体チップ１がフェンス５の規制を受けてダイパ
ッド部２ａ上の定位置に位置決め保持され、続くはんだ
付け炉への搬入，はんだ付け工程の際にも半導体チップ
１がダイパッド部２ａの領域から外側にはみ出すような
大きな偏りが確実に阻止されるとともに、フェンス５が
溶融はんだの不要な流出を防ぐ役目も果たす。これによ
り、半導体チップ１を定位置でリードフレーム２との間
に適正なはんだフィレットを形成してはんだ接合するこ
とができる。
【００１２】図２，図３は図１の応用実施例を示すもの
であり、図２では４片に分割されたフェンス５が相互間
に間隔を隔ててダイパッド部２ａの四隅コーナに分散位
置し、図３ではダイパッド部２ａの周囲四辺に分散して
配置されている。かかる構成により、図１と同様に半導
体チップ１に対する位置決め機能が得られるほか、分割
フェンスの間には間隔が開いているので、仮組立の際に
チップ挿入のハンドリング性が向上するし、またはんだ
付け工程で余剰な溶融はんだを前記間隔を通して外方に
排除することができる。
であり、図２では４片に分割されたフェンス５が相互間
に間隔を隔ててダイパッド部２ａの四隅コーナに分散位
置し、図３ではダイパッド部２ａの周囲四辺に分散して
配置されている。かかる構成により、図１と同様に半導
体チップ１に対する位置決め機能が得られるほか、分割
フェンスの間には間隔が開いているので、仮組立の際に
チップ挿入のハンドリング性が向上するし、またはんだ
付け工程で余剰な溶融はんだを前記間隔を通して外方に
排除することができる。
【００１３】
【発明の効果】以上述べたように、本発明の構成によれ
ば、半導体装置の仮組立，はんだ付け工程の際に、フェ
ンスの規制によって半導体チップをリードフレーム上の
定位置に位置決め保持することができ、これにより半導
体チップの偏り，不要な溶融はんだの流出を阻止しては
んだ付けの欠陥発生を防ぎ、製品の良品率向上を図るこ
とができる。
ば、半導体装置の仮組立，はんだ付け工程の際に、フェ
ンスの規制によって半導体チップをリードフレーム上の
定位置に位置決め保持することができ、これにより半導
体チップの偏り，不要な溶融はんだの流出を阻止しては
んだ付けの欠陥発生を防ぎ、製品の良品率向上を図るこ
とができる。
【図１】本発明実施例の構成図であり、（ａ）はリード
フレームの平面図、（ｂ）は半導体チップとリードフレ
ームとの仮組立状態を表す図
フレームの平面図、（ｂ）は半導体チップとリードフレ
ームとの仮組立状態を表す図
【図２】図１と異なる実施例を示すリードフレームの平
面図
面図
【図３】図２とさらに異なる実施例を示すリードフレー
ムの平面図
ムの平面図
【図４】本発明の実施対象となる半導体装置の従来構成
図であり、（ａ）は製品の断面図、（ｂ）はリードフレ
ームの平面図
図であり、（ａ）は製品の断面図、（ｂ）はリードフレ
ームの平面図
１ 半導体チップ ２ リードフレーム ２ａ ダイパッド部 ２ｂ 外部リード ３ はんだ層 ３ａ はんだ板 ５ フェンス
Claims (3)
- 【請求項１】半導体チップを挟んでその両主面にリード
フレームをはんだ付けして組立てた半導体装置におい
て、少なくとも一方のリードフレームに対し、そのダイ
パッド部の周縁に絶縁物で作られたチップ位置決め用フ
ェンスを設けたことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、フェ
ンスをダイパッド部の周囲複数箇所に分散して設けたこ
とを特徴とする半導体装置。 - 【請求項３】請求項１または２記載の半導体装置におい
て、フェンスの高さ寸法を、はんだ付け工程でダイパッ
ド部に搭載した半導体チップがダイパッド部の領域から
側方へはみ出すのを阻止する高さに定めたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP732994A JPH07211731A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP732994A JPH07211731A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211731A true JPH07211731A (ja) | 1995-08-11 |
Family
ID=11662927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP732994A Pending JPH07211731A (ja) | 1994-01-27 | 1994-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211731A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091175A1 (en) * | 2000-05-26 | 2001-11-29 | Casem (Asia) Pte Ltd | Method and device for bleed out control in solder bonding |
| EP1898465A2 (en) * | 2006-09-11 | 2008-03-12 | Hitachi, Ltd. | Power semiconductor module |
| EP2573809A4 (en) * | 2010-05-18 | 2017-05-24 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| WO2018141621A3 (de) * | 2017-02-06 | 2018-10-25 | Siemens Aktiengesellschaft | Leistungsmodul |
| WO2020182361A1 (en) * | 2019-03-13 | 2020-09-17 | Danfoss Silicon Power Gmbh | Method for making a cohesive connection by fluxless chip- or element soldering, gluing or sintering using a material preform |
-
1994
- 1994-01-27 JP JP732994A patent/JPH07211731A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091175A1 (en) * | 2000-05-26 | 2001-11-29 | Casem (Asia) Pte Ltd | Method and device for bleed out control in solder bonding |
| EP1898465A2 (en) * | 2006-09-11 | 2008-03-12 | Hitachi, Ltd. | Power semiconductor module |
| EP2573809A4 (en) * | 2010-05-18 | 2017-05-24 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| WO2018141621A3 (de) * | 2017-02-06 | 2018-10-25 | Siemens Aktiengesellschaft | Leistungsmodul |
| WO2020182361A1 (en) * | 2019-03-13 | 2020-09-17 | Danfoss Silicon Power Gmbh | Method for making a cohesive connection by fluxless chip- or element soldering, gluing or sintering using a material preform |
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