JPH07211772A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH07211772A JP6219608A JP21960894A JPH07211772A JP H07211772 A JPH07211772 A JP H07211772A JP 6219608 A JP6219608 A JP 6219608A JP 21960894 A JP21960894 A JP 21960894A JP H07211772 A JPH07211772 A JP H07211772A
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Abstract

(57)【要約】 （修正有） 【目的】 高集積半導体装置の素子分離プロセスにおけ
るプロセス余裕度を改善し、しかも平坦化された素子分
離膜を形成することが出来る半導体装置及びその製造方
法を提供する。 【構成】 アクティブ領域と素子分離領域とから構成さ
れる半導体基板１１と、前記半導体基板の素子分離領域
内に位置し、前記半導体基板の表面よりも低い表面を有
する第１領域と、前記第１領域の両側面部に位置され、
前記第１領域よりも狭い幅と深い深さとを有する第２領
域と、前記第１領域及び第２領域内に埋め込まれて形成
された素子分離膜２２とを含む半導体装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、平坦な表面を有する半導体装置の
素子分離膜及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、シリコン基板上に素子分離膜を形
成するプロセスは、半導体集積回路の製造における重要
な段階のうちの一つである。一般に、半導体装置は素子
間分離領域により分離されたアクティブ領域とから成
る。従って、素子間分離領域のサイズによって半導体集
積回路の密度が制限されることになる。これは、集積回
路のチップに高電圧領域が存在するＥＥＰＲＯＭのよう
な半導体集積回路ではさらに著しい。
【０００３】近年、最も広く用いられる従来の素子間分
離領域の形成方法は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスであ
り、これを説明すれば、次の通りである。
【０００４】半導体基板のアクティブ領域をシリコン窒
化膜としてマスキングする。続けて、アクティブ領域の
間の素子分離領域にチャンネルストップイオン打ち込み
を行った後、前記シリコン窒化膜をマスクとして、半導
体基板の素子分離領域のみを選択的に酸化し、厚い素子
分離酸化膜、即ち、フィールド酸化膜を形成する。この
際、フィールド酸化膜の厚さは、５０００Å以上に形成
する。このように形成されたフィールド酸化膜により、
シリコン基板上のアクティブ領域間が分離されることに
なる。
【０００５】しかしながら、前記ＬＯＣＯＳプロセス
は、サブマイクロ寸法を有する高密度化された半導体集
積回路の素子分離方法には適していない。その理由は、
フィールド酸化膜の形成のための酸化膜プロセスの際
に、マスキング層として用いられるシリコン窒化膜の下
部にラテラル酸化（Ｌａｔｅｒａｌ Ｏｘｉｄａｔｉｏ
ｎ）が起こり、アクティブ領域にまで酸化膜が形成さ
れ、その結果、アクティブ領域が少なくなってしまう結
果を招来するからである。これを“バーズビーク”現象
と呼ぶ。
【０００６】なお、ＬＯＣＯＳプロセスにおいては、チ
ャンネルストップイオンが打ち込まれたドーパントがフ
ィールド酸化膜プロセス時の高温熱処理段階においてア
クティブ領域にラテラル拡散され、サブマイクロ寸法の
素子形成を困難にする。
【０００７】ＬＯＣＯＳプロセスの他の問題点は、厚い
フィールド酸化膜により、平坦とならない表面が形成さ
れるというものである。これは、後プロセスに極めて悪
影響を及ぼす要因として作用することになる。厚いフィ
ールド酸化膜により、アクティブ領域とこれに隣接する
素子分離領域との間には、５０００Å以上の段差が生じ
る。
【０００８】ＬＯＣＯＳプロセスを高集積化された半導
体装置の素子分離プロセスに適用する場合、発生する他
の問題としては、半導体装置が高集積化されると、アク
ティブ領域及び素子分離領域のサイズも減少する。これ
により、隣接するアクティブ領域の間の素子分離領域に
形成されるフィールド酸化膜の厚さに制限が加わること
になる。アクティブ領域間に素子分離領域が十分に確保
されなければ、素子分離領域のフィールド酸化膜の下部
を通じてアクティブ領域で形成された電界が隣接するア
クティブ領域にまで影響を及ぼすことになり、これによ
り、素子の誤動作を起こすことが出来る。これを防止す
るために、フィールド酸化膜の形成のための酸化プロセ
スの前に素子分離領域に打ち込むチャンネルストップイ
オンのドーズ量を増加させる、いわゆる、チャンネルス
トップイオン打ち込みを行う方法を用いるが、これは素
子分離領域に形成されたチャンネルストップイオン打ち
込み領域によりアクティブ領域に生成された電界が素子
分離領域にラテラル拡散されるのを防止するものを利用
するものである。しかしながら、チャンネルストップイ
オン打ち込み時のイオンドーズ量を増大させると、むし
ろフィールド酸化プロセス時に打ち込まれたイオンのラ
テラル拡散が一層盛んに起こることになり、隣接するア
クティブ領域のチャンネル領域により一層食い入ること
になる逆効果を招来し、これにより、接合耐圧（ｊｕｎ
ｃｔｉｏｎ ｖｏｌｔａｇｅ ｂｒｅａｋｄｏｗｎ）が
低下してしまうという問題点があった。
【０００９】上記のようなＬＯＣＯＳプロセスの問題点
を解決するために、種々の素子分離方法が提案されてき
た。この中で、米国特許５，２２９，３１５に開示され
た半導体装置の素子分離方法を図１〜図６に基づいて説
明すれば、次の通りである。
【００１０】先ず、図１に示すように、半導体基板１上
にパッド酸化膜２と窒化膜３とを順次に形成した後、フ
ォトリゾグラフィーエッチングプロセスにより素子分離
領域の一部の前記窒化膜３とパッド酸化膜２とを選択的
にエッチングした後、露出された基板の一部及び窒化膜
３の全面にポリシリコン層４を一定の厚さに形成し、フ
ィールドストップイオン打ち込みを行う。
【００１１】続けて、図２に示すように、前記ポリシリ
コン層４の全面に平坦化用絶縁膜５を形成した後、前記
ポリシリコン層４が露出するまでエッチバックして基板
表面を平坦させる。
【００１２】次に、図３に示すように、前記平坦化用絶
縁膜５をマスクとして前記ポリシリコン層４をエッチン
グした後、これにより露出される基板をエッチングして
溝７を形成する。
【００１３】続けて、図４に示すように、前記平坦化用
絶縁膜５を除去した後、上記のように溝７が形成された
基板全面に酸化膜８を形成する。
【００１４】次に、図５に示すように、前記酸化膜８を
前記残存するポリシリコン層４が露出するように、エッ
チバックする。
【００１５】次いで、図６に示すように、前記ポリシリ
コン層４を酸化させ、窒化膜３を除去することによっ
て、基板内に形成された溝７内に打ち込まれて形成され
たシリンダ状の素子分離膜９を形成する。
【００１６】前記技術によれば、寄生フィールドトラン
ジスタの実効チャンネル長さが増加することになるの
で、素子分離特性が向上され、パターンサイズと無関係
に一定のシリンダ構造を形成することが出来るという利
点がある。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術は、前記平坦化絶縁膜の蒸着及びエッチバッ
クによるプロセス偏差により、シリコン基板のエッチン
グ時の幅、即ち、シリンダ状の分離膜の幅が異なるよう
になり、分離膜９の表面がポリシリコン層の酸化により
平坦とならないという問題点があった。
【００１８】本発明の目的は、上記のような問題点を解
決するためになされたもので、高集積半導体装置の素子
分離プロセスにおけるプロセス余裕度を改善し、しかも
平坦化された素子分離膜を形成することが出来る半導体
装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、アクティブ領域と素子分離領
域とから構成される半導体基板と、前記半導体基板の素
子分離領域内に位置し、前記半導体基板の表面よりも低
い表面を有する第１領域と、前記第１領域の両側面部に
位置され、前記第１領域よりも狭い幅と深い深さとを有
する第２領域と、前記第１領域及び第２領域内に埋め込
まれて形成された素子分離膜とを含むことを特徴とす
る。
【００２０】さらに、前記目的を達成するための本発明
の半導体装置の製造方法は、半導体１１上に多層の積層
絶縁膜を形成するステップと、前記積層絶縁膜を選択的
にエッチングして積層絶縁膜パターンを形成し、これに
より露出される半導体基板の一部を所定の深さにエッチ
ングして１次リセス領域１７を形成するステップと、前
記積層絶縁膜パターンの側面に側壁絶縁膜１８を形成す
るステップと、前記１次リセス領域上に第１酸化膜を形
成するステップと、前記側壁絶縁膜を選択的に除去する
ステップと、前記側壁絶縁膜を除去することにより、露
出される半導体基板の一部を所定の深さにエッチングし
て２次リセス領域２０を形成するステップと、前記第１
酸化膜及び２次リセス領域上に第２酸化膜２２を形成す
るステップと、前記積層絶縁膜パターンを選択的に除去
するステップとを含むことを特徴とする。
【００２１】
【実施例】以下、本発明の実施例を添付した図面を参照
して詳細に説明する。図７〜図１４は、本発明の半導体
装置の素子分離膜の製造方法を工程手順により示す。
【００２２】先ず、図７に示すように、シリコン基板１
１上に９５０℃程度の温度で酸化性雰囲気中において約
１５分間熱処理を行い、２００Å程度の厚さのパッド酸
化膜１２を形成した後、低圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏ
ｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法を用いて７５０℃〜８００
℃の温度で前記パッド酸化膜１２上に第１窒化膜１３を
約１５００Å厚さに形成する。続けて、前記第１窒化膜
１３上に窒化膜に対するエッチングストッパーとして、
例えば酸化膜１４をＣＶＤ法、又はＰＥＣＶＤ法を用い
て５００Å程度の厚さに形成してから、この上にＣＶＤ
法、またはＰＥＣＶＤ法を用いて第２窒化膜１５を５０
０Å〜２５００Å程度の厚さに形成する。
【００２３】次に、図８に示すように、前記第２窒化膜
１５上に感光膜を塗布した後、フォトリゾグラフィーエ
ッチングプロセスにより露光及び現像し、基板のアクテ
ィブ領域上に感光膜パターン１６を形成する。次に、前
記感光膜パターン１６をマスクとして前記第２窒化膜１
５と、酸化膜１４と、第１窒化膜１３と、パッド酸化膜
１２とをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）等の異方性ドライエッチング方法を用いて順次
にエッチングし、これにより露出されるシリコン基板を
５００Å〜１０００Å程度にエッチングして１次リセス
（Ｒｅｃｅｓｓ）領域１７を形成する。この際、エッチ
ングプロセス時のエッチングガスとしては、窒化膜と酸
化膜とはＣＨＦ3 又はＣＦ4 等を含むガスを用い、シリ
コン基板はＨＢｒ／Ｃｌ2 等を含むガスを用いるのが望
ましい。
【００２４】次いで、図９に示すように、前記感光膜パ
ターンを除去した後、前記１次リセス領域１７及び第２
窒化膜１５の全面に第３窒化膜をＣＶＤ法、又はＰＥＣ
ＶＤ法を用いて１０００Å〜１５００Å程度の厚さに蒸
着した後、蒸着の厚さ以上にエッチバックして側壁窒化
膜１８を形成する。
【００２５】次に、図１０に示すように、前記パッド酸
化膜１２と、第１窒化膜１３と、酸化膜１４と、第２窒
化膜１５とからなる絶縁膜の積層パターンと前記側壁窒
化膜１８とを酸化マスクとして用いて８５０℃以上の温
度でＯ2 、又はＨ2 ＋Ｏ2 の酸化性雰囲気中において熱
処理し、露出されたシリコン基板の表面、即ち、１次リ
セス領域１７に約５００Å〜１０００Å程度の厚さの１
次フィールド酸化膜１９を形成する。この時、前記１次
フィールド酸化膜１９の厚さは、フィールド酸化膜の表
面が素子形成領域、又はアクティブ領域の基板表面より
も低くなるように設定する。
【００２６】続けて、図１１に示すように、前記窒化膜
の側壁及び第２窒化膜を選択的に異方性ドライエッチン
グなどにより除去し、シリコン基板の表面の所定部分を
露出させる。
【００２７】続けて、図１２に示すように、前記露出さ
れたシリコン基板の一部を前記絶縁膜の積層パターン１
２、１３、１４と１次フィールド酸化膜１９とをマスク
として用いて、約１０００Å程度にエッチングして２次
リセス領域２０を形成する。次に、前記２次リセス領域
２０の露出された基板の表面にＢ+ 、又はＢＦ2 イオン
を２〜３×１０13／cm2 の濃度に４０〜８０ＫｅＶの加
速電圧で打ち込んで不純物拡散層２１を形成する。
【００２８】続けて、図１３に示すように、前記約１０
００℃の温度でＯ2 とＨ2 を含む酸化性雰囲気中におい
て５０〜１５０分間熱酸化させることにより、前記第１
次リセス領域及び２次リセス領域に５００Å〜４０００
Å程度の厚さの２次フィールド酸化膜２２を形成する。
この際、前記２次フィールド酸化膜２２は、前記形成さ
れた１次フィールド酸化膜１９と２次フィールド酸化膜
２２との厚さを加えてフィールド酸化膜の最も厚い部分
が１０００Å〜５０００Å程度になるようにすることに
より、フィールド酸化膜領域、即ち素子分離領域の表面
が素子領域、又はアクティブ領域のシリコン基板の表面
よりも１０００Å以上に高くならないように厚さを設定
する。
【００２９】一方、本発明の実施例として、前記２次フ
ィールド酸化膜を熱酸化プロセスで形成しておらず、Ｃ
ＶＤ法、又はＬＰＣＶＤ方法により酸化膜を蒸着した
後、エッチバックしてリセス領域を充填する２次フィー
ルド酸化膜を形成するのも可能である。
【００３０】次に、図１４に示すように、前記酸化膜１
４、窒化膜１３及びパッド酸化膜１２を順次にエッチン
グして除去することにより、表面が平坦化された素子分
離膜２２を形成する。前記酸化膜１４、窒化膜１３及び
パッド酸化膜１２のエッチングにおいて、酸化膜の場合
にはフッ酸（ＨＦ）を含む溶液を用い、窒化膜の場合に
は、燐酸（Ｈ3ＰＯ4）を含む溶液を用いたウェットエッ
チングプロセスにより行う。
【００３１】
【発明の効果】以上のように本発明によれば、基板内に
埋め込まれた形態の素子分離膜を形成することにおい
て、パターンサイズに関係なく一定の幅にシリコン基板
をエッチングすることができるので、基板エッチング時
のプロセス余裕度が改善され、素子領域、又はアクティ
ブ領域のシリコン基板の表面と素子分離領域の表面とが
平坦化されるので、以後のフォトリゾグラフィーエッチ
ングプロセス時のフォーカスマージングを確保すること
ができ、アクティブ領域と素子分離領域との間の段差に
よるエッチング残余物の発生を抑制することができる。
【図面の簡単な説明】
【図１】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図２】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図３】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図４】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図５】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図６】 従来の半導体装置の素子分離方法を示す工程
手順図である。
【図７】 本発明による半導体装置の素子分離方法を示
す工程手順図である。
【図８】 本発明による半導体装置の素子分離方法を示
す工程手順図である。
【図９】 本発明による半導体装置の素子分離方法を示
す工程手順図である。
【図１０】 本発明による半導体装置の素子分離方法を
示す工程手順図である。
【図１１】 本発明による半導体装置の素子分離方法を
示す工程手順図である。
【図１２】 本発明による半導体装置の素子分離方法を
示す工程手順図である。
【図１３】 本発明による半導体装置の素子分離方法を
示す工程手順図である。
【図１４】 本発明による半導体装置の素子分離方法を
示す工程手順図である。
【符号の説明】
１１…半導体基板、１２…パッド酸化膜、１３…第１窒
化膜、１４…エッチングストッパー、１５…第２窒化
膜、１６…感光膜パターン、１７…１次リセス領域、１
８…側壁絶縁膜、１９…第１酸化膜、２０…２次リセス
領域、２１…不純物拡散層、２２…第２酸化膜。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 アクティブ領域と素子分離領域とから構
    成される半導体基板と、 前記半導体基板の素子分離領域内に位置し、前記半導体
    基板の表面よりも低い表面を有する第１領域と、 前記第１領域の両側部に位置され、前記第１領域よりも
    狭い幅と深い深さとを有する第２領域と、 前記第１領域及び第２領域内に埋め込まれて形成された
    素子分離膜とを含むことを特徴とする半導体装置。
  2. 【請求項２】 前記第２領域の表面部に形成された不純
    物拡散層（２１）を更に含むことを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記素子分離膜は、前記第１領域上に形
    成された第１酸化膜（１９）と前記第１酸化膜及び第２
    領域上に形成された第２酸化膜（２２）とから構成され
    ることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１酸化膜は、熱酸化膜であること
    を特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記第２酸化膜は、熱酸化膜であること
    を特徴とする請求項３に記載の半導体装置。
  6. 【請求項６】 前記第２酸化膜は、ＣＶＤ法、又はＬＰ
    ＣＶＤ法により形成された酸化膜であることを特徴とす
    る請求項３に記載の半導体装置。
  7. 【請求項７】 半導体（１１）上に多層の積層絶縁膜を
    形成するステップと、 前記積層絶縁膜を選択的にエッチングして積層絶縁膜パ
    ターンを形成し、これにより露出される半導体基板の一
    部を所定の深さにエッチングして１次リセス領域（１
    ７）を形成するステップと、 前記積層絶縁膜パターンの側面に側壁絶縁膜（１８）を
    形成するステップと、 前記１次リセス領域（１７）上に第１酸化膜（１９）を
    形成するステップと、 前記側壁絶縁膜を選択的に除去するステップと、 前記側壁絶縁膜を除去することにより、露出される半導
    体の一部を所定の深さにエッチングして２次リセス領域
    （２０）を形成するステップと、 前記第１酸化膜及び２次リセス領域上に第２酸化膜（２
    ２）を形成するステップと、 前記積層絶縁膜パターンを選択的に除去するステップと
    を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記積層絶縁膜は、前記半導体基板上に
    パッド酸化膜（１２）と、第１窒化膜（１３）と、エッ
    チングストッパー（１４）と、第２窒化膜（１５）とを
    順次に蒸着して形成されることを特徴とする請求項７に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記側壁絶縁膜は、窒化膜で形成される
    ことを特徴とする請求項７に記載の半導体装置の製造方
    法。
  10. 【請求項１０】 前記第１酸化膜（１９）は、その表面
    が前記半導体基板の表面よりも低くなるように、厚さを
    設定して形成されることを特徴とする請求項７に記載の
    半導体装置の製造方法。
  11. 【請求項１１】 前記２次リセス領域は、前記１次リセ
    ス領域よりも深く形成されることを特徴とする請求項７
    に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記第１酸化膜（１９）は、前記積層
    絶縁膜パターンと側壁絶縁膜とを酸化マスクとして用い
    た熱酸化プロセスにより、形成されることを特徴とする
    請求項７に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第２酸化膜は、前記積層絶縁膜パ
    ターンを酸化マスクとして用いた熱酸化プロセスによ
    り、前記１次リセス領域及び前記２次リセス領域に埋め
    込まれて形成されることを特徴とする請求項７に記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記第２酸化膜は、ＣＶＤ法、又はＬ
    ＰＣＶＤ法により酸化膜を形成した後、これをエッチバ
    ックして前記１次リセス領域及び２次リセス領域に埋め
    込まれるように形成されることを特徴とする請求項７に
    記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第２酸化膜は、前記半導体基板の
    表面との段差をなすことなく、平坦に形成されることを
    特徴とする請求項７に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記２次リセス領域（２０）の形成ス
    テップの後、前記２次リセス領域（２０）に不純物イオ
    ンを打ち込み、不純物拡散層（２１）を形成するステッ
    プを更に含むことを特徴とする請求項７に記載の半導体
    装置の製造方法。
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