JPH07211795A - 半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置の製造方法

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JPH07211795A
JPH07211795A JP6213222A JP21322294A JPH07211795A JP H07211795 A JPH07211795 A JP H07211795A JP 6213222 A JP6213222 A JP 6213222A JP 21322294 A JP21322294 A JP 21322294A JP H07211795 A JPH07211795 A JP H07211795A
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conductive layer
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semiconductor memory
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Abstract

(57)【要約】 （修正有） 【目的】 容易なプロセスにより半導体メモリ装置のキ
ャッパシタンスを増大させることに適合である半導体メ
モリ装置の製造方法を提供する。 【構成】 トランジスタを形成した基板全面に層間絶縁
膜とエッチングストッパーとを順次に形成し、ソース・
ドレイン領域のエッチングストッパーの上部に第１導電
層２３を形成し、前記第１導電層上に第１絶縁膜２４
と、前記第１絶縁膜とエッチング選択性がある第２絶縁
膜２５とを順次に形成し、その後第１導電層を露出さ
せ、前記第１絶縁膜２４及び第２絶縁膜２５のエッチン
グされた側面に第２絶縁膜と同じ物質でサイドウォール
スペーサ２６を形成し、前記露出された第１導電層、サ
イドウォールスペーサ及び第２絶縁膜上に第４絶縁膜２
７を形成し、前記第４絶縁膜を選択的にエッチングして
前記第２絶縁膜２５を露出させ、前記第２絶縁膜及びサ
イドウォールスペーサ２６を除去し、前記第４絶縁膜２
７、第１絶縁膜２４及び露出された第１導電層２３の全
面に第２導電層を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の製
造方法に関するもので、特に大容量キャッパシタを備え
たＤＲＡＭの製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の発展に伴い、１つの
半導体チップ上に高集積度をもって複数の素子を集積さ
せる作業が盛んに行われている。特に、ＤＲＡＭのメモ
リセルにおいては、素子サイズを最小にするために、種
々のセル構造が提案されてきた。
【０００３】高集積化のため、チップ上で占める面積を
最小にするという観点から、メモリセルは１つのトラン
ジスタと１つのキャッパシタとから構成するのが望まし
い。このように、１つのトランジスタと１つのキャッパ
シタとから構成されたメモリセルにおいて、信号電荷は
トランジスタ（スイッチングトランジスタ）に接続され
るキャッパシタの蓄積ノード（ｓｔｏｒａｇｅ ｎｏｄ
ｅ）に格納される。従って、半導体メモリ装置の高集積
化によって、メモリセルのサイズが小さくなると、これ
に応じて、キャッパシタのサイズも小さくなるので、蓄
積ノードに格納出来る信号電荷の数も減少することにな
る。このため、所望の信号を誤動作することなしに伝達
するためには、信号伝達に必要なキャッパシタンスの確
保のために、メモリセルのキャッパシタの蓄積ノードが
ある定まった値以上の表面積を持たなければならない。
【０００４】従って、メモリセルのサイズの縮小のため
には、キャッパシタの蓄積ノードが半導体基板上の制限
された領域内で相対的に大きい表面積を持たなければな
らない。
【０００５】このように、キャッパシタの蓄積ノードの
表面積を増大させるために提案された種々のメモリセル
構造のうちにおいて、スタックキャッパシタは高集積化
に有利であり、しかもソフトエラーの影響が少ないとい
う利点があるキャッパシタ構造である。
【０００６】また、スタック構造のキャッパシタを備え
たメモリセルは、量産性にしており、プロセスが比較的
容易であるという利点がある。
【０００７】キャッパシタンスを増大させるためのスタ
ックキャッパシタの構造の１つとしてＳｈｉｎｉｃｈｉ
ｒｏ Ｋｉｍｕｒａ等により発表された（米国特許４，
７４２，０１８）技術について、第１図を参照して説明
すれば、下記の通りである。
【０００８】まず、図１に示すように、Ｐ型シリコン基
板上にソース・ドレインの役割を果たすＮ型不純物領域
５とゲート電極２及びゲート絶縁膜３からなるスイッチ
ングトランジスタを形成する。続けて、前記形成された
スッチングトランジスタの全面に第１酸化膜６を形成し
た後、これを選択的にエッチングして前記ソース・ドレ
イン領域５を露出させるコンタクトホールを形成する。
【０００９】次に、図２に示すように、前記結果物の全
面に第１導電層８を形成し、これを前記コンタクトホー
ルを介して前記ソース・ドレイン領域に電気的に接続し
た後、前記第１導電層８をフォトリゾグラフィーエッチ
ングプロセスによりキャッパシタの蓄積ノードのパター
ンにパターニングする。
【００１０】次いで、図３に示すように、前記結果物の
全面に第２酸化膜９を形成した後、これを選択的にエッ
チングし、前記第１導電層８の一部を露出させるコンタ
クトホールを形成する。
【００１１】次に、図４に示すように、前記結果物の全
面に第２導電層１０を形成し、前記第２酸化膜９に形成
されたコンタクトホールを介して前記第１導電層８と電
気的に接続されるようにした後、前記第２導電層１０を
キャッパシタの蓄積ノードのパターンにパターニングす
る。
【００１２】続いて、図５に示すように、前記第２酸化
膜９をウェットエッチングにより除去し、第１導電層８
と第２導電層１０とからなるキャッパシタの蓄積ノード
１１を形成する。
【００１３】次に、図６に示すように、前記蓄積ノード
１１の全面にキャッパシタ誘電体膜１２を形成した後、
図７に示すように、前記キャッパシタ誘電体膜１２の全
面に導電物質を蒸着し、これをパターニングしてキャッ
パシタプレート電極１３を形成することによって、半導
体メモリセルのキャッパシタを完成する。
【００１４】
【発明が解決しようとする課題】前記従来技術は、キャ
ッパシタの蓄積ノードを導電層を積層させた構造で形成
してキャッパシタンスの増大を図っているが、より大容
量のキャッパシタの製造のための２層以上の積層構造に
より蓄積ノードを形成するためには、プロセス段階が増
加するので、キャッパシタンスを増大させるのに制限が
あるという問題点があった。
【００１５】本発明の目的は、前記問題点を解決するた
めになされたもので、容易なプロセスにより半導体メモ
リ装置のキャッパシタンスを増大させることに適切な半
導体メモリ装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体メモリ装置の製造方法は、半導体基板
上にゲート絶縁膜を形成するステップと、前記ゲート絶
縁膜上にゲート電極を形成するステップと、前記ゲート
電極の両端部の半導体基板内にソース・ドレイン領域を
形成するステップと、前記ゲート電極とソース・ドレイ
ン領域を含む基板全面に層間絶縁膜とエッチングストッ
パーとを順次に形成するステップと、前記エッチングス
トッパーと層間絶縁膜とを選択的にエッチングして前記
ソース領域又はドレイン領域を露出させる開口部を形成
するステップと、前記開口部の内面及びエッチングスト
ッパーの上部に第１導電層を形成するステップと、前記
第１導電層上に第１絶縁膜と、前記第１絶縁膜とエッチ
ング選択性がある第２絶縁膜とを順次に形成するステッ
プと、前記第１絶縁膜と前記第２絶縁膜とを選択的にエ
ッチングして前記開口部内の第１導電層を露出させるス
テップと、前記第１絶縁膜及び第２絶縁膜のエッチング
された側面に第２絶縁膜と同じ物質でサイドウォールス
ペーサを形成するステップと、前記露出された第１導電
層、サイドウォールスペーサ及び第２絶縁膜上に第４絶
縁膜を形成するステップと、前記第４絶縁膜を選択的に
エッチングして前記第２絶縁膜を露出させるステップ
と、前記第２絶縁膜及びサイドウォールスペーサを除去
するステップと、前記第４絶縁膜、第１絶縁膜及び露出
された第１導電層の全面に第２導電層を形成するステッ
プと、前記第４絶縁膜をマスクとして前記第２導電層と
第１絶縁膜及び第１導電層を選択的にエッチングするス
テップと、前記第４絶縁膜及び第１絶縁膜を除去するス
テップとを含むことを特徴とする。
【００１７】
【実施例】以下、本発明の実施例を添付された図面を参
照して詳細に説明する。
【００１８】本発明は、犠牲絶縁膜の積層膜を用いて３
次元空間を構成し、このように構成された３次元空間内
にキャッパシタの蓄積ノードを埋め込ませることによっ
て、キャッパシタンスを増大させるもので、図８〜１６
を参照して本発明の１実施例による半導体メモリ装置の
キャッパシタの製造方法を説明すれば、次の通りであ
る。
【００１９】まず、図８に示すように、Ｐ型半導体基板
１上に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスにより、フィ
ールド酸化膜２を形成し、アクティブ領域と素子分離領
域を定めた後、ゲート絶縁膜３とゲート電極形成用導電
層４とを順次に形成し、続いて、これをフォトリゾグラ
フィーエッチングプロセスによりゲート電極パターンに
パターニングしてゲート電極４を形成する。続いて、ゲ
ート電極４に自己整合的にＮ型不純物をイオン打ち込
み、熱処理を行ってアクティブ領域にソース・ドレイン
領域５を形成してメモリセルのトランスファトランジス
タを完成する。
【００２０】次に、前記トランスファトランジスタが形
成された基板全面に前記トランジスタを絶縁させるため
の層間絶縁膜２１として、例えば酸化膜を形成し、この
上に酸化膜のウェットエッチングに対するエッチングス
トッパー２２として、例えば窒化膜をＣＶＤ法、又はプ
ラズマを用いたＰＥＣＶＤ法を用いて約１０００Å程度
の厚さに形成する。
【００２１】次に、図９に示すように、前記エッチング
ストッパー２２上に感光膜（示されていない）を塗布
し、これをフォトリゾグラフィーエッチングプロセスに
より露光および現像して、所定の感光膜パターンを形成
した後、この感光膜パターン（示されていない）をマス
クとして前記窒化膜２２と酸化膜２１とを反応性イオン
エッチングなどのような異方性エッチング法を用いてエ
ッチングし、前記トランスファトランジスタのソース領
域又はドレイン領域５を露出させる開口部を形成する。
この時、エッチングガスとしては、ＣＨＦ3／Ｏ2、又は
ＣＦ4 などのガスを用いる。
【００２２】続けて、前記結果物の全面に第１導電層２
３を形成し、前記開口部を介してトランジスタのソース
又はドレイン領域に接続させる。第１導電層２３として
は、５２０℃〜６２０℃の温度で低圧ＣＶＤ法により、
ＳｉＨ4又はＳｉ2Ｈ6 とドーピンガスであるＰＨ3 とを
用いて不純物をドーピングさせた非晶質シリコン、又は
多結晶シリコンを蒸着して形成するのが望ましい。
【００２３】次に、図１９に示すように、前記第１導電
層２３上に第１絶縁膜２４と前記第１絶縁膜とのエッチ
ング選択性がある第２絶縁膜２５とを順次に形成する。
前記第１絶縁膜２４としては、酸化膜を用いるのが望ま
しく、ＣＶＤ法又はＰＥＣＶＤ法を用いて約１０００Å
の厚さに蒸着して形成する。さらに、前記第２絶縁膜２
５としては窒化膜を用いるのが望ましく、ＣＶＤ法又は
ＰＥＣＶＤ法により、約３０００Åの厚さに蒸着して形
成する。このように、エッチング選択性をあるそれぞれ
異なる絶縁膜を積層構造として形成する。
【００２４】次いで、図１１に示すように、前記第２絶
縁膜２５と第１絶縁膜２４とを選択的にエッチングし、
前記トランスファトランジスタのソース又はドレイン領
域５上に形成された開口部内の第１導電層２３を露出さ
せる。
【００２５】前記第２絶縁膜２５及び第１絶縁膜２４を
選択的にエッチングする方法としては、例えば前記第２
絶縁膜２５上に感光膜（示されていない）を塗布した
後、これをフォトリゾグラフィーエッチングプロセスを
介して露光及び現像して、所定の感光膜パターンを形成
した後、この感光膜パターンをマスクとして第２絶縁膜
２５と第１絶縁膜２４とを順次にエッチングする方法を
利用する。
【００２６】続いて、前記結果物の全面に第３絶縁膜と
して、前記第２絶縁膜２５と同じ物質である窒化膜をＣ
ＶＤ法、又はＰＥＣＶＤ法を用いて約１０００Å厚さに
蒸着した後、エッチバックし、前記第１絶縁膜２４と第
２絶縁膜２５との積層構造の側面にサイドウォールスペ
ーサ２６を形成する。この時、前記露出された第１導電
層２３の側面部にもサイドウォールスペーサが残ること
も出来る。
【００２７】次に、図１２に示すように、前記結果物の
全面に第４絶縁膜２７として、例えば酸化膜をＣＶＤ法
又はＰＥＣＶＤ法により、前記第１絶縁膜２４の酸化膜
よりも厚く約１５００Å〜２０００Å程度の厚さに蒸着
して形成する。図では第１絶縁膜の方が厚いが実際は上
記の通りである。
【００２８】続けて、図１３に示すように、前記第４絶
縁膜２７上に感光膜を塗布し、これをフォトリゾグラフ
ィーエッチングプロセスにより、露光及び現像して感光
膜パターン（ＰＲ）を形成した後、この感光膜パターン
をマスクとして用いて前記第４絶縁膜２７を選択的にエ
ッチングする。
【００２９】その後、前記積層された絶縁膜のうち、第
２絶縁膜２４である窒化膜と第３絶縁膜となった窒化膜
のサイドウォールスペーサ２６とを燐酸（Ｈ3ＰＯ4）な
どのエッチング溶液を用いたウェットエッチングにより
除去することによって、第４絶縁膜２７と第１絶縁膜２
４との間に空間部（Ａ）を形成する。
【００３０】次に、図１４に示すように、前記露出され
た第１絶縁膜２４及び第４絶縁膜２７の全面に第２導電
層２８として、例えば５２０℃〜６２０℃の温度でＬＰ
ＣＶＤ法により、不純物をドーピングさせたシリコン膜
を約１０００Åの厚さに蒸着して形成する。
【００３１】次に、図１５に示すように、別の感光膜パ
ターンなどのようなマスクなしに前記第４絶縁膜２７を
マスクとして用いて第２導電層２８と第１絶縁膜２４及
び第１導電層２３を順次に異方性エッチングする。この
際、前記第４絶縁膜２７と第１絶縁膜２４とは、同じ物
質である酸化膜で形成したが、上記のように、上部の酸
化膜２７を下部の酸化膜２４よりも厚く形成したので、
第１絶縁膜２４である下部の酸化膜をオーバエッチング
しても第４絶縁膜２７は残ることになるので、この残っ
た第４絶縁膜２７をマスクとして用いて第１絶縁膜２４
の下部の第１導電層２３をもエッチングすることができ
ることになる。
【００３２】即ち、上部酸化膜である第４絶縁膜２７の
厚さをｔTop とし、下部酸化膜である第１絶縁膜２４の
厚さをｔBottとし、第１絶縁膜のオーバエッチング量を
α（％）とすれば、第４絶縁膜２７の厚さは、 ｔTop＞（１＋α）ｔBott になるように設定される。
【００３３】続けて、前記残っている第４絶縁膜と第１
絶縁膜とを前記窒化膜２２をエッチングストッパーとし
て用いてＨＦを含む溶液でウェットエッチングして除去
することにより、図１６に示すように、第２導電層２８
と第１導電層２３とが連結されて構成された３次元構造
のキャッパシタの蓄積ノードを形成する。
【００３４】次いで、一般的なキャッパシタ形成プロセ
スを用いてキャッパシタ誘電体膜２９を形成し、誘電体
膜２９の全面にキャッパシタプレート電極３０を形成す
ることによって、キャッパシタを完成する。
【００３５】一方、本発明の他の実施例として、図１７
に示すように、キャッパシタの蓄積ノードの形成後に、
エッチングストッパーである窒化膜及び第１導電層の側
面に残存する窒化膜を燐酸を含む溶液でウェットエッチ
ングしたり、又は等方性ドライエッチングにより除去す
ることも出来る。このように、窒化膜を除去すれば、窒
化膜の除去により露出される第１導電層の表面をキャッ
パシタの有効面積として活用出来るようになるので、キ
ャッパシタンスを更に増加させることが出来る。
【００３６】
【発明の効果】以上記述したように、本発明によれば、
比較的容易なプロセスによりキャッパシタの蓄積ノード
を積層絶縁膜を用いて形成した３次元空間を活用して形
成することにより、キャッパシタンスを増大させること
が出来るので、半導体メモリ装置を高集積化するのに寄
与することが出来る。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図２】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図３】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図４】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図５】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図６】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図７】 従来の半導体メモリ装置の製造方法を示す工
程手順図である。
【図８】 本発明の１実施例による半導体メモリ装置の
製造方法を示す工程手順図である。
【図９】 本発明の１実施例による半導体メモリ装置の
製造方法を示す工程手順図である。
【図１０】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１１】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１２】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１３】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１４】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１５】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１６】 本発明の１実施例による半導体メモリ装置
の製造方法を示す工程手順図である。
【図１７】 本発明の他の実施例による半導体メモリ装
置の製造方法を示す断面図である。
【符号の説明】
１…半導体基板、２…フィールド酸化膜、３…ゲート絶
縁膜、４…ゲート電極、５…ソース・ドレイン領域、２
１…層間絶縁膜、２２…エッチングストッパー、２３…
第１導電層、２４…第１絶縁膜、２５…第２絶縁膜、２
６…サイドウォールスペーサ、２７…第４絶縁膜、２８
…第２導電層、２９…キャッパシタ誘電体膜、３０…キ
ャッパシタプレート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｃ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）上にゲート絶縁膜
    （３）を形成するステップと、 前記ゲート絶縁膜（３）上にゲート電極（４）を形成す
    るステップと、 前記ゲート電極（４）の両端部の半導体基板内にソース
    ・ドレイン領域（５）を形成するステップと、 前記ゲート電極（４）とソース・ドレイン領域（５）を
    含む基板全面に層間絶縁膜（２１）とエッチングストッ
    パー（２２）とを順次に形成するステップと、 前記エッチングストッパー（２２）と層間絶縁膜（２
    １）とを選択的にエッチングし、前記ソース領域又はド
    レイン領域を露出させる開口部を形成するステップと、 前記開口部の内面及びエッチングストッパー（２２）の
    上部に第１導電層（２３）を形成するステップと、 前記第１導電層（２３）上に第１絶縁膜（２４）と、前
    記第１絶縁膜とエッチング選択性がある第２絶縁膜（２
    ５）とを順次に形成するステップと、 前記第１絶縁膜と前記第２絶縁膜とを選択的にエッチン
    グし、前記開口部内の第１導電層を露出させるステップ
    と、 前記第１絶縁膜及び前記第２絶縁膜のエッチングされた
    側面に前記第２絶縁膜と同じ物質でサイドウォールスペ
    ーサ（２６）を形成するステップと、 前記露出された第１導電層（２３）、サイドウォールス
    ペーサ（２６）及び第２絶縁膜（２５）上に第４絶縁膜
    （２７）を形成するステップと、 前記第４絶縁膜（２７）を選択的にエッチングし、前記
    第２絶縁膜（２５）を露出させるステップと、 前記第２絶縁膜（２５）及び前記サイドウォールスペー
    サを除去するステップと、 前記第４絶縁膜（２７）、前記第１絶縁膜（２４）及び
    露出された前記第１導電層（２３）の全面に第２導電層
    （２８）を形成するステップと、 前記第４絶縁膜（２７）をマスクとして前記第２導電層
    （２８）と第１絶縁膜（２４）及び前記第１導電層（２
    ３）を選択的にエッチングするステップと、 前記第４絶縁膜及び前記第１絶縁膜を除去するステップ
    とを含むことを特徴とする半導体メモリ装置の製造方
    法。
  2. 【請求項２】 前記第１絶縁膜及び第４絶縁膜は、酸化
    膜で形成することを特徴とする請求項１に記載の半導体
    メモリ装置の製造方法。
  3. 【請求項３】 前記第２絶縁膜は、窒化膜で形成するこ
    とを特徴とする請求項１に記載の半導体メモリ装置の製
    造方法。
  4. 【請求項４】 前記サイドウォールスペーサ（２６）を
    形成するステップは、前記第１絶縁膜及び第２絶縁膜を
    選択的にエッチングした後、その結果物の全面に前記第
    ２絶縁膜と同じ物質からなる第３絶縁膜を形成し、次に
    前記第３絶縁膜をエッチバックすることによって行われ
    ることを特徴とする請求項１に記載の半導体メモリ装置
    の製造方法。
  5. 【請求項５】 前記第２絶縁膜及び前記サイドウォール
    スペーサを除去するステップは、燐酸を含む溶液を用い
    たウェットエッチングにより行われることを特徴とする
    請求項１に記載の半導体メモリ装置の製造方法。
  6. 【請求項６】 前記第４絶縁膜と第１絶縁膜とは、同じ
    物質で形成することを特徴とする請求項１に記載の半導
    体メモリ装置の製造方法。
  7. 【請求項７】 前記第４絶縁膜は、前記第１絶縁膜より
    も厚く形成することを特徴とする請求項１に記載の半導
    体メモリ装置の製造方法。
  8. 【請求項８】 前記第４絶縁膜の厚さ（ｔTop） は、前
    記第１絶縁膜（２４）の厚さを（ｔBott）とし、前記第
    １絶縁膜のオーバエッチング量をα（％）とすれば、ｔ
    Top＞（１＋α）ｔBott となるように設定して形成する
    ことを特徴とする請求項７に記載の半導体メモリ装置の
    製造方法。
  9. 【請求項９】 前記第４絶縁膜及び前記第１絶縁膜を除
    去するステップは、ＨＦを含むエッチング液を用いたウ
    ェットエッチングにより行われることを特徴とする請求
    項１に記載の半導体メモリ装置の製造方法。
  10. 【請求項１０】 前記第４絶縁膜及び前記第１絶縁膜を
    除去するステップの後に、前記エッチングストッパー及
    びサイドウォールスペーサの残余物を除去するステップ
    をさらに含むことを特徴とする請求項１に記載の半導体
    メモリ装置の製造方法。
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