JPH07115144A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH07115144A JPH07115144A JP5258710A JP25871093A JPH07115144A JP H07115144 A JPH07115144 A JP H07115144A JP 5258710 A JP5258710 A JP 5258710A JP 25871093 A JP25871093 A JP 25871093A JP H07115144 A JPH07115144 A JP H07115144A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】データ読み出し時の読み出しゲートディスター
ブの発生を防止できる半導体不揮発性記憶装置を実現す
る。 【構成】フローティングゲートPoly層７中のＮ型不純物
濃度を、フローティングゲートPoly層７の下部に位置す
る第１層７ａにおいて低めに設定し、その上部に位置す
る第２層７ｂにおいて高めに設定する。これにより、フ
ローティングゲートPoly層７の下部方向に空乏層を広げ
ることができ、読み出し動作時におけるトンネル酸化膜
３の実質的な厚膜化を実現でき、また、層間絶縁膜８側
の空乏層の広がりを抑止できる。その結果、消去時必要
電圧値の上昇を抑えつつ、データ読み出し時における読
み出しゲートディスターブを緩和できる。
ブの発生を防止できる半導体不揮発性記憶装置を実現す
る。 【構成】フローティングゲートPoly層７中のＮ型不純物
濃度を、フローティングゲートPoly層７の下部に位置す
る第１層７ａにおいて低めに設定し、その上部に位置す
る第２層７ｂにおいて高めに設定する。これにより、フ
ローティングゲートPoly層７の下部方向に空乏層を広げ
ることができ、読み出し動作時におけるトンネル酸化膜
３の実質的な厚膜化を実現でき、また、層間絶縁膜８側
の空乏層の広がりを抑止できる。その結果、消去時必要
電圧値の上昇を抑えつつ、データ読み出し時における読
み出しゲートディスターブを緩和できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】図８は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一例を示す回路図および読み
出し時におけるバイアス条件を示す図である。図８にお
いて、ＢＬN-1 ，ＢＬN ，ＢＬN+1 はビット線、ＶSSは
ソース線、ＷＬ1 〜ＷＬ8 はワード線、ＳＧ1 ，ＳＧ2
は選択ゲート線、ＳＴ１N-1 ，ＳＴ１ N ，ＳＴ１N+1 ，
ＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 は選択ゲート、ＭＴ
１N-1〜ＭＴ８N-1 ，ＭＴ１N 〜ＭＴ８N ，ＭＴ１N+1
〜ＭＴ８N+1 はメモリセルトランジスタ、ＣＧは各メモ
リセルのコントロールゲート、ＦＧは各メモリセルのフ
ローティングゲートをそれぞれ示している。
ＯＭのメモリセルアレイの一例を示す回路図および読み
出し時におけるバイアス条件を示す図である。図８にお
いて、ＢＬN-1 ，ＢＬN ，ＢＬN+1 はビット線、ＶSSは
ソース線、ＷＬ1 〜ＷＬ8 はワード線、ＳＧ1 ，ＳＧ2
は選択ゲート線、ＳＴ１N-1 ，ＳＴ１ N ，ＳＴ１N+1 ，
ＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 は選択ゲート、ＭＴ
１N-1〜ＭＴ８N-1 ，ＭＴ１N 〜ＭＴ８N ，ＭＴ１N+1
〜ＭＴ８N+1 はメモリセルトランジスタ、ＣＧは各メモ
リセルのコントロールゲート、ＦＧは各メモリセルのフ
ローティングゲートをそれぞれ示している。
【０００３】このメモリセルアレイは、ビット線ＢＬ
N-1 ，ＢＬN ，ＢＬN+1 の一端側は共通のソース線ＶSS
に接続され、このソース線ＶSSと各ビット線ビット線Ｂ
ＬN-1，ＢＬN ，ＢＬN+1 の他端側との間に選択ゲート
ＳＴ１N-1 とＳＴ２N-1 、ＳＴ１N とＳＴ２N 、ＳＴ１
N+1 とＳＴ２N+1 がそれぞれ接続され、さらに、各選択
ゲートＳＴ１N-1 とＳＴ２N-1 との間、選択ゲートＳＴ
１N とＳＴ２N との間、選択ゲートＳＴ１N+1 とＳＴ２
N+1 との間に、それぞれ直列接続された８個のメモリセ
ルトランジスタＭＴ１N-1 〜ＭＴ８N-1 、ＭＴ１N 〜Ｍ
Ｔ８N 、ＭＴ１N+ 1 〜ＭＴ８N+1 が接続されている。そ
して、選択ゲートＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 の
ゲートは共通の選択ゲート線ＳＧ１に接続され、選択ゲ
ートＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 のゲートは共通
の選択ゲート線ＳＧ２に接続されている。
N-1 ，ＢＬN ，ＢＬN+1 の一端側は共通のソース線ＶSS
に接続され、このソース線ＶSSと各ビット線ビット線Ｂ
ＬN-1，ＢＬN ，ＢＬN+1 の他端側との間に選択ゲート
ＳＴ１N-1 とＳＴ２N-1 、ＳＴ１N とＳＴ２N 、ＳＴ１
N+1 とＳＴ２N+1 がそれぞれ接続され、さらに、各選択
ゲートＳＴ１N-1 とＳＴ２N-1 との間、選択ゲートＳＴ
１N とＳＴ２N との間、選択ゲートＳＴ１N+1 とＳＴ２
N+1 との間に、それぞれ直列接続された８個のメモリセ
ルトランジスタＭＴ１N-1 〜ＭＴ８N-1 、ＭＴ１N 〜Ｍ
Ｔ８N 、ＭＴ１N+ 1 〜ＭＴ８N+1 が接続されている。そ
して、選択ゲートＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 の
ゲートは共通の選択ゲート線ＳＧ１に接続され、選択ゲ
ートＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 のゲートは共通
の選択ゲート線ＳＧ２に接続されている。
【０００４】また、メモリセルトランジスタＭＴ
１N-1 ，ＭＴ１N ，ＭＴ１N+1 のコントロールゲートＣ
Ｇは共通のワード線ＷＬ1 に接続されている。以下同様
に、メモリセルトランジスタＭＴ２N-1 ，ＭＴ２N ，Ｍ
Ｔ２N+1 のコントロールゲートＣＧは共通のワード線Ｗ
Ｌ2 に、メモリセルトランジスタＭＴ３N-1 ，ＭＴ
３N ，ＭＴ３N+1 のコントロールゲートＣＧは共通のワ
ード線ＷＬ 3 に、メモリセルトランジスタＭＴ４N-1 ，
ＭＴ４N ，ＭＴ４N+1 のコントロールゲートＣＧは共通
のワード線ＷＬ4 に、メモリセルトランジスタＭＴ５
N-1 ，ＭＴ５N ，ＭＴ５N+1 のコントロールゲートＣＧ
は共通のワード線ＷＬ5 に、メモリセルトランジスタＭ
Ｔ６N-1 ，ＭＴ６N ，ＭＴ６N+1 のコントロールゲート
ＣＧは共通のワード線ＷＬ6 に、メモリセルトランジス
タＭＴ７N-1 ，ＭＴ７N，ＭＴ７N+1 のコントロールゲ
ートＣＧは共通のワード線ＷＬ7 に、メモリセルトラン
ジスタＭＴ８N-1 ，ＭＴ８N ，ＭＴ８N+1 のコントロー
ルゲートＣＧは共通のワード線ＷＬ8 にそれぞれ接続さ
れている。
１N-1 ，ＭＴ１N ，ＭＴ１N+1 のコントロールゲートＣ
Ｇは共通のワード線ＷＬ1 に接続されている。以下同様
に、メモリセルトランジスタＭＴ２N-1 ，ＭＴ２N ，Ｍ
Ｔ２N+1 のコントロールゲートＣＧは共通のワード線Ｗ
Ｌ2 に、メモリセルトランジスタＭＴ３N-1 ，ＭＴ
３N ，ＭＴ３N+1 のコントロールゲートＣＧは共通のワ
ード線ＷＬ 3 に、メモリセルトランジスタＭＴ４N-1 ，
ＭＴ４N ，ＭＴ４N+1 のコントロールゲートＣＧは共通
のワード線ＷＬ4 に、メモリセルトランジスタＭＴ５
N-1 ，ＭＴ５N ，ＭＴ５N+1 のコントロールゲートＣＧ
は共通のワード線ＷＬ5 に、メモリセルトランジスタＭ
Ｔ６N-1 ，ＭＴ６N ，ＭＴ６N+1 のコントロールゲート
ＣＧは共通のワード線ＷＬ6 に、メモリセルトランジス
タＭＴ７N-1 ，ＭＴ７N，ＭＴ７N+1 のコントロールゲ
ートＣＧは共通のワード線ＷＬ7 に、メモリセルトラン
ジスタＭＴ８N-1 ，ＭＴ８N ，ＭＴ８N+1 のコントロー
ルゲートＣＧは共通のワード線ＷＬ8 にそれぞれ接続さ
れている。
【０００５】このような構成において、データ読み出し
時に、たとえば図８に示すように、Ｎ番目のビット線Ｂ
ＬN を選択し、ワード線ＷＬ4 を選択する場合には、選
択ゲート線ＳＧ1 ，ＳＧ2 、選択ワード線ＷＬ4 、非選
択ワード線ＷＬ1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 、選択ビッ
ト線ＢＬN 、および非選択ビット線ＢＬN-1 ，ＢＬN+ 1
は、それぞれ図８および図９に示すようなレベルにバイ
アスされる。すなわち、選択ゲート線ＳＧ1 ，ＳＧ2 は
５Ｖ、選択ワード線ＷＬ4 は０Ｖ、非選択ワード線ＷＬ
1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 は５Ｖ、選択ビット線ＢＬ
N は３Ｖ、非選択ビット線ＢＬN-1 ，ＢＬN+1 は０Ｖに
それぞれ設定される。
時に、たとえば図８に示すように、Ｎ番目のビット線Ｂ
ＬN を選択し、ワード線ＷＬ4 を選択する場合には、選
択ゲート線ＳＧ1 ，ＳＧ2 、選択ワード線ＷＬ4 、非選
択ワード線ＷＬ1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 、選択ビッ
ト線ＢＬN 、および非選択ビット線ＢＬN-1 ，ＢＬN+ 1
は、それぞれ図８および図９に示すようなレベルにバイ
アスされる。すなわち、選択ゲート線ＳＧ1 ，ＳＧ2 は
５Ｖ、選択ワード線ＷＬ4 は０Ｖ、非選択ワード線ＷＬ
1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 は５Ｖ、選択ビット線ＢＬ
N は３Ｖ、非選択ビット線ＢＬN-1 ，ＢＬN+1 は０Ｖに
それぞれ設定される。
【０００６】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルにおいて、データ「０」，「１」状態時における
しきい値電圧Ｖth0 ，Ｖth1 は、通常、次のようになっ
ている。すなわち、フローティングゲートＦＧ中に電荷
（チャージ）が存在しないデータ「０」のときのしきい
値電圧Ｖth0 は１〜２Ｖ程度である。これに対して、フ
ローティングゲートＦＧ中にプラスチャージが存在する
データ「１」のときのしきい値電圧Ｖth1 は−２〜−３
Ｖ程度である。
リセルにおいて、データ「０」，「１」状態時における
しきい値電圧Ｖth0 ，Ｖth1 は、通常、次のようになっ
ている。すなわち、フローティングゲートＦＧ中に電荷
（チャージ）が存在しないデータ「０」のときのしきい
値電圧Ｖth0 は１〜２Ｖ程度である。これに対して、フ
ローティングゲートＦＧ中にプラスチャージが存在する
データ「１」のときのしきい値電圧Ｖth1 は−２〜−３
Ｖ程度である。
【０００７】ここで、データ読み出し時に、データ
「１」のメモリセルは、上述したように、フローティン
グゲートＦＧ中にプラスチャージ（電子が引き抜かれた
状態）が存在するため、データ「０」時のしきい値電圧
差ΔＶth分である３〜５Ｖ相当、フローティングゲート
ＦＧの電位がプラス側にシフトする。
「１」のメモリセルは、上述したように、フローティン
グゲートＦＧ中にプラスチャージ（電子が引き抜かれた
状態）が存在するため、データ「０」時のしきい値電圧
差ΔＶth分である３〜５Ｖ相当、フローティングゲート
ＦＧの電位がプラス側にシフトする。
【０００８】このことを、数式を用いて以下に説明す
る。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作
の場合、非選択ビット線のメモリセル、あるいは選択ビ
ット線上のメモリセルであって、ソース・ドレインの電
位が低下して１Ｖ以下になっているセルにおけるフロー
ティングゲートの電位ＶFGは、次式で表される。 ＶFG＝α・ＶWL＋α（ＶTHINIT−ＶTH） …(1) ただし、αはカップリングレシオ（０．６〜０．７）、
ＶWLはワード線電圧、ＶTHINITはフローティングゲート
ＦＧ中の電荷が無いとき、すなわち紫外線消去直後のし
きい値電圧、ＶTHはメモリセルのしきい値電圧をそれぞ
れ示している。
る。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作
の場合、非選択ビット線のメモリセル、あるいは選択ビ
ット線上のメモリセルであって、ソース・ドレインの電
位が低下して１Ｖ以下になっているセルにおけるフロー
ティングゲートの電位ＶFGは、次式で表される。 ＶFG＝α・ＶWL＋α（ＶTHINIT−ＶTH） …(1) ただし、αはカップリングレシオ（０．６〜０．７）、
ＶWLはワード線電圧、ＶTHINITはフローティングゲート
ＦＧ中の電荷が無いとき、すなわち紫外線消去直後のし
きい値電圧、ＶTHはメモリセルのしきい値電圧をそれぞ
れ示している。
【０００９】ここで、通常、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭにおいては、紫外線消去直後のしきい値電圧Ｖ
THINITはデータ「０」状態であり、約１〜２Ｖ程度、デ
ータ「１」のメモリセルはフローティングゲートＦＧ中
にプラスチャージが存在するため、しきい値電圧ＶTHは
−２Ｖ〜−３Ｖ程度に設定される。
ＰＲＯＭにおいては、紫外線消去直後のしきい値電圧Ｖ
THINITはデータ「０」状態であり、約１〜２Ｖ程度、デ
ータ「１」のメモリセルはフローティングゲートＦＧ中
にプラスチャージが存在するため、しきい値電圧ＶTHは
−２Ｖ〜−３Ｖ程度に設定される。
【００１０】
【発明が解決しようとする課題】しかしながら、非選択
ワード線上のデータ「１」のメモリセルのフローティン
グゲートには、上述した（１）式第１項のワード線電位
の他に、第２項成分によるプラス電圧が印加されるた
め、いわゆるトンネル酸化膜に強い電界が加わる。この
ため、長時間の読み出し動作を続けることにより、場合
によっては、ファウラノルドハイム（ＦＮ）・トンネリ
ング効果によりフローティングゲート中に電子が注入さ
れ、データ「１」のメモリセルがデータ「０」に変化す
る、いわゆる読み出しゲートディスターブが発生すると
いう問題がある。
ワード線上のデータ「１」のメモリセルのフローティン
グゲートには、上述した（１）式第１項のワード線電位
の他に、第２項成分によるプラス電圧が印加されるた
め、いわゆるトンネル酸化膜に強い電界が加わる。この
ため、長時間の読み出し動作を続けることにより、場合
によっては、ファウラノルドハイム（ＦＮ）・トンネリ
ング効果によりフローティングゲート中に電子が注入さ
れ、データ「１」のメモリセルがデータ「０」に変化す
る、いわゆる読み出しゲートディスターブが発生すると
いう問題がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ読み出し時の読み出しゲ
ートディスターブの発生を防止できる半導体不揮発性記
憶装置を提供することにある。
のであり、その目的は、データ読み出し時の読み出しゲ
ートディスターブの発生を防止できる半導体不揮発性記
憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、トンネル酸化膜を挟んでチャネルと対
向するように形成された、所定導電型の不純物が添加さ
れているフローティングゲートへの電荷の蓄積状態に応
じて、メモリセルトランジスタのしきい値がシフトする
半導体不揮発性記憶装置において、上記フローティング
ゲートの不純物濃度が１Ｅ１８〜１Ｅ２０ｃｍ-3に設定
されている。
め、本発明では、トンネル酸化膜を挟んでチャネルと対
向するように形成された、所定導電型の不純物が添加さ
れているフローティングゲートへの電荷の蓄積状態に応
じて、メモリセルトランジスタのしきい値がシフトする
半導体不揮発性記憶装置において、上記フローティング
ゲートの不純物濃度が１Ｅ１８〜１Ｅ２０ｃｍ-3に設定
されている。
【００１３】本発明では、トンネル酸化膜を挟んでチャ
ネルと対向するように形成された、所定導電型の不純物
が添加されているフローティングゲートへの電荷の蓄積
状態に応じて、メモリセルトランジスタのしきい値がシ
フトする半導体不揮発性記憶装置において、上記フロー
ティングゲートは、上記不純物濃度が異なる２層構造を
有し、トンネル酸化膜側に位置する第１層の不純物濃度
が、コントロールゲートとの層間絶縁膜側に位置する第
２層の不純物添加濃度より低く設定されている。
ネルと対向するように形成された、所定導電型の不純物
が添加されているフローティングゲートへの電荷の蓄積
状態に応じて、メモリセルトランジスタのしきい値がシ
フトする半導体不揮発性記憶装置において、上記フロー
ティングゲートは、上記不純物濃度が異なる２層構造を
有し、トンネル酸化膜側に位置する第１層の不純物濃度
が、コントロールゲートとの層間絶縁膜側に位置する第
２層の不純物添加濃度より低く設定されている。
【００１４】本発明では、上記第１層の不純物濃度が、
１Ｅ１８〜１Ｅ２０ｃｍ-3に設定されている。
１Ｅ１８〜１Ｅ２０ｃｍ-3に設定されている。
【００１５】また、本発明では、上記フローティングゲ
ートの第１層と第２層との間に、拡散防止膜が形成され
ている。
ートの第１層と第２層との間に、拡散防止膜が形成され
ている。
【００１６】本発明では、上記拡散防止膜は高融点金属
あるいは薄い絶縁膜により構成される。
あるいは薄い絶縁膜により構成される。
【００１７】
【作用】本発明によれば、フローティングゲートの不純
物の低濃度化により、フローティングゲートの下部方向
（トンネル酸化膜方向）に空乏層が広がる。このこと
は、読み出し動作時にトンネル酸化膜の実質的な厚膜化
と等価となる。したがって、フローティングゲートの不
純物の低濃度化により、データ読み出し時における読み
出しゲートディスターブが緩和される。
物の低濃度化により、フローティングゲートの下部方向
（トンネル酸化膜方向）に空乏層が広がる。このこと
は、読み出し動作時にトンネル酸化膜の実質的な厚膜化
と等価となる。したがって、フローティングゲートの不
純物の低濃度化により、データ読み出し時における読み
出しゲートディスターブが緩和される。
【００１８】また、本発明によれば、フローティングゲ
ートを、不純物濃度が異なる２層構造とし、トンネル酸
化膜側に位置する第１層の不純物濃度よりコントロール
ゲートとの層間絶縁膜側に位置する第２層の不純物添加
濃度を高く設定することにより、層間絶縁膜側の空乏層
の広がりが抑止され、消去必要電圧値の上昇が抑制され
る。
ートを、不純物濃度が異なる２層構造とし、トンネル酸
化膜側に位置する第１層の不純物濃度よりコントロール
ゲートとの層間絶縁膜側に位置する第２層の不純物添加
濃度を高く設定することにより、層間絶縁膜側の空乏層
の広がりが抑止され、消去必要電圧値の上昇が抑制され
る。
【００１９】また、本発明によれば、第１層と第２層と
の間に拡散防止膜を形成することにより、第１層および
第２層間における相互拡散が抑止される。
の間に拡散防止膜を形成することにより、第１層および
第２層間における相互拡散が抑止される。
【００２０】
【実施例】図１は、本発明に係るＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの一実施例を示す断面図である。本図は図
８のメモリアレイにＮ番目のビット線ＢＬN に接続され
たメモリセル構造を示している。図１において、１はシ
リコン基板、２はＰ型ウェル、３はトンネル酸化膜、４
は拡散層、５はビット拡散層、６はソース拡散層、７は
フローティングゲートポリシリコン(Poly)層、８はPoly
-Poly 層間絶縁膜、９はコントロールゲートPoly層、１
０は層間絶縁膜、１１はビット線コンタクトホール、１
２はアルミニウム（Ａｌ）ビット線をそれぞれ示してい
る。
ＥＥＰＲＯＭの一実施例を示す断面図である。本図は図
８のメモリアレイにＮ番目のビット線ＢＬN に接続され
たメモリセル構造を示している。図１において、１はシ
リコン基板、２はＰ型ウェル、３はトンネル酸化膜、４
は拡散層、５はビット拡散層、６はソース拡散層、７は
フローティングゲートポリシリコン(Poly)層、８はPoly
-Poly 層間絶縁膜、９はコントロールゲートPoly層、１
０は層間絶縁膜、１１はビット線コンタクトホール、１
２はアルミニウム（Ａｌ）ビット線をそれぞれ示してい
る。
【００２１】本フラッシュＥＥＰＲＯＭでは、メモリセ
ルトランジスタの各フローティングゲートPoly層７に対
して、Ｎ型不純物、たとえばＰhos またはＡｓをイオン
注入し、導電性を高めているが、このＮ型不純物濃度が
異なる第１層７ａと第２層７ｂとの２層構造を有してい
る。
ルトランジスタの各フローティングゲートPoly層７に対
して、Ｎ型不純物、たとえばＰhos またはＡｓをイオン
注入し、導電性を高めているが、このＮ型不純物濃度が
異なる第１層７ａと第２層７ｂとの２層構造を有してい
る。
【００２２】第１層７ａは、トンネル酸化膜３上に膜厚
５０〜１００ｎｍ程度に形成され、そのＮ型不純物濃度
は、後記する理由により、１Ｅ１８（１０18）〜１Ｅ２
０（１０20）ｃｍ-3に設定されている。第２層７ｂは、
第１層７ａ上に膜厚５０〜１００ｎｍ程度に形成され、
そのＮ型不純物濃度は、後記する理由により、第１層７
ａのＮ型不純物濃度１Ｅ１８〜１Ｅ２０ｃｍ-3より高
く、好ましくは第１層７ａのＮ型不純物濃度の２倍以上
に設定される。
５０〜１００ｎｍ程度に形成され、そのＮ型不純物濃度
は、後記する理由により、１Ｅ１８（１０18）〜１Ｅ２
０（１０20）ｃｍ-3に設定されている。第２層７ｂは、
第１層７ａ上に膜厚５０〜１００ｎｍ程度に形成され、
そのＮ型不純物濃度は、後記する理由により、第１層７
ａのＮ型不純物濃度１Ｅ１８〜１Ｅ２０ｃｍ-3より高
く、好ましくは第１層７ａのＮ型不純物濃度の２倍以上
に設定される。
【００２３】次に、フローティングゲートPoly層７ａに
対するＮ型不純物濃度を低く設定する理由、およびトン
ネル酸化膜３側に濃度の低い第１層７ａを形成し、層間
絶縁膜８側に第１層７ａより濃度の高い第２層７ｂを形
成した理由について、順を追って説明する。
対するＮ型不純物濃度を低く設定する理由、およびトン
ネル酸化膜３側に濃度の低い第１層７ａを形成し、層間
絶縁膜８側に第１層７ａより濃度の高い第２層７ｂを形
成した理由について、順を追って説明する。
【００２４】図２は、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの読み出し、書き込み、および消去の各動作におい
て、フローティングゲートPoly層７のＮ型不純物濃度を
低め設定した場合、バイアス電圧の極性によりフローテ
ィングゲートPoly層７の上部・下部のどちらの方向に空
乏層が広がるかを示す図である。
Ｍの読み出し、書き込み、および消去の各動作におい
て、フローティングゲートPoly層７のＮ型不純物濃度を
低め設定した場合、バイアス電圧の極性によりフローテ
ィングゲートPoly層７の上部・下部のどちらの方向に空
乏層が広がるかを示す図である。
【００２５】図２に示すように、フローティングゲート
Poly層７のＮ型不純物の低濃度化により、フローティン
グゲートPoly層７の下部方向に空乏層が広がることか
ら、読み出し、および書き込み動作時にトンネル酸化膜
３の実質的な厚膜化と等価となる。したがって、フロー
ティングゲートPoly層７のＮ型不純物を低濃度化するこ
とにより、従来問題であったデータ読み出し時における
読み出しゲートディスターブを緩和できる。
Poly層７のＮ型不純物の低濃度化により、フローティン
グゲートPoly層７の下部方向に空乏層が広がることか
ら、読み出し、および書き込み動作時にトンネル酸化膜
３の実質的な厚膜化と等価となる。したがって、フロー
ティングゲートPoly層７のＮ型不純物を低濃度化するこ
とにより、従来問題であったデータ読み出し時における
読み出しゲートディスターブを緩和できる。
【００２６】ところが、消去動作時には、図２に示すよ
うに、フローティングゲートPoly層７の上部方向に空乏
層が広がることから、フローティングゲートPoly層７の
Ｎ型不純物の低濃度化は、トンネル酸化膜３の実質的な
厚膜化のみならず、層間絶縁膜８の実質的な厚膜化をも
引き起こしてしまう。この層間絶縁膜８の実質的な厚膜
化は、書き込み必要電圧および消去必要電圧の上昇とい
う副作用を伴う。
うに、フローティングゲートPoly層７の上部方向に空乏
層が広がることから、フローティングゲートPoly層７の
Ｎ型不純物の低濃度化は、トンネル酸化膜３の実質的な
厚膜化のみならず、層間絶縁膜８の実質的な厚膜化をも
引き起こしてしまう。この層間絶縁膜８の実質的な厚膜
化は、書き込み必要電圧および消去必要電圧の上昇とい
う副作用を伴う。
【００２７】一般のＮＡＮＤ型フラッシュＥＥＰＲＯＭ
では、紫外線消去状態時のしきい値電圧Ｖthの関係上、
書き込み必要電圧値は消去必要電圧値に比べて、３〜５
Ｖ程度低くなる。したがって、フローティングゲートPo
ly層７のＮ型不純物の低濃度化により、データ読み出し
時の読み出しゲートディスッターブの緩和を図った場
合、その副作用として層間絶縁膜８の実質的な厚膜化に
よる消去必要電圧値の上昇が問題となる。そこで、本実
施例では、このような副作用を抑制するため、フローテ
ィングゲートPoly層７をＮ型不純物濃度が異なる第１層
７ａと第２層７ｂとの２層構造とし、かつ、第２層７ｂ
のＮ型不純物濃度を第１層７ａのＮ型不純物濃度より高
めに設定している。
では、紫外線消去状態時のしきい値電圧Ｖthの関係上、
書き込み必要電圧値は消去必要電圧値に比べて、３〜５
Ｖ程度低くなる。したがって、フローティングゲートPo
ly層７のＮ型不純物の低濃度化により、データ読み出し
時の読み出しゲートディスッターブの緩和を図った場
合、その副作用として層間絶縁膜８の実質的な厚膜化に
よる消去必要電圧値の上昇が問題となる。そこで、本実
施例では、このような副作用を抑制するため、フローテ
ィングゲートPoly層７をＮ型不純物濃度が異なる第１層
７ａと第２層７ｂとの２層構造とし、かつ、第２層７ｂ
のＮ型不純物濃度を第１層７ａのＮ型不純物濃度より高
めに設定している。
【００２８】図３は、フローティングゲートPoly層７中
のＮ型不純物濃度をパラメータとした場合の、データ読
み出し時のトンネル酸化膜厚、消去動作時の層間絶縁膜
８の実質的な厚膜化をシミュレーションにより計算した
結果を示す図である。図３において、横軸がフローティ
ングゲートPoly層７中のＮ型不純物濃度を、縦軸が実質
的酸化膜厚をそれぞれ表している。また、図中、Ａで示
す曲線がデータ読み出し時における実質的トンネル酸化
膜厚を示し、Ｂで示す曲線が消去動作時における実質的
層間絶縁膜厚を示している。この場合、トンネル酸化膜
厚１０ｎｍ、層間絶縁膜厚２０ｎｍ、カップリングレシ
オ７０％で、フローティングゲートPoly層７の濃度依存
性を、フローティングゲートPoly層７の空乏効果を考慮
してシミュレーションを行った。
のＮ型不純物濃度をパラメータとした場合の、データ読
み出し時のトンネル酸化膜厚、消去動作時の層間絶縁膜
８の実質的な厚膜化をシミュレーションにより計算した
結果を示す図である。図３において、横軸がフローティ
ングゲートPoly層７中のＮ型不純物濃度を、縦軸が実質
的酸化膜厚をそれぞれ表している。また、図中、Ａで示
す曲線がデータ読み出し時における実質的トンネル酸化
膜厚を示し、Ｂで示す曲線が消去動作時における実質的
層間絶縁膜厚を示している。この場合、トンネル酸化膜
厚１０ｎｍ、層間絶縁膜厚２０ｎｍ、カップリングレシ
オ７０％で、フローティングゲートPoly層７の濃度依存
性を、フローティングゲートPoly層７の空乏効果を考慮
してシミュレーションを行った。
【００２９】図３に示すように、フローティングゲート
Poly層７中のＮ型不純物濃度が、概ね１０20（１Ｅ＋２
０）ｃｍ-3以下になると、空乏効果の影響が現れ始め
る。データ読み出し時のトンネル酸化膜においては、１
０19（１Ｅ＋１９）ｃｍ-3でおよそ２０％程度、１０18
（１Ｅ＋１８）ｃｍ-3でおよそ２倍程度、厚膜化する。
また、消去時の層間絶縁膜８においては、１０19ｃｍ-3
でおよそ８％程度、１０18ｃｍ-3でおよそ５０％程度、
厚膜化する。
Poly層７中のＮ型不純物濃度が、概ね１０20（１Ｅ＋２
０）ｃｍ-3以下になると、空乏効果の影響が現れ始め
る。データ読み出し時のトンネル酸化膜においては、１
０19（１Ｅ＋１９）ｃｍ-3でおよそ２０％程度、１０18
（１Ｅ＋１８）ｃｍ-3でおよそ２倍程度、厚膜化する。
また、消去時の層間絶縁膜８においては、１０19ｃｍ-3
でおよそ８％程度、１０18ｃｍ-3でおよそ５０％程度、
厚膜化する。
【００３０】また、図４は図３のフローティングゲート
Poly層７の濃度依存性が、データ読み出し時のゲートデ
ィスターブ耐圧、および消去必要電圧値にどのように影
響するかをシミュレーションにより計算した結果を示す
図である。図４において、横軸がフローティングゲート
Poly層７中のＮ型不純物濃度を、縦軸がゲートディスタ
ーブ耐圧および消去必要電圧値をそれぞれ表している。
また、図中、Ｃで示す曲線がデータ読み出し時における
ゲートディスターブ耐圧を示し、Ｄで示す曲線が消去動
作時における消去必要電圧値を示している。
Poly層７の濃度依存性が、データ読み出し時のゲートデ
ィスターブ耐圧、および消去必要電圧値にどのように影
響するかをシミュレーションにより計算した結果を示す
図である。図４において、横軸がフローティングゲート
Poly層７中のＮ型不純物濃度を、縦軸がゲートディスタ
ーブ耐圧および消去必要電圧値をそれぞれ表している。
また、図中、Ｃで示す曲線がデータ読み出し時における
ゲートディスターブ耐圧を示し、Ｄで示す曲線が消去動
作時における消去必要電圧値を示している。
【００３１】図４に示すように、フローティングゲート
Poly層７の濃度が低くなるに従い、読み出し時のゲート
ディスターブ耐性、つまりほぼ１０年保障できる読み出
し電圧の最大値は３．５Ｖから上昇して、１０19ｃｍ-3
でおよそ５Ｖ、１０18ｃｍ-3でおよそ１２〜１３Ｖの耐
圧に向上する。同様に、フローティングゲートPoly層７
の濃度が低くなるに従い、つまり１msecで消去するのに
必要な消去電圧値は２１Ｖから上昇して、１０19ｃｍ-3
でおよそ２１．４Ｖ程度、１０18ｃｍ-3でおよそ２３Ｖ
程度の電圧を必要とする。
Poly層７の濃度が低くなるに従い、読み出し時のゲート
ディスターブ耐性、つまりほぼ１０年保障できる読み出
し電圧の最大値は３．５Ｖから上昇して、１０19ｃｍ-3
でおよそ５Ｖ、１０18ｃｍ-3でおよそ１２〜１３Ｖの耐
圧に向上する。同様に、フローティングゲートPoly層７
の濃度が低くなるに従い、つまり１msecで消去するのに
必要な消去電圧値は２１Ｖから上昇して、１０19ｃｍ-3
でおよそ２１．４Ｖ程度、１０18ｃｍ-3でおよそ２３Ｖ
程度の電圧を必要とする。
【００３２】以上のように、フローティングゲートPoly
層７中のＮ型不純物濃度を、フローティングゲートPoly
層７の下部に位置する第１層７ａにおいて低めに設定
し、その上部に位置する第２層７ｂにおいて高めに設定
することにより、データ読み出し時における読み出しゲ
ートディスターブを緩和できることはもとより、その副
作用である消去時必要電圧値の上昇を抑えることができ
る。なお、上述したように、第１層のＮ型不純物濃度
は、１Ｅ１８〜１Ｅ２０ｃｍ -3に設定することが望まし
い。また、第２層７ｂのＮ型不純物濃度は第１層７ａの
２倍以上に設定することが望ましい。
層７中のＮ型不純物濃度を、フローティングゲートPoly
層７の下部に位置する第１層７ａにおいて低めに設定
し、その上部に位置する第２層７ｂにおいて高めに設定
することにより、データ読み出し時における読み出しゲ
ートディスターブを緩和できることはもとより、その副
作用である消去時必要電圧値の上昇を抑えることができ
る。なお、上述したように、第１層のＮ型不純物濃度
は、１Ｅ１８〜１Ｅ２０ｃｍ -3に設定することが望まし
い。また、第２層７ｂのＮ型不純物濃度は第１層７ａの
２倍以上に設定することが望ましい。
【００３３】次に、本実施例に係るＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭの製造方法について、図５および図６に
基づき説明する。
ュＥＥＰＲＯＭの製造方法について、図５および図６に
基づき説明する。
【００３４】まず、図５（Ａ）に示すように、シリコン
基板１上に、メモリ部のＰ型ウェル拡散層２を形成し、
その後、熱酸化法などにより厚さ１０〜１１ｎｍ程度の
トンネル酸化膜３を形成する。
基板１上に、メモリ部のＰ型ウェル拡散層２を形成し、
その後、熱酸化法などにより厚さ１０〜１１ｎｍ程度の
トンネル酸化膜３を形成する。
【００３５】次に、図５（Ｂ）に示すように、トンネル
酸化膜３上に、フローティングゲートPoly層７となる第
１層７ａを、ポリシリコンを用いて、たとえばＣＶＤ法
により形成する。この第１層７ａの膜厚は特に限定され
ないが、たとえば５０〜１００ｎｍ程度に設定される。
酸化膜３上に、フローティングゲートPoly層７となる第
１層７ａを、ポリシリコンを用いて、たとえばＣＶＤ法
により形成する。この第１層７ａの膜厚は特に限定され
ないが、たとえば５０〜１００ｎｍ程度に設定される。
【００３６】次に、図５（Ｃ）に示すように、第１層７
ａに対するＮ型不純物の添加が行われる。この不純物添
加する方法として、たとえば固層拡散による方法とイオ
ン注入による方法とがあげられる。固層拡散による場合
は、図５（Ｃ）−ａに示すように、第１層７ａ上に、１
〜数％Ｗｔ％程度のＰＳＧ膜をＣＶＤ法により形成した
後、たとえば８５０°Ｃ、１０分程度の熱処理にて固層
拡散を行う。その結果、第１層７ａの不純物濃度は、低
く設定される。その後、ＰＳＧ膜を除去する。これに対
して、イオン注入の場合は、図５（Ｅ）−ｂに示すよう
に、低ドーズのＰhos + イオン（あるいはＡｓ+ イオ
ン）を注入する。その結果、第１層７ａの不純物濃度
は、低く設定される。
ａに対するＮ型不純物の添加が行われる。この不純物添
加する方法として、たとえば固層拡散による方法とイオ
ン注入による方法とがあげられる。固層拡散による場合
は、図５（Ｃ）−ａに示すように、第１層７ａ上に、１
〜数％Ｗｔ％程度のＰＳＧ膜をＣＶＤ法により形成した
後、たとえば８５０°Ｃ、１０分程度の熱処理にて固層
拡散を行う。その結果、第１層７ａの不純物濃度は、低
く設定される。その後、ＰＳＧ膜を除去する。これに対
して、イオン注入の場合は、図５（Ｅ）−ｂに示すよう
に、低ドーズのＰhos + イオン（あるいはＡｓ+ イオ
ン）を注入する。その結果、第１層７ａの不純物濃度
は、低く設定される。
【００３７】次に、図５（Ｄ）に示すように、第１層７
ａ上に、フローティングゲートPoly層７となる第２層７
ｂを、ポリシリコンを用いて、たとえばＣＶＤ法により
形成する。この第１層７ｂの膜厚は、特に限定されない
が、たとえば第１層７ａと同様に５０〜１００ｎｍ程度
に設定される。
ａ上に、フローティングゲートPoly層７となる第２層７
ｂを、ポリシリコンを用いて、たとえばＣＶＤ法により
形成する。この第１層７ｂの膜厚は、特に限定されない
が、たとえば第１層７ａと同様に５０〜１００ｎｍ程度
に設定される。
【００３８】次に、図５（Ｅ）に示すように、第２層７
ｂに対するＮ型不純物の添加が行われる。この不純物添
加する方法としては、第１層７ａの場合と同様に、たと
えば固層拡散による方法とイオン注入による方法とがあ
げられる。固層拡散による場合は、図５（Ｅ）−ａに示
すように、第２層７ｂ上に、１〜数％Ｗｔ％程度のＰＳ
Ｇ膜をＣＶＤ法により形成した後、約９００°Ｃ、３０
分程度の熱処理にて拡散を誘起させる。その結果、第２
層７ｂの不純物濃度は、第１層７ａの不純物濃度より高
く設定される。その後、ＰＳＧ膜を除去する。これに対
して、イオン注入の場合は、図５（ｅ）−ｂに示すよう
に、１０15ｃｍ-2程度のＰhos + イオン（あるいはＡｓ
+ イオン）を注入する。その結果、第２層７ｂの不純物
濃度は、第１層７ａの不純物濃度より高く設定される。
ｂに対するＮ型不純物の添加が行われる。この不純物添
加する方法としては、第１層７ａの場合と同様に、たと
えば固層拡散による方法とイオン注入による方法とがあ
げられる。固層拡散による場合は、図５（Ｅ）−ａに示
すように、第２層７ｂ上に、１〜数％Ｗｔ％程度のＰＳ
Ｇ膜をＣＶＤ法により形成した後、約９００°Ｃ、３０
分程度の熱処理にて拡散を誘起させる。その結果、第２
層７ｂの不純物濃度は、第１層７ａの不純物濃度より高
く設定される。その後、ＰＳＧ膜を除去する。これに対
して、イオン注入の場合は、図５（ｅ）−ｂに示すよう
に、１０15ｃｍ-2程度のＰhos + イオン（あるいはＡｓ
+ イオン）を注入する。その結果、第２層７ｂの不純物
濃度は、第１層７ａの不純物濃度より高く設定される。
【００３９】次に、フローティングゲートPoly層７を、
メモリセル形成領域に相当するパターンでエッチング加
工し、選択ゲートトランジスタＳＴ１，ＳＴ２が形成さ
れる領域のフローティングゲートPoly層７を除去する。
次に、図６（Ｆ）に示すように、その上に、層間絶縁膜
８を堆積する。層間絶縁膜８としては、特に限定されな
いが、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）が用いられる。ＯＮＯ膜は、たとえば次のようにし
て形成される。まず、フローティングゲートPoly層７の
表面を熱酸化し、１４ｎｍ以下程度の酸化膜を成膜し、
その熱酸化膜上に、約１１ｎｍ以下程度の窒化シリコン
膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約
２ｎｍ以下程度の酸化膜を形成する。このような工程に
より、三層構造のＯＮＯ膜を形成することができる。こ
のＯＮＯ膜は、低リーク電流で膜厚制御性に優れてい
る。このＯＮＯ膜の膜厚は、酸化シリコン膜換算で、２
２ｎｍ以下程度である。
メモリセル形成領域に相当するパターンでエッチング加
工し、選択ゲートトランジスタＳＴ１，ＳＴ２が形成さ
れる領域のフローティングゲートPoly層７を除去する。
次に、図６（Ｆ）に示すように、その上に、層間絶縁膜
８を堆積する。層間絶縁膜８としては、特に限定されな
いが、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）が用いられる。ＯＮＯ膜は、たとえば次のようにし
て形成される。まず、フローティングゲートPoly層７の
表面を熱酸化し、１４ｎｍ以下程度の酸化膜を成膜し、
その熱酸化膜上に、約１１ｎｍ以下程度の窒化シリコン
膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約
２ｎｍ以下程度の酸化膜を形成する。このような工程に
より、三層構造のＯＮＯ膜を形成することができる。こ
のＯＮＯ膜は、低リーク電流で膜厚制御性に優れてい
る。このＯＮＯ膜の膜厚は、酸化シリコン膜換算で、２
２ｎｍ以下程度である。
【００４０】次に、図６（Ｇ）に示すように、選択ゲー
トトランジスタＳＴ１，ＳＴ２が形成される領域内の層
間絶縁膜８のみを選択的に除去した後、トンネル酸化膜
３および層間絶縁膜８上に、メモリセルトランジスタの
コントロールゲートＣＧおよび選択ゲートトランジスタ
のゲート電極となるコントロールゲートPoly層９を、ポ
リシリコンを用いて、たとえばＣＶＤ法により形成す
る。このコントロールゲートPoly層９の膜厚は特に限定
されないが、たとえば２００ｎｍ以下程度に設定され
る。
トトランジスタＳＴ１，ＳＴ２が形成される領域内の層
間絶縁膜８のみを選択的に除去した後、トンネル酸化膜
３および層間絶縁膜８上に、メモリセルトランジスタの
コントロールゲートＣＧおよび選択ゲートトランジスタ
のゲート電極となるコントロールゲートPoly層９を、ポ
リシリコンを用いて、たとえばＣＶＤ法により形成す
る。このコントロールゲートPoly層９の膜厚は特に限定
されないが、たとえば２００ｎｍ以下程度に設定され
る。
【００４１】次に、図６（Ｈ）に示すように、コントロ
ールゲートPoly層９、層間絶縁膜８およびフローティン
グゲートPoly層７を順次エッチング加工し、各メモリセ
ルトランジスタＭＴ１〜ＭＴ８毎の、コントロールゲー
トPoly層９、層間絶縁膜８およびフローティングゲート
Poly層７を得る。また、同時に、選択ゲートトランジス
タＳＴ１，ＳＴ２の各ゲートも形成される。
ールゲートPoly層９、層間絶縁膜８およびフローティン
グゲートPoly層７を順次エッチング加工し、各メモリセ
ルトランジスタＭＴ１〜ＭＴ８毎の、コントロールゲー
トPoly層９、層間絶縁膜８およびフローティングゲート
Poly層７を得る。また、同時に、選択ゲートトランジス
タＳＴ１，ＳＴ２の各ゲートも形成される。
【００４２】次に、図６（Ｉ）に示すように、エッチン
グ時のレジスト膜（図示省略）を用い、各メモリセルト
ランジスタＭＴ１〜ＭＴ８および選択ゲートトランジス
タＳＴ１，ＳＴ２に対して自己整合的に、Ｐ型ウェル２
の表面にＮ型のイオン注入を行い、不純物拡散層４，
５，６を形成する。
グ時のレジスト膜（図示省略）を用い、各メモリセルト
ランジスタＭＴ１〜ＭＴ８および選択ゲートトランジス
タＳＴ１，ＳＴ２に対して自己整合的に、Ｐ型ウェル２
の表面にＮ型のイオン注入を行い、不純物拡散層４，
５，６を形成する。
【００４３】次に、図６（Ｊ）に示すように、メモリセ
ルトランジスタＭＴ１〜ＭＴ８および選択ゲートトラン
ジスタＳＴ１，ＳＴ２の上に、層間絶縁膜１０をＣＶＤ
法などで堆積させる。この層間絶縁膜１０は、たとえば
酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ
層などで構成される。この層間絶縁膜１０の膜厚は、特
に限定されず、たとえば２００〜３００ｎｍ程度であ
る。
ルトランジスタＭＴ１〜ＭＴ８および選択ゲートトラン
ジスタＳＴ１，ＳＴ２の上に、層間絶縁膜１０をＣＶＤ
法などで堆積させる。この層間絶縁膜１０は、たとえば
酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ
層などで構成される。この層間絶縁膜１０の膜厚は、特
に限定されず、たとえば２００〜３００ｎｍ程度であ
る。
【００４４】次に、図６（Ｋ）に示すように、この層間
絶縁膜１０に対し、ビット線用コンタクトホール１１を
エッチングなどの手段で形成した後、アルミニウムで構
成される導電層をコンタクトホール１１に入り込むよう
に、スパッタリングなどで堆積させる。次いで、この導
電層をエッチング加工し、Ａｌビット線１２を形成す
る。その後、オーバーコート層の形成およびパッド電極
の形成などの最終工程を経て、図１に示すような回路構
成のＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
絶縁膜１０に対し、ビット線用コンタクトホール１１を
エッチングなどの手段で形成した後、アルミニウムで構
成される導電層をコンタクトホール１１に入り込むよう
に、スパッタリングなどで堆積させる。次いで、この導
電層をエッチング加工し、Ａｌビット線１２を形成す
る。その後、オーバーコート層の形成およびパッド電極
の形成などの最終工程を経て、図１に示すような回路構
成のＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００４５】なお、本実施例では、ビット線１２をＡｌ
により構成したが、他の金属またはその他の導電材で構
成できることはいうまでもない。
により構成したが、他の金属またはその他の導電材で構
成できることはいうまでもない。
【００４６】以上説明したように、本実施例によれば、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、フローテ
ィングゲートPoly層７中のＮ型不純物濃度を、フローテ
ィングゲートPoly層７の下部に位置する第１層７ａにお
いて低めに設定し、その上部に位置する第２層７ｂにお
いて高めに設定したので、フローティングゲートPoly層
７の下部方向に空乏層を広げることができ、読み出し動
作時におけるトンネル酸化膜３の実質的な厚膜化を実現
でき、また、層間絶縁膜８側の空乏層の広がりを抑止で
きる。その結果、消去時必要電圧値の上昇を抑えつつ、
データ読み出し時における読み出しゲートディスターブ
を緩和できる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、フローテ
ィングゲートPoly層７中のＮ型不純物濃度を、フローテ
ィングゲートPoly層７の下部に位置する第１層７ａにお
いて低めに設定し、その上部に位置する第２層７ｂにお
いて高めに設定したので、フローティングゲートPoly層
７の下部方向に空乏層を広げることができ、読み出し動
作時におけるトンネル酸化膜３の実質的な厚膜化を実現
でき、また、層間絶縁膜８側の空乏層の広がりを抑止で
きる。その結果、消去時必要電圧値の上昇を抑えつつ、
データ読み出し時における読み出しゲートディスターブ
を緩和できる。
【００４７】なお、上述した構成では、フローティング
ゲートPoly層７において、第１層７ａ上に直接第２層７
ｂを形成した例を説明したが、これでは２層間の相互拡
散が問題になるおそれがあることから、第１層７ａと第
２層７ｂとの間に、拡散防止膜を形成することが望まし
い。図７は、この拡散防止膜を形成したメモリセルトラ
ンジスタの構造例を示す図である。図７（Ａ）の例は、
第１層７ａと第２層７ｂとの間に、タングステンやモリ
ブデンなどの高融点金属７１を形成し、２層間の相互拡
散を防止している。図７（Ｂ）の例は、第１層７ａと第
２層７ｂとの間に、トンネル効果を有するたとえば酸化
膜や窒化膜（たとえばＮｉ3 Ｎ4 ）などの絶縁膜７２を
形成して、２層間の相互拡散を防止している。この場合
の絶縁膜７２の膜厚は、３ｎｍ以下に設定される。図７
（Ｃ）の例は、第１層７ａと第２層７ｂとの間に、たと
えば酸化膜や窒化膜（たとえばＮｉ3 Ｎ4 ）などの絶縁
膜７２ａを形成するとともに、第１層７ａと第２層７ｂ
との両サイドに、両層を接続するようにサイドウォール
７３を形成して、２層間の相互拡散を防止している。こ
の場合の絶縁膜７２ａの膜厚は、３ｎｍ以下に限定され
ない。
ゲートPoly層７において、第１層７ａ上に直接第２層７
ｂを形成した例を説明したが、これでは２層間の相互拡
散が問題になるおそれがあることから、第１層７ａと第
２層７ｂとの間に、拡散防止膜を形成することが望まし
い。図７は、この拡散防止膜を形成したメモリセルトラ
ンジスタの構造例を示す図である。図７（Ａ）の例は、
第１層７ａと第２層７ｂとの間に、タングステンやモリ
ブデンなどの高融点金属７１を形成し、２層間の相互拡
散を防止している。図７（Ｂ）の例は、第１層７ａと第
２層７ｂとの間に、トンネル効果を有するたとえば酸化
膜や窒化膜（たとえばＮｉ3 Ｎ4 ）などの絶縁膜７２を
形成して、２層間の相互拡散を防止している。この場合
の絶縁膜７２の膜厚は、３ｎｍ以下に設定される。図７
（Ｃ）の例は、第１層７ａと第２層７ｂとの間に、たと
えば酸化膜や窒化膜（たとえばＮｉ3 Ｎ4 ）などの絶縁
膜７２ａを形成するとともに、第１層７ａと第２層７ｂ
との両サイドに、両層を接続するようにサイドウォール
７３を形成して、２層間の相互拡散を防止している。こ
の場合の絶縁膜７２ａの膜厚は、３ｎｍ以下に限定され
ない。
【００４８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
データ読み出し時における読み出しゲートディスターブ
の発生を防止することができる。
データ読み出し時における読み出しゲートディスターブ
の発生を防止することができる。
【００５０】また、第２層の不純物濃度を第１層の不純
物濃度より高く設定することにより、読み出しゲートデ
ィスターブの発生防止の副作用として現れる消去必要電
圧値の上昇を抑えることができる。
物濃度より高く設定することにより、読み出しゲートデ
ィスターブの発生防止の副作用として現れる消去必要電
圧値の上昇を抑えることができる。
【００５１】また、本発明によれば、第１層と第２層と
の間に拡散防止膜を形成することにより、第１層および
第２層間における相互拡散を抑えることができる。
の間に拡散防止膜を形成することにより、第１層および
第２層間における相互拡散を抑えることができる。
【図１】本発明に係るフラッシュＥＥＰＲＯＭの一実施
例を示す断面図である。
例を示す断面図である。
【図２】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出
し、書き込み、および消去の各動作において、フローテ
ィングゲートPoly層のＮ型不純物濃度を低め設定した場
合、バイアス電圧の極性によりフローティングゲートPo
ly層の上部・下部のどちらの方向に空乏層が広がるかを
示す図である。
し、書き込み、および消去の各動作において、フローテ
ィングゲートPoly層のＮ型不純物濃度を低め設定した場
合、バイアス電圧の極性によりフローティングゲートPo
ly層の上部・下部のどちらの方向に空乏層が広がるかを
示す図である。
【図３】フローティングゲートPoly層中のＮ型不純物濃
度をパラメータとした場合の、データ読み出し時のトン
ネル酸化膜厚、消去動作時の層間絶縁膜の実質的な厚膜
化をシミュレーションにより計算した結果を示す図であ
る。
度をパラメータとした場合の、データ読み出し時のトン
ネル酸化膜厚、消去動作時の層間絶縁膜の実質的な厚膜
化をシミュレーションにより計算した結果を示す図であ
る。
【図４】図３のフローティングゲートPoly層の濃度依存
性が、データ読み出し時のゲートディスターブ耐圧、お
よび消去必要電圧値にどのように影響するかをシミュレ
ーションにより計算した結果を示す図である。
性が、データ読み出し時のゲートディスターブ耐圧、お
よび消去必要電圧値にどのように影響するかをシミュレ
ーションにより計算した結果を示す図である。
【図５】本発明に係るフラッシュＥＥＰＲＯＭの製造方
法の説明図である。
法の説明図である。
【図６】本発明に係るフラッシュＥＥＰＲＯＭの製造方
法の説明図である。
法の説明図である。
【図７】拡散防止膜を形成したメモリセルトランジスタ
の構造例を示す図である。
の構造例を示す図である。
【図８】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセ
ルアレイの一例を示す回路図および読み出し時における
バイアス条件を示す図である。
ルアレイの一例を示す回路図および読み出し時における
バイアス条件を示す図である。
【図９】図８のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイの読み出し時におけるバイアス条件を示
す図である。
モリセルアレイの読み出し時におけるバイアス条件を示
す図である。
１…シリコン基板 ２…Ｐ型ウェル ３…トンネル酸化膜 ４…拡散層 ５…ビット拡散層 ６…ソース拡散層 ７…フローティングゲートPoly層 ７ａ…第１層 ７ｂ…第２層 ８…Poly-Poly 層間絶縁膜 ９…コントロールゲートPoly層 １０…層間絶縁膜 １１…ビット線コンタクトホール １２…Ａｌビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (6)
- 【請求項１】 トンネル酸化膜を挟んでチャネルと対向
するように形成された、所定導電型の不純物が添加され
ているフローティングゲートへの電荷の蓄積状態に応じ
て、メモリセルトランジスタのしきい値がシフトする半
導体不揮発性記憶装置であって、 上記フローティングゲートの不純物濃度が１Ｅ１８〜１
Ｅ２０ｃｍ-3に設定されていることを特徴とする半導体
不揮発性記憶装置。 - 【請求項２】 トンネル酸化膜を挟んでチャネルと対向
するように形成された、所定導電型の不純物が添加され
ているフローティングゲートへの電荷の蓄積状態に応じ
て、メモリセルトランジスタのしきい値がシフトする半
導体不揮発性記憶装置であって、 上記フローティングゲートは、上記不純物濃度が異なる
２層構造を有し、トンネル酸化膜側に位置する第１層の
不純物濃度が、コントロールゲートとの層間絶縁膜側に
位置する第２層の不純物添加濃度より低く設定されてい
ることを特徴とする半導体不揮発性記憶装置。 - 【請求項３】 上記第１層の不純物濃度が、１Ｅ１８〜
１Ｅ２０ｃｍ-3に設定されている請求項１記載の半導体
不揮発性記憶装置。 - 【請求項４】 上記フローティングゲートの第１層と第
２層との間に、拡散防止膜が形成されている請求項２ま
たは請求項３記載の半導体不揮発性記憶装置。 - 【請求項５】 上記拡散防止膜は高融点金属により構成
されている請求項４記載の半導体不揮発性記憶装置。 - 【請求項６】 上記拡散防止膜は絶縁膜により構成され
ている請求項４記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258710A JPH07115144A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258710A JPH07115144A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115144A true JPH07115144A (ja) | 1995-05-02 |
Family
ID=17324024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5258710A Pending JPH07115144A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115144A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943074B2 (en) | 1999-04-27 | 2005-09-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a two-layer gate structure and method for manufacturing the same |
| JP2005277440A (ja) * | 1995-09-29 | 2005-10-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7238975B2 (en) | 2003-06-06 | 2007-07-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method therefor |
| US7683423B2 (en) | 1995-09-29 | 2010-03-23 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| JP2010147241A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013115329A (ja) * | 2011-11-30 | 2013-06-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1993
- 1993-10-15 JP JP5258710A patent/JPH07115144A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005277440A (ja) * | 1995-09-29 | 2005-10-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
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| US7759195B2 (en) | 1995-09-29 | 2010-07-20 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US6943074B2 (en) | 1999-04-27 | 2005-09-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a two-layer gate structure and method for manufacturing the same |
| US7238975B2 (en) | 2003-06-06 | 2007-07-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method therefor |
| JP2010147241A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013115329A (ja) * | 2011-11-30 | 2013-06-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8686488B2 (en) | 2011-11-30 | 2014-04-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
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