JPH0632227B2 - Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法 - Google Patents

Ｎａｎｄセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法

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JPH0632227B2
JPH0632227B2 JP5020789A JP5020789A JPH0632227B2 JP H0632227 B2 JPH0632227 B2 JP H0632227B2 JP 5020789 A JP5020789 A JP 5020789A JP 5020789 A JP5020789 A JP 5020789A JP H0632227 B2 JPH0632227 B2 JP H0632227B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、電気的に消去及びプログラム可能な半導体メ
モリ装置に係るもので、特にＮＡＮＤセルを持つ半導体
メモリ装置に係るものである。
〈従来の技術〉 電気的に消去及びプログラム可能な読出し専用メモリ
（ＥＥＰＲＯＭ）装置に最も広く使用されるフローティ
ングゲートＥＥＰＲＯＭセルは、薄いゲート酸化膜を通
じての電子のトンネリング（Fowler-Nordheim tunnelli
ng）を利用することにより、データのプログラム及び消
去をしている。
このような従来のＥＥＰＲＯＭセルの１ビツトは、入力
アドレスによりこのビツトを選択するための選択トラン
ジスタと、選択時にプログラム又は消去動作モードによ
り電子を吸入又は排出するフローティングゲートを持つ
センストランジスタとで構成されている。
そして、このようなＥＥＰＲＯＭセルを持つ従来のＥＥ
ＰＲＯＭ装置は、１バイト（８ビツト）でプログラム、
消去及び読出し動作を行うことができ、しかも５ボルト
の単元電源で使用することができるという長所を持って
いる。
しかし、前記のようなＥＥＰＲＯＭセルは、１ビツト当
り二つのトランジスタを使用しているので、高密度ＥＥ
ＰＲＯＭ装置に用いるについてはチツプの小型化という
点で望ましいものではない。
この問題を解決するものとして、ＮＡＮＤセル（以下、
メモリストリングと称する）を持つＥＥＰＲＯＭ装置が
１９８８ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩＣＩＲ
ＣＵＩＴ，ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ，
ＰＡＰＥＲＳ，３３〜３４頁に開示されている。
このメモリストリングを持つＥＥＰＲＯＭ装置のメモリ
アレイの一部分の等価回路図を第５図に示す。
メモリアレイ１０は、互いに平行な列ラインで表示され
た多数のビツトラインＢＬ1，ＢＬ2…と、ビツトライン
ＢＬ1，ＢＬ2…の各々と接地の間に接続され互いに平行
な行と列によるマトリックス形式で配列された多数のメ
モリストリングＭＳ11，ＭＳ12…とで構成されている。
そして、各メモリストリングは、ドレインが対応するビ
ットラインに接続されたストリングセレクトＭＯＳトラ
ンジスタＳＴと、ソースが接地に接続されたグランドセ
レクトＭＯＳトランジスタＧＴと、ストリングセレクト
ＭＯＳトランジスタＳＴのソースとグランドセレクトＭ
ＯＳトランジスタＧＴのドレインとの間にドレイン−ソ
ース通路が直列に接続された８ビットのフローティング
ゲートＭＯＳトランジスタＭＣ1〜ＭＣ8とで構成されて
いる。
また、ストリングセレクトＭＯＳトランジスタＳＴの各
ゲート、フローティングゲートＭＯＳトランジスタＭＣ
1〜ＭＣ8の各制御ゲート及びグランドセレクトＭＯＳト
ランジスタＧＴのゲートは、互いに平行な行ラインであ
るストリングセレクトラインＳＳＬ1、ワードラインＷ
Ｌ11〜ＷＬ18乃至はグランドセレクトラインＧＳＬ1に
各々接続されている。
以下、第５図を参照してＥＥＰＲＯＭ装置の動作モード
を説明する。
消去動作は全てのメモリセルが一時に消去されるフラッ
シュ消去である。このフラッシュ消去は、トランジスタ
ＳＴ及びトランジスタＧＴをターンオンするためにスト
リングラインＳＳＬ1及びグランドセレクトラインライ
ンＧＳＬ1に５ボルトを印加し、また全てのワードライ
ンＷＬ11〜ＷＬ18に１３ボルトの消去電圧を印加し、さ
らにビットラインＢＬ1，ＢＬ2…を接地することにより
なされる。
このような電圧の印加で各フローティングゲートトラン
ジスタはドレインからフローティングゲートへの電子の
トンネリングによってエンハンスメント形のＭＯＳトラ
ンジスタに消去される。
プログラム動作はフラッシュ消去の後にワードライン毎
に行われる。例えば、メモリストリングＭＳ11内にある
メモリセルＭＣ4のプログラムを例にとって説明すると
以下の如くである。
即ち、ストリングセレクトラインＳＳＬ1と選択された
ワードラインＷＬ14（パスワードライン）との間にある
選択されていないワードラインＷＬ11〜ＷＬ13及びスト
リングセレクトラインＳＳＬ1に２０ボルトのパス電圧
を印加すると共に、ワードラインＷＬ14〜ＷＬ18及びグ
ランドセレクトラインＧＳＬ1に０ボルト（グランド）
を印加し、さらにビットラインＢＬ1に２０ボルトのプ
ログラム電圧を印加することにより行われる。ビットラ
インＢＬ1に印加されたプログラム電圧は、メモリスト
リングＭＳ11中のターンオン済みであるストリングセレ
クトＭＯＳトランジスタＳＴ及びフローティングゲート
トランジスタＭＣ1〜ＭＣ3を通じ、選択されたフローテ
ィングゲートトランジスタＭＣ4のドレインに伝達され
る。
そうすると、トランジスタＭＣ4のフローティングゲー
トからドレインに電子のトンネリングにより、トランジ
スタＭＣ4は、デプレッションフ形のフローティングゲ
ートＭＯＳトランジスタにプログラムされる。
メモリストリングＭＳ11のメモリセルＭＣ4の読出し動
作は、選択されたワードラインＷＬ14に０ボルトを印加
し、ストリングセレクトラインＳＳＬ1及びグランドセ
レクトラインＧＳＬ1、それに全ての非選択ワードライ
ンＷＬ11〜ＷＬ13、ＷＬ15〜ＷＬ18及びビットラインＢ
Ｌ1に５ボルトを印加することにより行われる。
そして、メモリセルＭＣ4がエンハンスメント形に消去
されている場合は、このメモリスセルＭＣ4がＯＦＦ状
態であるためビットラインＢＬ1に電流の流れはない
が、逆に、メモリセルＭＣ4がデプレッション形にプロ
グラムされている場合には、このメモリセルＭＣ4がＯ
Ｎ状態であるためビットラインＢＬ1上に電流の流れが
ある。そこで、ビットラインＢＬ1と接続されたセンス
アンプがビットラインＢＬ1に流れる電流を感知するこ
とにより、選択されたメモリセルＭＣ4のデータを読出
すことができる。
〈発明が解決しようとする課題〉 以上説明したＥＥＰＲＯＭ装置は下記のような問題点を
持っている。
即ち、プログラム動作中において、選択されたビットラ
イン上のプログラム電圧（２０ボルト）を選択されたメ
モリセルのドレインに伝達するために、パスワードライ
ンと接続されたメモリセルの制御ゲートに印加されるパ
ス電圧（２０ボルト）が全メモリセルの消去に要求され
る消去電圧（１３ボルト）よりずっと高いため、パスラ
イン乃至は非選択ラインに連結された全てのメモリセル
が自動的に消去されるだけでなく過度に消去されてしま
う。そのため、セルの間の攪乱が発生することがある。
また、他の問題点は、各メモリストリングとこれに対応
するビットラインとの間を接続する領域として広いもの
が要求されるということである。つまり、ビットライン
のすぐ下にメモリストリングが位置しながらそのような
大きな領域を必要とするということは、配列方向（横方
向）におけるメモリセルの小形化を制限するということ
である。そのため、メモリアレイの小形化が制限される
ことになる。
したがって、本発明の目的は、高密度ＥＥＰＲＯＭ装置
に適合したメモリストリングを持つメモリアレイ装置を
提供すると共に、この装置における消去方法及びプログ
ラム方法を提供することにある。
また、本発明の又他の目的はメモリセル間の攪乱を防止
することができるＥＥＰＲＯＭ装置を提供することにあ
る。
〈課題を解決するための手段〉 上記目的を達成するために、この発明では、具体的に
は、電気的に消去又はプログラム可能な半導体アレイに
於いて、多数の列ラインを備えると共に、列ラインと直
交する多数の基準電源線を備えており、各列ラインの両
側において各々一列に配列されると共に相互に隣接する
基準電源線の間において上・下一対の行として配列され
た多数のメモリストリングを備えており、各列ラインの
一側にある上下両メモリストリングは、各々、ドレイ
ン、ソース及びゲートを持つ第１トランジスタと、ドレ
イン、ソース、フローティング及び制御ゲートを持つ多
数のフローティングトランジスタとを備えており、第１
トランジスタ及びフローティングゲートトランジスタ各
々のドレイン−ソース通路は相互に直列に接続されてお
り、各列ラインの他側にある上下両メモリストリング
は、各々、ドレイン、ソース及びゲートを持つ第２トラ
ンジスタと、多数のフローティングゲートトランジスタ
とを備えており、第２トランジスタ及びフローティング
ゲートトランジスタ各々のドレイン−ソース通路は相互
に直列に接続されており、第１、第２両トランジスタ及
びフローティングゲートトランジスタは行と列による一
つのアレイに配列され、上部メモリストリングにあって
は、第１トランジスタのゲートが第２選択ラインに、第
２トランジスタのゲートが第１選択ラインに、各フロー
ティングゲートトランジスタのゲートが対応する各上部
ワードラインに各々接続され、下部メモリストリングに
あっては、第１トランジスタのゲートが第４選択ライン
に、第２トランジスタのゲートが第３選択ラインに、各
フローティングゲートトランジスタのゲートが対応する
各下部ワードラインに各々接続されており、第１、第２
両トランジスタのドレインを一つの接触開口を通じて列
ラインに連結する手段を備えており、上部の各メモリス
トリング各々の各直列接続の他端を上部メモリストリン
グに隣接した基準電源線に接続する手段を備えており、
下部の各メモリストリング各々の各直列接続の他端をの
下部メモリストリングに隣接した基準電源線に接続する
手段を備えていることを特徴としており、 また、行と列とに配列された多数のメモリストリングを
持っており、各メモリストリングは第１ＭＯＳトランジ
スタと多数のフローティングゲートＭＯＳトランジスタ
とを持っており、フローティングゲートＭＯＳトランジ
スタのドレイン−ソース通路は第１ＭＯＳトランジスタ
のソースと所定の基準電源線との間に直列に接続され、
第１ＭＯＳトランジスタのドレインはそれに対応する列
ラインに接続され、同一行にある各メモリストリングに
おける第１トランジスタのゲートは各々第１ラインに接
続され、メモリストリングの各行におけるフローティン
グゲートトランジスタの制御ゲートはワードラインに各
々接続されるようになったメモリアレイについて、所定
の選択されたワードラインにある全てのフローティング
ゲートＭＯＳトランジスタを消去させる消去方法であっ
て、全ての列ラインを接地し、選択されたワードライン
を保有する選択されたメモリストリングにおける選択さ
れなかったワードラインと第１ラインに電源電圧を印加
し、選択されたワードラインに消去電圧を印加し、そし
て選択されたメモリストリングにあり選択された基準電
源線をフローティングすることによりなされることを特
徴としており、 さらに、行と列とに配列された多数のメモリストリング
を持っており、各メモリストリングは第１ＭＯＳトラン
ジスタと多数のフローティングゲートＭＯＳトランジス
タを持っており、フローティングゲートＭＯＳトランジ
スタのドレインーソース通路は第１トランジスタのソー
スと基準電源線との間に直列に接続され、第１トランジ
スタのドレインはそれに対応する列ラインに接続され、
同一行にある各メモリストリングにおける第１トランジ
スタのゲートは各々第１ラインに接続され、メモリスト
リングの各行におけるフローティングゲートトランジス
タの制御ゲートはワードラインに各々接続されるように
構成されたメモリアレイについて、所定の選択されたフ
ローティングゲートＭＯＳトランジスタをプログラムす
るプログラム方法であって、選択された列ラインにプロ
グラム電圧を印加し、選択されたフローティングゲート
トランジスタを保有するメモリストリングにおける選択
された第１ラインのバス電圧を印加し、選択されたフロ
ーティングゲートトランジスタを含む選択されたワード
ラインに所定の基準電源電圧を印加し、選択された第１
ラインと選択されたワードラインとの間の非選択のワー
ドラインにパス電圧を印加するについて、選択された第
１トランジスタ、選択された列に接続されたフローティ
ングゲートトランジスタ及び非選択のワードラインがパ
ス電圧によりターンオフされ、またパス電圧がプログラ
ム電圧より低くしかも電源電圧より高いことを特徴とし
ている。
〈実施例〉 第１図及び第２図を参照すると、本発明によるメモリス
トリングを四つのだけが示すようにしていメモリアレイ
の一部分が図示されている。しかし、メモリアレイは多
数のメモリストリングを持っているということは容易に
理解できよう。
メモリアレイ１００は、行と列とのマトリックス形式で
配列された多数のメモリストリングＭＳＬ1〜ＭＳＬｉ
及びＭＳＲ1〜ＭＳＲｉを持っている（ｉは整数）。
メモリストリングＭＳＬ1〜ＭＳＬｉの各々は、ドレイ
ン、ソース及びゲートを持つ第１ストリングセレクトト
ランジスタＳＴ1と、ドレイン、ソース、フローティン
グゲート及び制御ゲートを持つ８ビットのメモリセルＭ
Ｃ1〜ＭＣ8とで構成されており、メモリストリングＭＳ
Ｒ1〜ＭＳＲｉの各々は、ドレイン、ソース及びゲート
を持つ第２ストリングセレクトトランジスタＳＴ2と、
ドレイン、ソース、フローティングゲート及び制御ゲー
トを持つ８ビットのメモリセルＭＣ1〜ＭＣ8とで構成さ
れている。メモリセルＭＣ1〜ＭＣ8は全て同一構造及び
同一の大きさを持つ。
第３図には本発明に使用されるメモリセルＭＣの断面が
図示されている。また、メモリセルＭＣは第４図(a)〜
(f)と関連して後に説明される各工程段階によってもさ
らに容易に理解できる。
メモリセルＭＣは、Ｐ型半導体基板１２の表面上にチャ
ンネル領域１８によって離隔されたＮ＋ドレイン領域１
４及びＮ＋ソース領域１６を持っている。
第１多結晶シリコンで形成されたフローティングゲート
２２は、厚さ約１００Åのゲート酸化膜層２８によりチ
ャンネル領域１８に対し離隔されている。
フローティングゲート２２と制御ゲート２６との間には
厚さ約２８０Åの中間誘電体層２４が形成されており、
この中間誘電体層２４上に第２多結晶シリコンの制御ゲ
ート２６が形成されている。
チャンネル領域１８は、砒素又は燐等のＮ型不純物でイ
オン注入された領域である。
したがって、メモリセルＭＣは−２ないし−５ボルトの
初期しきい電圧Ｖtoを持つデプレッション形のフローテ
ィングゲートＭＯＳトランジスタである。
第１図及び第２図とに帰ると、厚い酸化膜の上で列に平
行に伸長する金属ストリップであるビットライン（列ラ
イン）ＢＬ1〜ＢＬiは、各々、厚い酸化膜に形成された
接続開口５０を通じ、Ｐ型半導体基板１２内に形成され
たＮ＋拡散領域５２とで接続されている。
また、各Ｎ＋拡散領域５２は、ビットラインＢＬｉの両
側下に位置し且つビットラインＢＬｉと平行なメモリス
トリング対ＭＳＬｉ及びＭＳＲｉの第１及び第２両スト
リングセレクトトランジスタＳＴ1、ＳＴ2の各々のドレ
インと接続されている。
そして、第１及び第２両ストリングセレクトトランジス
タＳＴ1、ＳＴ2の各ソースはメモリセルＭＣ1の各ドレ
インと連結されている。
さらに、各メモリストリング内にあるメモリセルＭＣ1
〜ＭＣ8のドレイン−ソース通路は、トランジスタＳＴ1
又はトランジスタＳＴ2のソースとＮ＋拡散領域５２の
一部である基準電源線ＲＳＬの間に直列に接続されてお
り、メモリセルＭＣ8のソースは基準電源線ＲＳＬと接
続されている。
そしてまた、ビットラインに直交する基準電源線ＲＳＬ
は、ビットライン対との間にあり列方向に向く金属スト
リップである共通基準電源線６２に対し開口６０を通じ
て接続されている。
尚、各メモリストリング内におけるメモリセルＭＣ1〜
ＭＣ8を直列に連結するための相互の連結領域５３はＮ
＋拡散領域５２の一部である。
斜線を引いた領域５６は、第１多結晶シリコンで形成さ
れたメモリセルＭＣ1〜ＭＣ8のフローティングゲートで
ある。一つの線と周期的に変わる線とにより特定され斜
線が引かれた領域６４は第１多結晶シリコンで形成され
た第１ストリングセレクトラインＳＳＬ1であり、この
第１ストリングセレクトラインＳＳＬ1は第２ストリン
グセレクトラインＳＴ2のゲートを形成する。また、斜
線を引いた領域６６は第１多結晶シリコンで形成された
第２ストリングセレクトラインＳＳＬ2であり、第１ス
トリングセレクトトランジスタＳＴ1のゲートはこの第
２ストリングセレクトラインＳＳＬ2の一部分である。
第１及び第２の両ストリングセレクトラインＳＳＬ1、
ＳＳＬ2と交差する点線で書かれた四角形の領域５４は
半導体基板１２の表面に形成された埋没Ｎ＋領域であ
り、この一行にあるメモリセルの全ての制御ゲート２６
は一つのワードラインの一部分である。例えば、一つの
行におけるメモリセルＭＣ1の制御ゲート２６は、第２
多結晶シリコンでストリツプ６８として形成されたワー
ドラインＷＬ1の一部分である。同様にして、メモリセ
ルＭＣ2〜ＭＣ8の制御ゲートは、各々、フローティング
ゲート領域５６の上部から行に平行に伸張する第２多結
晶シリコンストリツプであるワードラインＷＬ2〜ＷＬ8
の一部分である。
白色表示の領域５８はメモリセルＭＣ1〜ＭＣ8の間を分
離するための厚いフィールド酸化膜層が形成された領域
である。
メモリストリングは行ラインの軸Ａについて対称するこ
とを留意しなければならない。したがって、各Ｎ＋拡散
領域５２は、隣接したビットラインと平行して上下に伸
張する一対の上部のＮ＋拡散領域５２ａと一対の下部拡
散領域５２ｂとを持っている。この上部及び下部の両Ｎ
＋拡散領域５２ａ、５２ｂの各端部は、隣接したビット
ラインと平行に配置されたメモリストリングと連結され
ている。したはって、ビットラインと連結された１つの
接続開口５０はＮ＋拡散領域５２を通じて四つのメモリ
ストリングと連結され、高密度メモリセルを持つＥＥＰ
ＲＯＭ装置が達成されることになる。
以下、第１図を参照して同一行にあるメモリストリング
に対する消去、プログラム及び読出し動作を説明する。
消去動作はアドレス入力により選択されたワードライン
に接続する全てのメモリセルに対して行われる。即ち、
消去動作は列、つまり頁ごとに行われる。説明の便宜の
ために選択されたワードラインＷＬ3上にあるメモリセ
ルＭＣ3を消去する場合を説明する。
選択されたワードラインＷＬ3に１８ボルトの消去電圧
Ｖｅを印加すると共に、全てのビットラインＢＬ1〜Ｂ
Ｌｉを接地（０ボルト）する。と同時に、選択されたメ
モリセルＭＣ3のドレインにビットラインＢＬ1〜ＢＬｉ
上の接地電圧が伝達されるようにするために、第１及び
第２両ストリングセレクトラインＳＳＬ1、ＳＳＬ2と選
択されていないワードラインＷＬ1，ＷＬ2及びＷＬ4〜
ＷＬ8に５ボルトの電源供給電圧Ｖccを印加し、基準電
源線ＲＳＬはフローティングさせる。そうすると、メモ
リセルＭＣ3のドレインからフローティングゲートへの
電子のトンネリングによってメモリセルＭＣ3は全て約
１ボルトのしきい電圧を持つエンハンスメント形のＭＯ
Ｓトランジスタに消去される。
メモリセルのプログラム動作も頁ごとに行われる。ここ
では、選択されたビットラインＢＬ1と接続されたメモ
リストリングＭＳＬ1内にあるメモリセルＭＣ3のプログ
ラムについて説明する。
選択されたワードラインＷＬ3に接地電圧を印加し、選
択されたビットラインＢＬ1に１３ボルトのプログラム
電圧Ｖpgmを印加し、またこのプログラムＶpgmを選択さ
れたメモリセルＭＣ3のドレインに伝達するために、第
２ストリングセレクトラインＳＳＬ2及びこの第２スト
リングセレクトラインＳＳＬ2と選択されたワードライ
ンＷＬ3との間にあるパスワードラインＷＬ1、ＷＬ2に
１５ボルトのパス電圧Ｖpaを印加する。と同時に、パス
ワードラインＷＬ1、ＷＬ2と接続された非選択のメモリ
ストリング内にあるメモリセルＭＣ1、ＭＣ2の消去を防
止するために、非選択のビットラインＢＬ2〜ＢＬｉに
約４ボルトの消去防止電圧Ｖeiを印加する。またさら
に、第１ストリングセレクトラインＳＳＬ1に電源電圧
Ｖccを印加する。したがって、選択されたビットライン
ＢＬ1に供給されたプログラム電圧Ｖpgmは、選択された
ビットラインＢＬ1と接続する非選択のメモリストリン
グにはそのままでは伝達されず、約Ｖcc−Ｖｔの電圧が
メモリストリングＭＳＲ1内にあるメモリセルＭＣ1、Ｍ
Ｃ2に伝達される。
ここでＶｔはストリングセレクトトランジスタＳＴ1、
ＳＴ2のしきい電圧であり、本発明の実施例においては
約１ボルトである。したがって、Ｖcc−Ｖｔは消去防止
電圧Ｖeiと実質的に同一である。つまり、非選択のメモ
リストリング内にあるパスワードラインと接続されたメ
モリセルのドレインには消去防止電圧Ｖeiが印加される
ので、メモリセルのフローティングゲートとドレインと
の間に印加される差電圧は電子のＦ−Ｎトンネリングを
起す程高いものには設定されない。そしてその結果、パ
スワードライン上の非選択のメモリセルの消去又は過剰
消去の問題を避けることができる。
一方、選択されたメモリセルＭＣ3のドレインにはプロ
グラム電圧Ｖpgmが印加され、これによりメモリセルＭ
Ｃ3は、フローティングゲートからドレインへの電子の
Ｆ−Ｎトンネリングによって約３〜５ボルトのしきい電
圧を持つデプレシッヨンフローティングゲートＭＯＳト
ランジスタにプログラムされる。
選択されたワードラインＷＬ3と基準電源線ＲＳＬとの
間にある非選択のワードラインＷＬ4〜ＷＬ8には電源電
圧Ｖccが印加される。これは選択されたメモリセルＭＣ
3の過剰プログラムによってメモリセルＭＣ3の下にある
メモリセルＭＣ4の消去攪乱を防止する効果を持つ。
プログラム動作中を通じて基準電源線ＲＳＬはフローテ
ィングされる。もし、メモリセルの過剰プログラムによ
って基準電源線ＲＳＬの電位がラインＲＳＬと接続され
た非選択のメモリセルをプログラムする程高いものに上
昇するとしたら、そのような問題は基準電源線ＲＳＬを
約５ボルトにクランピングすることによって防止される
ことができる。
以下、ビットラインＢＬ1と接続されたメモリストリン
グＭＳＬ内にあるメモリセルＭＣ3の読出し動作を説明
する。
この読出し動作は、選択されたワードラインＷＬ3、基
準電源線ＲＳＬ、非選択の第１ストリングセレクトライ
ンＳＳＬ1及び非選択のビットラインＢＬ2〜ＢＬｉに接
地電圧を印加し、選択された第２ストリングセレクトラ
インＳＳＬ2、非選択のワードラインＷＬ1、ＷＬ2及び
ＷＬ4〜ＷＬ8に５ボルトの電源電圧Ｖccを印加し、選択
されたビットラインＢＬ1に公知のセンスアンプから３
ボルトの読出し電圧Ｖｒを印加することによりなされ
る。
メモリセルＭＣ3が消去された状態にある時にはビット
ラインＢＬ1に電流の流れはない。しかし、メモリセル
ＭＣ3がプログラムされた状態にあった時にはビットラ
インＢＬ1に電流の流れが現れる。そこで、このビット
ラインＢＬ1に流れる電流をセンスアンプで感知するこ
とによってデータを読むことができる。
本発明のメモリアレイ装置の前述した動作モードにおけ
る電圧の組合せを下記の表に要約して示す。
以上のような本発明のメモリアレイは、デプレッション
形のＮチャンネルフローティングゲートＭＯＳトランジ
スタをメモリセルとして使用しているので、下記のよう
な長所を持っている。
即ち、プログラム中のメモリセルの攪乱を防止すること
ができる。つまり、本発明におけるパス電圧Ｖpa（＝１
５ボルト）は消去電圧Ｖｅ（＝１８ボルト）より低いの
で、プログラム中のパスワードラインと接続された非選
択のメモリセルの望ましくない消去（又は過剰消去）が
防止される。
また、プログラムの動作中に非選択のビットラインに消
去防止電圧Ｖeiが印加されるので、パスワードラインと
接続された非選択のメモリセルの過剰消去を防止するこ
とができる。
さらに、プログラム電圧Ｖpgmとパス電圧Ｖpaが従来の
技術のものに比べて低いので、メモリセル間の絶縁負荷
が軽減され、その結果メモリアレイの小形化を容易に達
成できる。
第４図の(a)〜(f)は、第２図中のａ−ａ′線に沿う断面
に相当する図で、メモリセルアレイの各種の工程段階を
示した図である。
出発材料は〔１００〕オリエンテーションと５〜４０Ω
−Ｃｍの抵抗を持つＰ型シリコンウェーハである。
第４図(a)を参照すると、Ｐ型基板１２は上記の出発材
料の基板の場合もあり得るし、またＮ型シリコンウェー
ハに形成されたＰ型である場合もありうる。基板１２の
表面上には約４００Åのパッド酸化膜層８１が形成さ
れ、さらにその上に約１５００Åの窒化珪素層８２とが
形成される。その後、通常のＬＯＣＯＳ工程において公
知のPhotolithography技術によりフィールド領域を限定
し、フィールドイオン注入と約７５００Åのフィールド
酸化を行う。
第４図(b)に示されるたように、フィールド酸化膜層及
び窒化珪素層８２の上に開口８４を持つフオトレジスト
のマスク層８３が、イオン注入用のマスクとして形成さ
れる。そして、イオン注入のために開口８４に対応する
窒化珪素層８２が除去される。
その後、埋没Ｎ＋領域５４は、１００Ｋev、線量１×１
０15/cm2の砒素を以てイオン注入される。そして、メモ
リストリングと埋没Ｎ＋領域が形成されるアクティブ領
域に残っているマスク層８３、窒化珪素層８２及びパッ
ド酸化膜層８１が全て除去される。
第４図(c)に示されるように、ストリングセレクトトラ
ンジスタＳＴ1、ＳＴ2のゲートになる約４００Åのゲー
ト酸化膜層８６が公知の熱酸化によって基板１２上に形
成され、その後ストリングセレクトトランジスタＳ
Ｔ1、ＳＴ2のしきい電圧を調整するために、アクティブ
領域は５０Ｋev線量6.0×１０11/cm2のボロンを以てイ
オン注入される。
その後、ストリングセレクトトランジスタＳＴ1、ＳＴ2
が形成される領域に対応するゲート酸化膜８６上にイオ
ン注入に対するマスクとして使用する第２のマスク層８
７が形成され、砒素が１００Ｋev、約3.0×１０12/cm2
の線量で、メモリセルＭＣ1〜ＭＣ8の初期しきい電圧Ｖ
toを−２ボルト乃至−５ボルトに調整するために注入さ
れる。
このイオン注入の後、メモリセルが形成される領域８８
にある酸化膜層８６及び、マスク層８７を除去し、その
後、メモリセルＭＣ1〜ＭＣ8のゲート用の薄いゲート酸
化膜層２８が約１００Åの厚さとなるように約９００℃
の乾燥酸素雰囲気の中で形成される。
第４図(d)に示されるように、ゲート酸化膜層８６、２
８の上に公知のＣＶＤ方法で厚さ約１５００Åの第１多
結晶シリコン層８９が形成され、その後第１多結晶シリ
コン層８９は約５０Ω／□の抵抗を持つように燐でドー
プされる。
ドーピングされた第１多結晶シリコン層８９の部分はス
トリング選択トランジスタＳＴ1、ＳＴ2のゲート及びメ
モリセルＭＣ1〜ＭＣ8のフローティングゲートに使用さ
れる。
ドーピング後、第１多結晶シリコン層８９上には薄い窒
化膜及び酸化膜で構成された約２５０Åの中間誘電体層
９０が形成され、その後、この中間誘電体層９０上に厚
さ約３０００Åの第２多結晶シリコン層９１が形成され
約２０Ω／□の抵抗を持つように燐でドープされる。も
し、必要なら、第２多結晶シリコン層９１の導電性を高
めるために、この第２多結晶シリコン層９１上に厚さ約
２０００Åのタングステンケイ化物層が沈積される。
メモリセルＭＣ1〜ＭＣ8のゲートとワードラインＷＬ1
〜ＷＬ8はこの第２多結晶シリコン層９１の部分を占有
する。
第４図(e)に示されるように、開口９２に対応する第２
多結晶シリコン層９１、中間誘電体層９０及び第１多結
晶シリコン層８９が通常の写真技術で除去された後、Ｎ
＋拡散領域５２を形成するために砒素がイオン注入され
る。イオン注入は７５Ｋevと線量６×１０／cm2であ
る。
このイオン注入後、ドライブイン工程が約９７５℃の乾
燥雰囲気で約３０分間行われる。
その後、第４図(f)に示されるように、厚さ約１５００
Åの軟化膜層９３が沈積され、この酸化膜層９３上に厚
さ約７５００ÅのＢＰＳＧ層９４が形成される。
ＢＰＳＧ層９４の平坦化工程は、ビットラインの形成の
ための金属接続工程に適合するようなＢＰＳＧ層９４の
表面を形成するために、約９２５℃の窒素雰囲気で約３
０分間行われる。
その後、第２図の開口５０、６０が通常の写真触刻によ
って形成され、Ｎ＋拡散領域５２と接続させるために金
属が塗布され、ビットラインがパターン形成される。
また、ストリングセレクトトランジスタＳＴ1、ＳＴ2の
ゲートを形成するストリングセレクトラインＳＳＬ1、
ＳＳＬ2の第１多結晶シリコン層は、各々、他のストリ
ングセレクトラインＳＳＬ1、ＳＳＬ2として用いるため
に、その上部の第２多結晶シリコンと接続されうる。
以上のように本発明の実施例を説明してきたが、本発明
の概念を逸脱しない範囲内で各種の変形もありうること
はこの分野の通常の知識を有するものは容易に理解でき
よう。
〈発明の効果〉 以上のような本発明のメモリアレイは、デプレッション
形のＮチャンネルフローティングゲートＭＯＳトランジ
スタをメモリセルとして使用しているので、以下のよう
な効果を持つ。
(a)プログラム中のメモリセルの攪乱を防止することが
できる。つまり、パス電圧が消去電圧より低いので、プ
ログラム中のパスワードラインと接続された非選択のメ
モリセルの望ましくない消去（又は過剰消去）が防止さ
れる。
(b)プログラムの動作中に非選択のビットラインに消去
防止電圧が印加されるので、パスワードラインと接続さ
れた非選択のメモリセルの過剰消去を防止することがで
きる。
(c)プログラム電圧及びパス電圧が従来の技術のものに
比べて低いので、メモリセル間の絶縁負荷が軽減され、
その結果メモリアレイの小形化を容易に達成できる。
【図面の簡単な説明】
第１図は本発明によるＥＥＰＲＯＭ装置のメモリセルア
レイの回路図、 第２図は第１図のメモリセルアレイのレイアウト配置
図、 第３図は本発明に使用されたメモリセルの断面図、 第４図(a)〜(f)は第２図中のａ−ａ′線に沿う断面に相
当する図で、本発明のメモリセルアレイの各製造工程を
示した図、そして 第５図はＮＡＮＤセルを持つ従来のＥＥＰＲＯＭ装置の
回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン‐キュ ウィム 大韓民国 ソウル カンナム‐グ ヤンジ ェ‐ドン 240‐１ ラッキー アパート ナンバー １‐307

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】電気的に消去及びプログラム可能な半導体
    アレイに於いて、 多数の列ラインを備えると共に、列ラインと直交する多
    数の基準電源線を備えており、 各列ラインの両側において各々一列に配列されると共に
    相互に隣接する基準電源線の間において上・下一対の行
    として配列された多数のメモリストリングを備えてお
    り、 各列ラインの一側にある上下両メモリストリングは、各
    々、ドレイン、ソース及びゲートを持つ第１トランジス
    タと、ドレイン、ソース、フローティング及び制御ゲー
    トを持つ多数のフローティングゲートトランジスタとを
    備えており、 第１トランジスタ及びフローティングゲートトランジス
    タ各々のドレイン−ソース通路は相互に直列に接続され
    ており、 各列ラインの他側にある上下両メモリストリングは、各
    々、ドレイン、ソース及びゲートを持つ第２トランジス
    タと、多数のフローティングゲートトランジスタとを備
    えており、 第２トランジスタ及びフローティングゲートトランジス
    タ各々のドレイン−ソース通路は相互に直列に接続され
    ており、 第１、第２両トランジスタ及びフローティングゲートト
    ランジスタは行と列による一つのアレイに配列され、 上部メモリストリングにあっては、第１トランジスタの
    ゲートが第２選択ラインに、第２トランジスタのゲート
    が第１選択ラインに、各フローティングゲートトランジ
    スタのゲートが対応する各上部ワードラインに各々接続
    され、下部メモリストリングにあっては、第１トランジ
    スタのゲートが第４選択ラインに、第２トランジスタの
    ゲートが第３選択ラインに、各フローティングゲートト
    ランジスタのゲートが対応する各下部ワードラインに各
    々接続されており、 第１、第２両トランジスタのドレインを一つの接触開口
    を通じて列ラインに連結する手段を備えており、 上部メモリストリングの各々の直列接続の他端を上部メ
    モリストリングに隣接した基準電源線に接続する手段を
    備えており、 下部メモリストリングの各々の直列接続の他端を下部メ
    モリストリングに隣接した基準電源線に接続する手段を
    備えていることを特徴とするアレイ。
  2. 【請求項２】各フローティングゲートトランジスタがデ
    プレッションモードのＮ−チャンネルフローティングゲ
    ートＭＯＳトランジスタであることを特徴とする請求項
    (1)記載のアレイ。
  3. 【請求項３】第１、第２の両トランジスタがいずれもエ
    ンハンスメントモードのＮ−チャンネルＭＯＳトランジ
    スタであることを特徴とする請求項(1)〜請求項(2)いず
    れか記載のアレイ。
  4. 【請求項４】ドレイン連結手段は接触開口を通じて列ラ
    インと接触するようになったＰ型基板上のＮ＋拡散領域
    の一部分であることを特徴とする請求項(1)〜請求項(3)
    いずれか記載のアレイ。
  5. 【請求項５】基準電源線はＮ＋拡散領域の一部分である
    ことを特徴とする請求項(1)〜請求項(4)いずれか記載の
    アレイ。
  6. 【請求項６】Ｎ−チャンネルフローティングゲートＭＯ
    Ｓトランジスタが−２ボルトないし−５ボルトの初期し
    きい電圧を持つことを特徴とする請求項(1)〜請求項(5)
    いずれか記載のアレイ。
  7. 【請求項７】行と列とに配列された多数のメモリストリ
    ングを持っており、各メモリストリングは第１ＭＯＳト
    ランジスタと多数のフローティングゲートＭＯＳトラン
    ジスタとを持っており、フローティングゲートＭＯＳト
    ランジスタのドレイン−ソース通路は第１ＭＯＳトラン
    ジスタのソースと所定の基準電源線との間に直列に接続
    され、第１ＭＯＳトランジスタのドレインはそれに対応
    する列ラインに接続され、同一行にある各メモリストリ
    ングにおける第１ＭＯＳトランジスタのゲートは各々第
    １ラインに接続され、メモリストリングの各行における
    フローティングゲートＭＯＳトランジスタの制御ゲート
    はワードラインに各々接続されるようになったメモリア
    レイについて、所定の選択されたワードラインにある全
    てのフローティングゲートＭＯＳトランジスタを消去さ
    せる消去方法であって、 全ての列ラインを接地し、 選択されたワードラインを保有する選択されたメモリス
    トリングにおける選択されなかったワードラインと第１
    ラインに電源電圧を印加し、 選択されたワードラインに消去電圧を印加し、 そして 選択されたメモリストリングにおける選択された基準電
    源線をフローティングすることによりなされることを特
    徴とする消去方法。
  8. 【請求項８】各フローティングＭＯＳトランジスタはデ
    プレッションモードのＮ−チャンネルフローティングゲ
    ートＭＯＳトランジスタであることを特徴とする請求項
    (7)記載の消去方法。
  9. 【請求項９】第１トランジスタはエンハンスメントモー
    ドのＮ−チャンネルＭＯＳトランジスタであることを特
    徴とする請求項(7)〜請求項(8)いずれか記載の消去方
    法。
  10. 【請求項１０】電源電圧は通常５ボルトであることを特
    徴とする請求項(7)〜請求項(9)いずれか記載の消去方
    法。
  11. 【請求項１１】行と列とに配列された多数のメモリスト
    リングを持っており、各メモリストリングは第１ＭＯＳ
    トランジスタと多数のフローティングゲートＭＯＳトラ
    ンジスタを持っており、フローティングゲートＭＯＳト
    ランジスタのドレイン−ソース通路は第１ＭＯＳトラン
    ジスタのソースと基準電源線との間に直列に接続され、
    第１ＭＯＳトランジスタのドレインはそれに対応する列
    ラインに接続され、同一行にある各メモリストリングに
    おける第１トランジスタのゲートは各第１ラインに接続
    され、メモリストリングの各行におけるフローティング
    ゲートＭＯＳトランジスタの制御ゲートはワードライン
    に各々接続されるように構成されたメモリアレイについ
    て、所定の選択されたフローティングゲートＭＯＳトラ
    ンジスタをプログラムするプログラム方法であって、 選択された列ラインにプログラム電圧を印加し、 選択されたフローティングゲートＭＯＳトランジスタを
    保有するメモリストリングにおける選択された第１ライ
    ンにパス電圧を印加し、 選択されたフローティングゲートＭＯＳトランジスタを
    含む選択されたワードラインに所定の基準電源電圧を印
    加し、 選択された第１ラインと選択されたワードラインとの間
    の非選択のワードラインにパス電圧を印加するについ
    て、選択された第１ＭＯＳトランジスタ、選択された列
    に接続されたフローティングゲートＭＯＳトランジスタ
    及び非選択のワードラインがパス電圧によりターンオン
    され、またパス電圧がプログラム電圧より低くしかも電
    源電圧より高いことを特徴とするプログラム方法。
  12. 【請求項１２】各フローティングゲートＭＯＳトランジ
    スタはデプレッションモードのＮ−チャンネルフローテ
    ィングゲートＭＯＳトランジスタであり、第１ＭＯＳト
    ランジスタはエンハンスメントモードのＮ−チャンネル
    ＭＯＳトランジスタであることを特徴とする請求項(11)
    記載のプログラム方法。
  13. 【請求項１３】選択されなかったビツトラインに第１ト
    ランジスタの所定のしきい電圧と等しく且つ電源電圧よ
    り低い消去防止電圧が印加されることを特徴とする請求
    項(11)〜請求項(12)いずれか記載のプログラム方法。
  14. 【請求項１４】選択されたワードラインと基準電源線と
    の間の選択されなかったワードラインに電源電圧を印加
    すると共に基準電源線をフローティングする段階を含む
    ことを特徴とする請求項(11)〜請求項(13)いずれか記載
    のプログラム方法。
  15. 【請求項１５】電源電圧は５ボルトであり、基準電源電
    圧は接地状態であることを特徴とする請求項(11)〜請求
    項(14)いずれか記載のプログラム方法。
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