JPH07212199A - 任意パルス発生装置 - Google Patents

Abstract

(57)【要約】 【構成】 情報監視回路１とレベル情報制御回路２が初
期状態のとき、アドレス１０，１１がメモリ３の最初の
インターバル情報として記憶される。ゲート・オン／オ
フ信号７は、高速クロック６が制御回路２に接続される
ようにハイレベル状態から開始する。メモリ出力信号１
２には、最初のインターバル情報Ｉ１が出力され、これ
をインターバル情報監視回路１にセットするようにレベ
ル情報制御回路２がインターバル情報セット信号８を出
力する。監視回路１内でカウントアップすると、アドレ
ス１１が変化し、記憶しているアドレスを示すようにな
る。制御回路２は、信号７をローレベルにし、メモリ出
力信号１２には、Ｌ１，Ｌ２レベル情報が出力されてい
るデータを、基準クロック５を用いて、リタイミング回
路４にて波形整形を行ない、タイミング波形１３を出力
する。 【効果】周期が長く、変化が少ない場合、大幅なメモリ
容量の削減ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は任意パルス発生装置に関
し、特にメモリを使用したディジタル波形発生装置に関
する。

【０００２】

【従来の技術】図６は従来の任意パルス発生装置の一例
を示すブロック図である。基準クロック５の数を、カウ
ンタ２１にて数え、カウンタ出力信号２３をメモリ３の
アドレス部に接続する。メモリ３にはすでに各波形情報
が記憶されているので、アドレス変化により、メモリ出
力信号１２が出力される。

【０００３】次に、メモリ出力信号１２をフリップフロ
ップ２２の入力部と接続し、基準クロック５にて波形整
形を行い、タイミング波形を発生させている。

【０００４】また、特開平４−２１２５１６号公報に記
載された装置は、パルス間隔を記憶するパルス間隔記憶
部と、パルス幅を記憶するパルス幅記憶部と、パルス振
幅を記憶するパルス振幅記憶部とを備え、基準パルス生
成部の基準クロックを受け、パルス間隔検出信号を出力
するパルス間隔検出部と、パルス幅検出信号を出力する
パルス幅コンパレータと、パルス幅記憶部の出力データ
をアナログ電圧に変換するＡ／Ｄ変換部とで、パルス間
隔、パルス幅、パルス振幅が各々任意のパルスを発生す
る。

【０００５】さらに、特開昭６１−１２７２２２号公報
記載の装置は、パルス幅、パルス間隔を決めるカウンタ
の代わりにメモリ回路を用いて、メモリ回路の各ビット
が各出力パルスに対応するように設定し、メモリ回路の
時間軸に対応するアドレスを一定時間で走査すること
で、数種類の出力パルスを得ている。

【０００６】

【発明が解決しようとする課題】従来の任意パルス発生
装置では、発生させようとする波形によって、次に示す
式によって求められる値以上のメモリ容量が必要であっ
た。

【０００７】 ａ−−−発生させようとする波形の信号本数 ｂ−−−発生させようとする波形の中で最長の信号周期
長 基準クロックの１サイクルを１とする ｃ−−−最低必要なメモリの容量（１単位を１ビットと
する） とした場合、ｃ＝ａ×ｂ。

【０００８】発生させようとした波形があまり変化しな
いものであったとしても、上記の式のａおよびｂが同一
条件であれば、従来の任意パルス発生装置では、メモリ
容量を削減することができない。

【０００９】また、特開平４−２１２５１６号公報およ
び特開昭６１−１２７２２２号公報記載の装置では、メ
モリの制御回路が複雑である。

【００１０】

【課題を解決するための手段】本発明による任意パルス
発生装置は、メモリとディジタル回路とで構成される波
形発生装置であって、波形がハイレベルであるかローレ
ベルであるかのレベル情報および前記波形がハイレベル
またはローレベルを保持している時間を示すインターバ
ル情報を記憶するメモリ部と、前記メモリ部からレベル
情報およびインターバル情報を取り出す回路と、前記レ
ベル情報にしたがいデータをセットする回路と、前記イ
ンターバル情報にしたがい波形が変化しない時間は、メ
モリへのアクセス動作を停止する回路とを有することを
特徴とする。

【００１１】

【実施例】次に、本発明の実施例について図１〜５を参
照して説明する。本実施例は、発生させようとする波形
の信号本数を２本とした場合である。発生させる２本の
信号ＡおよびＢの波形を図２に示す。

【００１２】信号ＡおよびＢがともに変化しない時間の
長さと、基準クロックの１サイクルを１組として、デー
タを作成する。このデータをインターバル情報とした場
合、信号ＡおよびＢにおいては、Ｉ１，Ｉ２，Ｉ３，Ｉ
４，Ｉ５とする。

【００１３】インターバル情報毎に、その時の信号Ａお
よびＢがハイレベルまたはローレベルを示すかをデータ
として作成する。このときのレベをレベルル情報とした
場合、信号ＡにおいてはＬ１，Ｈ１，Ｈ３，Ｌ４，Ｈ５
となり、信号ＢにおいてはＬ２，Ｈ２，Ｌ３，Ｌ５，Ｈ
５となる。

【００１４】このように作成したインターバル情報およ
びレベル情報をメモリにどのように書き込んでいくかを
図３に示す。

【００１５】スタートのインターバル情報Ｉ１を０００
Ｈに書き込む。次のアドレスはスタート時のインターバ
ル情報時のレベル情報Ｌ１，Ｌ２を書き込む。次のアド
レスは２番目のインターバル情報Ｉ２を書き込み、次に
２番目のインターバル情報時のレベル情報Ｈ１，Ｈ２を
書き込む。このように順番にインターバル情報およびレ
ベル情報をメモリに書き込ませる。

【００１６】次に、信号ＡおよびＢの波形情報を記憶し
たメモリから、どのような方法で、データを取り出し、
信号ＡおよびＢを作り出すか図１を用いて説明する。

【００１７】メモリから「インターバル情報」および
「レベル情報」を基準クロック５の１サイクル中に取り
出すため、高速クロック６を使用する必要がある。高速
クロック６の周波数の選定は基準クロック５の１サイク
ル中に何回メモリをアクセスすれば、インターバル情
報、レベル情報を取り出すことができるかによって決定
する。本実施例では、高速クロックの周波数は、基準ク
ロック５の２倍以上必要になる。

【００１８】次に、本実施例にてどのような状態から動
作が開始するかを説明する。インターバル情報監視回路
１およびレベル情報制御回路２が初期状態のとき、アド
レス１０および１１がメモリ３の最初のインターバル情
報として記憶され、図３の００００Ｈに示すようにな
る。ゲート・オン／オフ信号７は、高速クロック６がレ
ベル情報制御回路２に接続されるようにハイレベル状態
から開始する。

【００１９】まず、メモリ出力信号１２には、最初のイ
ンターバル情報Ｉ１が出力される。これをインターバル
情報監視回路１にセットするようにレベル情報制御回路
２がインターバル情報セット信号８を出力する。インタ
ーバル情報監視回路１内でカウントアップすると、アド
レス１１が変化し、レベル情報Ｌ１，Ｌ２が記憶してい
るアドレスを示すようになる。

【００２０】その後、レベル情報制御回路２は、ゲート
・オン／オフ信号７をローレベルにし、メモリ出力信号
１２には、Ｌ１，Ｌ２レベル情報が出力されているデー
タを、基準クロック５を用いて、リタイミング回路４に
て波形整形を行ない、タイミング波形１３を出力する。

【００２１】次に、インターバル情報監視回路１が最初
のインターバル情報の時間が過ぎたかどうかをオール０
検出信号９にて検出し、時間が経過した場合には、イン
ターバル情報監視回路１内で１だけカウントアップし、
さらにレベル情報制御回路２がゲート・オン／オフ信号
７をオン状態になるように動作する。この時、アドレス
１０および１１はＩ２のインターバル情報を記憶してい
るアドレスを示す。

【００２２】このような動作を繰り返し、タイミング波
形１３に信号ＡおよびＢを発生させることができる。

【００２３】以上、波形の本数を２本とした場合を例に
して説明したが、波形の本数が増えた時も、メモリへの
データ書き込みの手順を変更するだけで、実施例の回路
で実現できる。例として、出力するメモリの本数を増し
た場合の手順を説明する。波形の本数が８本までの時
は、図４のようにレベル情報を書き込み、本実施例と同
様に実現できる。

【００２４】また、波形の本数が２４本までの時は、図
５のようにレベル情報を書き込む。この時、本実施例の
回路のアドレス１０および１１を制御する本数を変更す
るだけで、本実施例の回路で実現できる。

【００２５】波形の本数が２５本以上の時も、２４本ま
での時と同様に、アドレス１０および１１の制御本数を
変更するだけで実施できる。

【００２６】

【発明の効果】上説明したように、本発明においては、
発生させようとする信号の周期が長く、信号の変化が少
ない場合、大幅なメモリ容量の削減ができる。例えば、
発生させようとする波形の信号本数８本、信号の周期長
が最大１０２４サイクル、信号の変化が４点の場合で、
条件が良い場合、メモリ容量が従来の方法では８１９２
ビットであったものが、本実施例では６４ビットとな
る。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本実施例における波形情報の取り出しを説明す
る図である。

【図３】本実施例において２本のデータのメモリ書き込
みを説明する図である。

【図４】本実施例において８本のデータのメモリ書き込
みを説明する図である。

【図５】本実施例において２４本のデータのメモリ書き
込みを説明する図である。

【図６】従来例のブロック図である。

【符号の説明】

１ インターバル情報監視回路 ２ レベル情報制御回路 ３ メモリ ４ リタイミング回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリとディジタル回路とで構成される
   波形発生装置において、 波形がハイレベルであるかローレベルであるかのレベル
   情報および前記波形がハイレベルまたはローレベルを保
   持している時間を示すインターバル情報を記憶するメモ
   リ部と、 前記メモリ部からレベル情報およびインターバル情報を
   取り出す回路と、 前記レベル情報にしたがいデータをセットする回路と、 前記インターバル情報にしたがい波形が変化しない時間
   は、メモリへのアクセス動作を停止する回路とを有する
   ことを特徴とする任意パルス発生装置。