JPH0474736B2 - - Google Patents
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- Publication number
- JPH0474736B2 JPH0474736B2 JP57195491A JP19549182A JPH0474736B2 JP H0474736 B2 JPH0474736 B2 JP H0474736B2 JP 57195491 A JP57195491 A JP 57195491A JP 19549182 A JP19549182 A JP 19549182A JP H0474736 B2 JPH0474736 B2 JP H0474736B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- signal
- flip
- digit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はタイミング発生回路、特に、メモリを
はじめ各種情報処理装置に使用されるタイミング
発生回路に関する。
はじめ各種情報処理装置に使用されるタイミング
発生回路に関する。
一般に、ハードウエアとソフトウエアとを問わ
ず資源の汎用化が産業上有益なことは明らかであ
るが、近年の集積回路技術の進展、装置の高性能
化および仕様の多様化に伴いタイミング発生回路
の汎用化は重要な技術的課題になつてきた。
ず資源の汎用化が産業上有益なことは明らかであ
るが、近年の集積回路技術の進展、装置の高性能
化および仕様の多様化に伴いタイミング発生回路
の汎用化は重要な技術的課題になつてきた。
すなわち、多相タイミング信号を必要とする情
報処理装置においても、タイミング発生回路の高
集積化により、同一機種内または同一仕様下での
使用個数は減少してくるため、異機種間または異
なる仕様下での共通的使用が必須になつてくる。
報処理装置においても、タイミング発生回路の高
集積化により、同一機種内または同一仕様下での
使用個数は減少してくるため、異機種間または異
なる仕様下での共通的使用が必須になつてくる。
この場合に、機種の相違によるインタフエース
やクロツク速度の相違とタイミング信号供給先回
路の仕様の相違、さらには回路動作の高速化傾向
により、共通的使用におけるタイミング信号の変
更もしくは調整手段が、従来に倍増して困難とな
る傾向にある。
やクロツク速度の相違とタイミング信号供給先回
路の仕様の相違、さらには回路動作の高速化傾向
により、共通的使用におけるタイミング信号の変
更もしくは調整手段が、従来に倍増して困難とな
る傾向にある。
従来のこの種のタイミング発生回路は、起動信
号を入力として外部から与えられるクロツクをカ
ウントして出力信号を発生するカウンタと、該カ
ウンタの出力を入力として論理演算を行なう論理
回路と、前記カウンタあるいは前記論理回路の出
力が前記クロツクに同期したパルスによりセツト
されるフリツプフロツプとで構成され、前記論理
回路や前記フリツプフロツプの出力としてタイミ
ング信号を得ている。
号を入力として外部から与えられるクロツクをカ
ウントして出力信号を発生するカウンタと、該カ
ウンタの出力を入力として論理演算を行なう論理
回路と、前記カウンタあるいは前記論理回路の出
力が前記クロツクに同期したパルスによりセツト
されるフリツプフロツプとで構成され、前記論理
回路や前記フリツプフロツプの出力としてタイミ
ング信号を得ている。
このような従来構成においては、カウンタや論
理回路とフリツプフロツプとの間は印刷配線等の
導体により接続しているため、タイミング信号の
設定の変更が困難であり、汎用性に欠ける欠点が
あつた。
理回路とフリツプフロツプとの間は印刷配線等の
導体により接続しているため、タイミング信号の
設定の変更が困難であり、汎用性に欠ける欠点が
あつた。
本発明の目的は汎用性のあるタイミング発生回
路を提供することにある。
路を提供することにある。
本発明のタイミング発生回路は、外部から供給
される起動信号によりセツトされる保持手段と、 該保持手段がセツト状態の間にクロツクを計数
する計数手段と、 各々が複数桁からなる複数番地を有しかつ前記
計数手段における計数値および外部から供給され
る動作指定信号により定まる番地から前記桁の内
容が読み出される記憶手段と、 該各桁の内容と前記クロツクに同期したパルス
とに基づいて前記記憶手段における桁位置ごとに
タイミングパルスを生成するタイミング生成手段 とを設けたことを特徴とする。
される起動信号によりセツトされる保持手段と、 該保持手段がセツト状態の間にクロツクを計数
する計数手段と、 各々が複数桁からなる複数番地を有しかつ前記
計数手段における計数値および外部から供給され
る動作指定信号により定まる番地から前記桁の内
容が読み出される記憶手段と、 該各桁の内容と前記クロツクに同期したパルス
とに基づいて前記記憶手段における桁位置ごとに
タイミングパルスを生成するタイミング生成手段 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の第１の実施例をブロツク図で示す第１
図において、本実施例は２個のフリツプフロツプ
１および５と、２ビツトのカウンタ２と、読出し
専用メモリ（ROM）３と、フリツプフロツプ群
４と、２個の論理積回路６および７とから構成さ
れ、記憶装置（図は省略）に対するタイミングパ
ルスを生成するタイミング発生回路である。
ROM３は８（番地）×７（桁／番地）構成になつ
ている。
図において、本実施例は２個のフリツプフロツプ
１および５と、２ビツトのカウンタ２と、読出し
専用メモリ（ROM）３と、フリツプフロツプ群
４と、２個の論理積回路６および７とから構成さ
れ、記憶装置（図は省略）に対するタイミングパ
ルスを生成するタイミング発生回路である。
ROM３は８（番地）×７（桁／番地）構成になつ
ている。
外部から与えられる起動信号STAがフリツプ
フロツプ１を“１”にセツトし、この結果により
論理積回路７はクロツクCLKを受入れてカウン
タ２に供給するようになる。カウンタ２はフリツ
プフロツプ１が“１”のセツト状態にある間はク
ロツクCLKを計数し、計数値をROM３に常時出
力する。
フロツプ１を“１”にセツトし、この結果により
論理積回路７はクロツクCLKを受入れてカウン
タ２に供給するようになる。カウンタ２はフリツ
プフロツプ１が“１”のセツト状態にある間はク
ロツクCLKを計数し、計数値をROM３に常時出
力する。
一方、記憶装置に対して外部から与えられる動
作指定信号RWCが、論理積回路６に対しても供
給され、前記起動信号STAとの論理積がとられ
る。フリツプフロツプ５はこの論理積結果に応答
して、“０”または“１”にセツトされ、フリツ
プフロツプ５の出力はカウンタ２の計数値ととも
にROM３に対するアクセスアドレスビツトを形
成（フリツプフロツプ５の出力が最上位ビツト）
する。
作指定信号RWCが、論理積回路６に対しても供
給され、前記起動信号STAとの論理積がとられ
る。フリツプフロツプ５はこの論理積結果に応答
して、“０”または“１”にセツトされ、フリツ
プフロツプ５の出力はカウンタ２の計数値ととも
にROM３に対するアクセスアドレスビツトを形
成（フリツプフロツプ５の出力が最上位ビツト）
する。
フリツプフロツプ１の出力はまた、チツプイネ
ーブル信号CENとして使用されるようにROM３
に供給されているため、フリツプフロツプ１が
“１”状態にセツトされている間は、ROM３が
クロツクCLKに同期して、順次番地を繰上げな
がらアクセスされ、ROM出力ROOが読み出され
てくる。
ーブル信号CENとして使用されるようにROM３
に供給されているため、フリツプフロツプ１が
“１”状態にセツトされている間は、ROM３が
クロツクCLKに同期して、順次番地を繰上げな
がらアクセスされ、ROM出力ROOが読み出され
てくる。
このROM出力ROOのうちの桁内容BIT０〜
BIT５は、クロツクCLKに同期しかつ位相のズ
レた３個の遅延クロツク（外部から供給される）
DC０，DC１およびDC２とともに、フリツプフ
ロツプ群４において記憶装置に供給されるべきタ
イミングパルスを各桁ごとに生成する。
BIT５は、クロツクCLKに同期しかつ位相のズ
レた３個の遅延クロツク（外部から供給される）
DC０，DC１およびDC２とともに、フリツプフ
ロツプ群４において記憶装置に供給されるべきタ
イミングパルスを各桁ごとに生成する。
これらのタイミングパルス信号は、記憶装置を
構成するメモリICの同じ端子に時分割供給され
る第１アドレス信号と第２アドレス信号を切り替
えるためのアドレス切替え信号ADR，第１アド
レス信号をストローブするためのロウアドレスス
トローブ信号RAS，第２アドレス信号をストロ
ーブするためのコラムアドレスストローブ信号
CAS，メモリICから読み出される読出しデータ
をストローブするためのリードデータストローブ
信号RDS，記憶装置に供給される書込みデータ
をセツトするためのライトデータストローブ信号
WDSおよびメモリICへの書込みデータを有効化
するためのライトイネーブル信号WEN等であ
る。
構成するメモリICの同じ端子に時分割供給され
る第１アドレス信号と第２アドレス信号を切り替
えるためのアドレス切替え信号ADR，第１アド
レス信号をストローブするためのロウアドレスス
トローブ信号RAS，第２アドレス信号をストロ
ーブするためのコラムアドレスストローブ信号
CAS，メモリICから読み出される読出しデータ
をストローブするためのリードデータストローブ
信号RDS，記憶装置に供給される書込みデータ
をセツトするためのライトデータストローブ信号
WDSおよびメモリICへの書込みデータを有効化
するためのライトイネーブル信号WEN等であ
る。
なお、ROMの出力ROOのうちの桁内容BIT６
はフリツプフロツプ１，５およびびカウンタ２に
対するリセツト信号RSTとして使用される。
はフリツプフロツプ１，５およびびカウンタ２に
対するリセツト信号RSTとして使用される。
第２図は第１図におけるフリツプフロツプ群４
の詳細回路図を示し、フリツプフロツプ群４は９
個のＤ型フリツプフロツプ１２，１３，１４，２
０，２１，２２，２３，２４および２５から構成
されている。桁内容BIT２，BIT３およびBIT４
はそれぞれＤ型フリツプフロツプ１２，１３およ
び１４において、遅延クロツクDC２により遅延
させられたあとで、それぞれ（遅延ROM出力
ROD）がＤ型フリツプフロツプ２２，２３およ
び２４に入力され、残りの桁内容BIT０，BIT１
およびBIT５はＤ型フリツプフロツプ２０，２１
および２５に直接入力される。
の詳細回路図を示し、フリツプフロツプ群４は９
個のＤ型フリツプフロツプ１２，１３，１４，２
０，２１，２２，２３，２４および２５から構成
されている。桁内容BIT２，BIT３およびBIT４
はそれぞれＤ型フリツプフロツプ１２，１３およ
び１４において、遅延クロツクDC２により遅延
させられたあとで、それぞれ（遅延ROM出力
ROD）がＤ型フリツプフロツプ２２，２３およ
び２４に入力され、残りの桁内容BIT０，BIT１
およびBIT５はＤ型フリツプフロツプ２０，２１
および２５に直接入力される。
Ｄ型フリツプフロツプ２０は遅延クロツクDC
１，Ｄ型フリツプフロツプ２１および２５は遅延
クロツクDC２，そしてＤ型フリツプフロツプ２
２，２３および２４は遅延クロツクDC０にそれ
ぞれ応答してそれぞれの入力を出力し、タイミン
グ信号を生成している。すなわち、桁内容BIT０
〜BIT５の二値情報をタイミングパルス波形の高
低に対応させ、その出力のタイミングを遅延クロ
ツクDC０，DC１およびDC２により定めること
により、波形生成操作を行なつている。
１，Ｄ型フリツプフロツプ２１および２５は遅延
クロツクDC２，そしてＤ型フリツプフロツプ２
２，２３および２４は遅延クロツクDC０にそれ
ぞれ応答してそれぞれの入力を出力し、タイミン
グ信号を生成している。すなわち、桁内容BIT０
〜BIT５の二値情報をタイミングパルス波形の高
低に対応させ、その出力のタイミングを遅延クロ
ツクDC０，DC１およびDC２により定めること
により、波形生成操作を行なつている。
第３図は第１図におけるROM３に予め書き込
まれているデータを示し、第４図はROM３が第
３図に示すようなデータを格納しているときの波
形図を示す。ROM３出力が“１”である間、
ROOまたはROD出力が各クロツクによりセツト
されて、各タイミング信号が出力され、第４図に
示すタイミング出力が得られる。動作指定信号
RWCが読出し動作を指定しているときには、第
４図におけるライトイストローブ信号WDSのラ
イトイネーブル信号WENは出力されず、また、
動作指定信号RWCが書込み動作を指定するとき
には、第４図におけるリードストローブ信号
RDSは出力されない。
まれているデータを示し、第４図はROM３が第
３図に示すようなデータを格納しているときの波
形図を示す。ROM３出力が“１”である間、
ROOまたはROD出力が各クロツクによりセツト
されて、各タイミング信号が出力され、第４図に
示すタイミング出力が得られる。動作指定信号
RWCが読出し動作を指定しているときには、第
４図におけるライトイストローブ信号WDSのラ
イトイネーブル信号WENは出力されず、また、
動作指定信号RWCが書込み動作を指定するとき
には、第４図におけるリードストローブ信号
RDSは出力されない。
第５図は第１図に示した第１の実施例におい
て、フリツプフロツプ群４のみの構成を変更した
第２の実施例におけるフリツプフロツプ群４の詳
細回路図を示し、この場合のフリツプフロツプ群
４は３個のＤ型フリツプフロツプ３２，３３およ
び３４と、６個のJKフリツプフロツプ４０〜４
５とから構成されていて、ROM３出力が“１”
となると、ROO出力またはROD出力により、各
タイミング信号が反転する。
て、フリツプフロツプ群４のみの構成を変更した
第２の実施例におけるフリツプフロツプ群４の詳
細回路図を示し、この場合のフリツプフロツプ群
４は３個のＤ型フリツプフロツプ３２，３３およ
び３４と、６個のJKフリツプフロツプ４０〜４
５とから構成されていて、ROM３出力が“１”
となると、ROO出力またはROD出力により、各
タイミング信号が反転する。
第６図は第５図に示した第２の実施例により、
第４図に示したのと同じタイミング信号を生成す
るために、ROM３に予め書き込むべきデータを
示す。
第４図に示したのと同じタイミング信号を生成す
るために、ROM３に予め書き込むべきデータを
示す。
第１の実施列および第２の実施例の効果は、記
憶装置に対する動作指定信号RWCをROM３に対
するアクセスアドレスビツトの一部としているた
め、同一ハードウエアにおいて異なるタイミング
信号を得ることができることである。
憶装置に対する動作指定信号RWCをROM３に対
するアクセスアドレスビツトの一部としているた
め、同一ハードウエアにおいて異なるタイミング
信号を得ることができることである。
第７図は第１図に示した第１の実施例におい
て、フリツプフロツプ群４のみの回路構成を変更
しかつ該変更したフリツプフロツプ群４と、第１
図におけるフリツプフロツプ１および５と、カウ
ンタ２と、、論理積回路６および７とを同一基板
の集積回路に含ませるようにした第３の実施例に
おけるフリツプフロツプ群４の詳細回路図を示
す。この場合のフリツプフロツプ群４は12個のＤ
型フリツプフロツプ５０〜５５および７０〜７５
と、６個の選択回路６０〜６５とで構成されてい
る。
て、フリツプフロツプ群４のみの回路構成を変更
しかつ該変更したフリツプフロツプ群４と、第１
図におけるフリツプフロツプ１および５と、カウ
ンタ２と、、論理積回路６および７とを同一基板
の集積回路に含ませるようにした第３の実施例に
おけるフリツプフロツプ群４の詳細回路図を示
す。この場合のフリツプフロツプ群４は12個のＤ
型フリツプフロツプ５０〜５５および７０〜７５
と、６個の選択回路６０〜６５とで構成されてい
る。
Ｄ型フリツプフロツプ５０〜５５はそれぞれ桁
内容BIT０〜BIT５を遅延クロツクDC２に同期
して遅延させ、選択回路６０〜６５はそれぞれ桁
内容BIT０〜BBIT５からＤ型フリツプフロツプ
５０〜５５の出力かを外部から供給される二値情
報により選択する。Ｄ型フリツプフロツプ７０は
遅延クロツクDC１，Ｄ型フリツプフロツプ７１
および７５は遅延クロツクDC２およびＤ型フリ
ツプフロツプ７２，７３および７４は遅延クロツ
クDC０にそれぞれ応答してそれぞれの入力（選
択回路７０〜７５の出力）を出力し、タイミング
信号を発生している。
内容BIT０〜BIT５を遅延クロツクDC２に同期
して遅延させ、選択回路６０〜６５はそれぞれ桁
内容BIT０〜BBIT５からＤ型フリツプフロツプ
５０〜５５の出力かを外部から供給される二値情
報により選択する。Ｄ型フリツプフロツプ７０は
遅延クロツクDC１，Ｄ型フリツプフロツプ７１
および７５は遅延クロツクDC２およびＤ型フリ
ツプフロツプ７２，７３および７４は遅延クロツ
クDC０にそれぞれ応答してそれぞれの入力（選
択回路７０〜７５の出力）を出力し、タイミング
信号を発生している。
第８図は第７図に示した第３の実施例におい
て、Ｄ型フリツプフロツプ７０〜７５のみをJK
フリツプフロツプ１００〜１０５に変更し、その
他は第３の実施例と同様な構成にした第４の実施
例おけるフリツプフロツプ群４の詳細回路図を示
す。
て、Ｄ型フリツプフロツプ７０〜７５のみをJK
フリツプフロツプ１００〜１０５に変更し、その
他は第３の実施例と同様な構成にした第４の実施
例おけるフリツプフロツプ群４の詳細回路図を示
す。
第３の実施列および第４の実施例の第１の効果
は、前述の第１の実施例および第２の実施例の効
果と同様である。
は、前述の第１の実施例および第２の実施例の効
果と同様である。
第３の実施例および第４の実施例の第２の効果
は、すべての桁ごとにROM出力ROOを遅延させ
る回路と選択回路とを設けることにより、外部端
子によりタイミング信号生成用パルスの選択幅を
拡げることができるようになるため、タイミング
信号発生用回路が集積化されても汎用性を失わな
いことである。
は、すべての桁ごとにROM出力ROOを遅延させ
る回路と選択回路とを設けることにより、外部端
子によりタイミング信号生成用パルスの選択幅を
拡げることができるようになるため、タイミング
信号発生用回路が集積化されても汎用性を失わな
いことである。
本発明の効果は、以上のような構成の採用によ
り、記憶手段に予め書き込んでおくべきデータを
変更するとともに、遅延クロツクを調整し直すこ
とにより、発生するタイミング信号を広範囲に変
更することができるようになるため、タイミング
信号の設定変更が容易で汎用性のあるタイミグ発
生回路を提供することができることである。
り、記憶手段に予め書き込んでおくべきデータを
変更するとともに、遅延クロツクを調整し直すこ
とにより、発生するタイミング信号を広範囲に変
更することができるようになるため、タイミング
信号の設定変更が容易で汎用性のあるタイミグ発
生回路を提供することができることである。
さらに、動作指定信号をカウンタ出力と共に
ROM等記憶手段のアドレス指定に使用する構成
としたため、複数種類の動作姿態に対して汎用性
のあるタイミングを発生できる。
ROM等記憶手段のアドレス指定に使用する構成
としたため、複数種類の動作姿態に対して汎用性
のあるタイミングを発生できる。
第１図と第２図とは第１の実施例、第３図と第
４図とは第１の実施例の動作を説明するための
図、第５図は第２の実施例、第６図は第２の実施
例の動作を説明するための図、第７図は第３の実
施例および第８図は第４の実施例をそれぞれ示
す。 １，５……フリツプフロツプ、２……カウン
タ、３……読出し専用メモリROM、４……フリ
ツプフロツプ群、６，７……論理積回路、１２，
１３，１４，２０〜２５，３２，３３，３４，５
０〜５５，７０〜７５，８０〜８５……Ｄ型フリ
ツプフロツプ、４０〜４５，１００〜１０５……
JKフリツプフロツプ、６０〜６５，９０〜９５
……選択回路、CLK……クロツク、DC０，DC
１，DC２……遅延クロツク、RWC……動作指定
信号、STA……起動信号、CEN……チツプイネ
ーブル信号、RST……リセツト信号、ROO……
ROM出力、ROD……遅延ROM出力、BIT０〜
BIT６……桁内容、RAS……ロウアドレススト
ローブ信号、ADR……アドレス切替信号、CAS
………コラムアドレスストローブ信号、RDS…
…リードストローブ信号、WDS……ライトスト
ローブ信号、WEN……ライトイネーブル信号。
４図とは第１の実施例の動作を説明するための
図、第５図は第２の実施例、第６図は第２の実施
例の動作を説明するための図、第７図は第３の実
施例および第８図は第４の実施例をそれぞれ示
す。 １，５……フリツプフロツプ、２……カウン
タ、３……読出し専用メモリROM、４……フリ
ツプフロツプ群、６，７……論理積回路、１２，
１３，１４，２０〜２５，３２，３３，３４，５
０〜５５，７０〜７５，８０〜８５……Ｄ型フリ
ツプフロツプ、４０〜４５，１００〜１０５……
JKフリツプフロツプ、６０〜６５，９０〜９５
……選択回路、CLK……クロツク、DC０，DC
１，DC２……遅延クロツク、RWC……動作指定
信号、STA……起動信号、CEN……チツプイネ
ーブル信号、RST……リセツト信号、ROO……
ROM出力、ROD……遅延ROM出力、BIT０〜
BIT６……桁内容、RAS……ロウアドレススト
ローブ信号、ADR……アドレス切替信号、CAS
………コラムアドレスストローブ信号、RDS…
…リードストローブ信号、WDS……ライトスト
ローブ信号、WEN……ライトイネーブル信号。
Claims (1)
- 【特許請求の範囲】 １ 外部から供給される起動信号によりセツトさ
れる保持手段と、 該保持手段がセツト状態の間にクロツクを計数
する計数手段と、 各々複数桁からなる複数番地を有しかつ前記計
数手段における計数値および外部から供給される
動作指定信号により定まる番地から前記桁の内容
が読み出される記憶手段と、 該各桁の内容と前記クロツクに同期したパルス
とに基づいて、指定された動作時間内で前記記憶
手段の動作指定信号と前記計数手段とにより指定
される記憶内容を読み出し、各桁ごとに前記記憶
内容により指定される時間だけ情報を保存してタ
イミング信号を発生するタイミング保持手段とを
設けたことを特徴とするタイミング発生回路。 ２ 前記タイミング保持手段を、前記各桁の内容
を遅延させる前記各桁ごとの遅延回路と、外部か
ら供給される信号により前記各桁の内容または該
各桁の内容に対応する前記遅延回路の出力を選択
出力する選択回路と前記クロツクに同期したパル
スに応答して前記選択回路の出力を前記タイミン
グパルスとして出力するフリツプフロツプとで構
成したことを特徴とする請求項１記載のタイミン
グ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195491A JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195491A JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985527A JPS5985527A (ja) | 1984-05-17 |
| JPH0474736B2 true JPH0474736B2 (ja) | 1992-11-27 |
Family
ID=16341966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195491A Granted JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985527A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621234B2 (ja) * | 1987-10-14 | 1997-06-18 | ヤマハ株式会社 | 電子楽器の制御信号発生装置 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157134U (ja) * | 1974-06-14 | 1975-12-26 | ||
| JPS5390834A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Lsi logic circuit containig timing pulse switching circuit |
| JPS5668813A (en) * | 1979-11-09 | 1981-06-09 | Hitachi Ltd | Timing formation circuit |
| JPS6014368B2 (ja) * | 1980-07-28 | 1985-04-12 | 株式会社 ナムコ | 任意波形発生回路 |
| JPS57148231U (ja) * | 1981-03-12 | 1982-09-17 |
-
1982
- 1982-11-08 JP JP57195491A patent/JPS5985527A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5985527A (ja) | 1984-05-17 |
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