JPH0721684A

JPH0721684A - ディジタル信号記録再生装置

Info

Publication number: JPH0721684A
Application number: JP5162126A
Authority: JP
Inventors: Atsuo Ochi; 厚雄越智; Hiroyuki Kaminaka; 浩之上仲; Masaru Higashioji; 賢東陰地
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】８ビットを越えるサンプリングデータを記録
する場合、記録処理回路の処理の単位を８ビットから変
えることなくサンプリングビット数１０ビットの高画質
モードに対応する。【構成】入力信号から所定の同期信号を分離し、８ビ
ットのサンプリングデータを処理する場合に必要な第１
のクロックｆ１を発生させる第１のＰＬＬ回路６と、１
０ビットのサンプリングデータを処理する場合に必要な
第２のクロックｆ２を発生させる第２のＰＬＬ回路７の
出力を記録モードに応じて切り換えるスイッチ８を設
け、８ビット化回路３では前記クロックに基づいて８ビ
ットを越える複数のデータから８ビットのデータ列を構
成するとともに、記録処理回路４の動作周波数を略（１
＋２／８）倍として処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号や音声信号な
どを量子化してディジタルデータの状態で磁気テープに
記録するディジタルＶＴＲなどのディジタル信号記録再
生装置に関するものである。

【０００２】

【従来の技術】ディジタルＶＴＲにおいて、２つのモー
ド、例えば入力のサンプリングビット数を８ビットと１
０ビットとで切り換える場合、２系統の信号処理回路
（８ビット用の処理回路と１０ビット用の処理回路）を
設けるよりも、信号処理部をビット数の多い１０ビット
用に構成することにより回路規模を抑えることが可能に
なる。

【０００３】図６は、１０ビット用に構成されたディジ
タルＶＴＲの記録部を示す簡単なブロック図である。図
６において、６１は入力端子、６２は入力された信号を
８ビットあるいは１０ビットのディジタルデータに変換
するＡＤ変換器、６３は入力信号から所定の同期信号を
分離し信号処理に必要なクロックを発生させるＰＬＬ回
路、６４はＡＤ変換器６２の出力データをＰＬＬ回路６
３から供給されるクロックにより記録に適した信号に変
換する、すなわちＥＣＣ・シャフリング・チャンネル分
割・変調・同期信号の付加等の処理を行う１０ビット用
記録処理回路、６５は複数チャンネルに分割された記録
信号の出力端子である。

【０００４】このように構成されたディジタルＶＴＲに
おいて、２つの記録モード、すなわち入力信号を８ビッ
トでサンプリングして記録する第１のモードと１０ビッ
トでサンプリングして記録する第２のモードがある場合
を考える。記録処理回路６４は１０ビットまで対応可能
に構成されており、入力信号が１０ビットでサンプリン
グされても８ビットでサンプリングされても問題なく所
定の処理が行える。また、ＡＤ変換器６２は第１のモー
ド（８ビットで記録する場合）において、サンプリング
時のビット数を変更しなくても常に１０ビットでサンプ
リングを行い、下位２ビットを使用しなければよい。

【０００５】第１のモードで使用する場合、１０ビット
用記録処理回路６４は処理単位を８ビットに切り換え、
第２のモードで使用する場合、処理単位を１０ビットに
切り換える必要がある。しかし、１０ビット用記録処理
回路６４において行われる処理、すなわちＥＣＣ・シャ
フリング・チャンネル分割などの処理を行うために必要
なＩＣは、現在８ビットのデータに対応しているものが
主流であり、１０ビットのデータに対応しているものは
ほとんどないのが実状である。そのために、１０ビット
用記録処理回路６４を構成するためには、８ビット用の
ＩＣを複数個使用せざるを得ない。

【０００６】

【発明が解決しようとする課題】上記した様に、ディジ
タルＶＴＲにおいて入力信号のサンプリングビット数を
切り換えて２つの記録モードを持つような構成を考えた
場合、サンプリングビット数の多い記録モードに対応し
て記録処理回路を構成する必要がある。そのために、８
ビット用のＥＣＣ・シャフリング・チャンネル分割用Ｉ
Ｃを複数個使用せざるを得ない。すなわち、回路規模が
非常に大きくなってしまうという問題点があった。

【０００７】本発明は上記の問題点を解消し、既存の８
ビット用のＥＣＣ・シャフリング・チャンネル分割用Ｉ
Ｃの使用個数を増加させることなく、８ビットを越える
サンプリングデータを記録するモードを実現することが
可能なディジタル信号記録再生装置を提供することを目
的とする。

【０００８】

【課題を解決するための手段】本発明は上記目的を達す
るため、入力信号をｎビットでサンプリングする第１の
モードと第１のモードと同じサンプリング周波数でかつ
（ｎ＋α）ビットでサンプリングする第２のモードとを
有し、信号の処理単位をｎビットとし、前記第１のモー
ドにおいては第１の周波数ｆ１で動作し、前記第２のモ
ードにおいては前記第１の周波数ｆ１の略（１＋α／
ｎ）倍の第２の周波数ｆ２で動作すると共に複数サンプ
ルのαビットのデータを集めてｎビットのデータ列を構
成し記録および再生時の信号処理を行うように構成され
ている。

【０００９】

【作用】本発明は、上記した構成により、より高画質な
記録を行うために入力におけるサンプリングビット数が
ｎビットから（ｎ＋α）ビットに増加しても、記録処理
回路等での動作周波数を上げることで増加したデータを
処理するための時間を作り出すことが可能となり、記録
処理回路の処理単位をｎビットから増加させることなく
対応することができる。

【００１０】即ち、現在主流となっているビット数用の
ＩＣを複数個使用することなく、高画質モードを備えた
ＶＴＲを提供することができることとなる。

【００１１】

【実施例】以下、本発明によるディジタル信号記録再生
装置の一実施例を図面を参照しながら説明する。図１
は、本発明のディジタル信号の記録再生装置の一実施例
を示す簡単なブロック図である。また（表１）及び（表
２）は、８ビットあるいは１０ビットでサンプリングさ
れた時のサンプリングデータの構成を示す表である。さ
らに、図２は、本実施例のディジタル信号記録再生装置
における信号処理のタミングを示す特性図である。

【００１２】図１において、１は映像信号や音声信号が
入力される入力端子、２は前記アナログ信号を所定の量
子化レベルに変換するＡＤ変換器、３はサンプリングデ
ータを８ビットデータの場合はそのまま出力し、１０ビ
ットデータの場合は８ビットのデータ列に変換する８ビ
ット化回路、４は８ビッット化されたデータに対して誤
り訂正符号の生成、シャフリング、チャンネル分割、同
期信号の付加や変調などの記録に適した処理を行う記録
処理回路、５は複数チャンネルに分割された信号の出力
端子である。

【００１３】６は入力信号から所定の同期信号を分離
し、８ビットのサンプリングデータを処理する場合に必
要な第１のクロックｆ１を発生させる第１のＰＬＬ回
路、７は入力信号から所定の同期信号を分離し、１０ビ
ットのサンプリングデータを処理する場合に必要な第２
のクロックｆ２を発生させる第２のＰＬＬ回路、８は前
記２種類のＰＬＬ回路の出力を記録モードに応じて切り
換えるスイッチである。ここで、第２のクロックｆ２
は、ｆ１の略（１＋８／１０）倍に設定されており、記
録処理回路４は処理単位が８ビットで構成されている。

【００１４】上記したように構成された本実施例のディ
ジタル信号記録再生装置の動作について、（表１）およ
び（表２）に示すサンプリングデータの構成および図２
に示す信号処理のタイミングを参照しながら説明を行
う。

【００１５】

【表１】

【００１６】

【表２】

【００１７】ＡＤ変換器２において８ビットでサンプリ
ングされたデータ構成を表１の（ａ）に示す。１フィル
ード期間における総データの個数をＮ個とし、Ｄ（Ｘ、
７）がＭＳＢ、Ｄ（Ｘ、０）がＬＳＢを示している。た
だし、１≦Ｘ≦Ｎである。

【００１８】また、１０ビットでサンプリングされた場
合のデータ構成は表１の（ｂ）に示すように、総データ
数はＮ個であるが、下位２ビット分のデータ（表１の
（ｂ）において太枠で囲んだ部分）が前記表１の（ａ）
よりも増加することになる。

【００１９】８ビットでサンプリングされたデータは、
８ビット化回路３では特に処理されることなく記録処理
回路４に伝送され、誤り訂正符号の生成、シャフリン
グ、チャンネル分割、同期信号の付加や変調などの記録
に適した処理が行われる。この場合、８ビット化回路３
および記録処理回路４は第１のＰＬＬ回路６から出力さ
れるクロックｆ１によって動作する。

【００２０】この記録モードにおける処理タイミングを
図２に示す。図２において、１０が周波数ｆ１で処理が
行われた時の時刻と処理データ量の関係を示しており、
時刻ｔ２において１フィールド分のデータ処理が終わ
る。

【００２１】次に１０ビットでサンプリングされた場合
を考える。この場合、ＡＤ変換器２から出力されるデー
タは（表１）の（ｂ）に示すように、８ビットでサンプ
リングされた場合に較べて太枠に部分のデータが増加し
ていることになる。そこで、（表１）の（ｂ）の８ビッ
トを越える太枠部分のデータ２ビットづつを集めて新た
に８ビットのデータ列を構成する。新たに８ビット単位
で構成されたデータ構成を（表２）に示す。

【００２２】（表２）において、太枠部分が（表１）の
（ｂ）の太枠部分に対応している。こうした８ビット化
の処理は、第２のＰＬＬ回路７から供給される周波数ｆ
２、すなわち周波数ｆ１に対して略（１＋８／１０）倍
の周波数を有するクロックによって行われる。この時、
処理されるタイミングは図２の９に示すように、時刻ｔ
１までに８ビットでサンプリングされた場合のデータが
処理され、時刻ｔ１からｔ２までの期間で（表２）の太
枠部分のデータが処理されることになり、時刻ｔ２にお
いて１０ビットでサンプリングされたすべてのデータの
処理が終わる。

【００２３】上記したように、１０ビットでサンプリン
グを行った場合でも、８ビット化回路３において１０ビ
ットのデータ列が８ビットのデータ列に変換されるの
で、記録処理回路４は、特に処理単位を８ビットから変
えることなく対応することができ、回路規模の増大につ
ながらない。

【００２４】また、上述の実施例の説明では、サンプリ
ングビット数を８および１０としているが、これ以外で
あってもよい。

【００２５】なお、上述の実施例の説明では、サンプリ
ングビット数が８ビットと１０ビットの２つの記録モー
ドを有するＶＴＲを考えているが、サンプリングビット
数が１０ビットのモードだけを有するＶＴＲであっても
同じ考え方が適用できる。

【００２６】以下、本発明の第２の実施例について図面
を参照しながら説明する。図３および図４は、本発明の
第２の実施例のディジタルＶＴＲにおける８ビットでサ
ンプリングされた場合のテープパターンと１０ビットで
サンプリングされた場合のテープパターンを示す図であ
る。

【００２７】図３において、１１はテープ走行方向を示
す矢印、１２はヘッドの走査方向を示す矢印、１３はテ
ープ、１４は８ビットでサンプリングされた場合のテー
プパターンである。図３のテープパターン１４が示すよ
うに、記録チャンネルは１から４までの４チャンネルで
構成されており、このエリアには、前述した（表１）の
（ａ）のデータが記録される。

【００２８】次に、１０ビットでサンプリングされた場
合のテープパターンを図４に示す。図４において、１４
がサンプリングされたデータの内、８ビット分のデータ
すなわち（表１）の（ａ）に示すデータの記録エリア、
１５が（１０ー８）ビット分のデータすなわち（表２）
に示す太枠で囲まれたデータの記録エリアである。それ
ぞれは、４チャンネルに分割されて記録されている。

【００２９】図４に示すように、８ビット分のデータを
記録するエリアと８ビットを越えるデータを記録するエ
リアをテープ上の異なる位置に設けておくことにより、
８ビットを越えてサンプリングされる任意の記録モード
に対応可能となる。

【００３０】なお、上述の説明において、記録チャンネ
ル数を４としているが、４以外であってもよい。また、
上述の説明において、８ビット分のデータを記録するエ
リアおよび８ビットを越えるデータを記録するエリアと
回転シリンダへのテープの巻き付け角との関係には言及
していないが、回転シリンダの１８０度分に相当するエ
リアが８ビット分のデータが記録されるエリア（すなわ
ち１４のエリア）あるいは８ビットを越えるデータも記
録されるエリア（すなわち１５および１４のエリア）の
いずれであってもよい。また、特に１８０度に限定され
る必要もない。

【００３１】さらに、上述の説明では、８ビットを越え
るデータの記録位置を８ビット分のデータの後ろとして
いるが、前であっても、テープ上の中央であってもよ
い。

【００３２】以下、本発明の第３の実施例について図面
を参照しながら説明する。図５は、本発明の第３の実施
例のディジタルＶＴＲにおけるテープパターンを示す図
である。

【００３３】図５において、１６は１０ビットでサンプ
リングされた場合のテープパターンを示しており、８ビ
ット分のサンプリングデータが記録されるエリア、即
ち、テープパターン１６のエリア１から４までの４チャ
ンネルにさらにエリア５による１チャンネルが付加され
ている。これは、従来４チャンネルであった記録チャン
ネルが（１＋２／８）倍されて５チャンネルとなってい
る。

【００３４】このように、８ビット分のデータを記録す
るチャンネルと８ビットを越えるデータを記録するチャ
ンネルを別々に設けることにより、チャンネル分割され
て処理される部分のみを追加することで、サンプリング
ビット数の増加に簡単に対応することができる。

【００３５】なお、上述の説明では、８ビット分のデー
タを記録するチャンネル数を４チャンネルとしている
が、４以外としてもよい。

【００３６】

【発明の効果】以上のように本発明のディジタル信号記
録再生装置によれば、ｎビットを越えるサンプリングデ
ータを記録する場合、ｎビットを越える複数のデータか
らｎビットのデータ列を構成し、処理回路の動作周波数
を略（１＋α／ｎ）倍することにより、処理回路の処理
の単位をｎビットから変えることなくサンプリングビッ
ト数（ｎ＋α）ビットの高画質モードに対応することが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタル信号記録
再生装置のブロック図

【図２】本実施例のディジタル信号記録再生装置におけ
る処理状況を示す図

【図３】本実施例の第１のモードにおけるテープパター
ンを示す図

【図４】本実施例の第２のモードにおけるテープパター
ンを示す図

【図５】本実施例の第２のモードにおける他のテープパ
ターンを示す図

【図６】従来のディジタル信号記録再生装置の概略を示
す図

【符号の説明】

１入力端子２ＡＤ変換器３８ビット化回路４記録処理回路５出力端子６第１のＰＬＬ回路７第２のＰＬＬ回路８スイッチ９１０ビットモードでの処理タイミング１０８ビットモードでの処理タイミング

Claims

【特許請求の範囲】

【請求項１】入力信号をｎビットでサンプリングする第
１のモードと、前記第１のモードと同じサンプリング周
波数で、かつ（ｎ＋α）ビットでサンプリングする第２
のモードとを有し、それぞれ複数チャンネルに分割して
記録再生を行う装置であって、信号の処理単位はｎビッ
トとし、前記第１のモードにおいては第１の周波数ｆ１
で動作し、前記第２のモードにおいては前記第１の周波
数ｆ１の略（１＋α／ｎ）倍の第２の周波数ｆ２で動作
すると共に、複数のサンプル位置におけるαビットのデ
ータを集めてｎビットのデータ列を構成し記録および再
生時の信号処理を行うことを特徴とするディジタル信号
記録再生装置。
【請求項２】第２のモードにおいて、記録再生チャンネ
ル数を第１のモードと同一とし、所定期間内の各サンプ
ル位置におけるｎビット分のデータの記録エリアとαビ
ット分のデータの記録エリアを時系列的に配置すること
を特徴とする請求項１記載のディジタル信号記録再生装
置。
【請求項３】第２のモードにおいて、記録再生チャンネ
ル数を少なくとも第１のモードに対して（１＋α／ｎ）
倍設け、所定期間内の各サンプル位置におけるｎビット
分のデータとαビット分のデータを同時に記録すること
を特徴とする請求項１記載のディジタル信号記録再生装
置。
【請求項４】入力信号から同期信号を分離し、ｎビット
のサンプリングデータを処理する場合に必要な第１のク
ロックｆ１を発生させる第１のＰＬＬ回路と、（ｎ＋
α）ビットのサンプリングデータを処理する場合に必要
な第２のクロックｆ２を発生させる第２のＰＬＬ回路
と、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路の出
力を記録モードに応じて切り換えるスイッチと、前記ス
イッチで切り換えられたクロックに基づいてｎビットを
越える複数のデータからｎビットのデータ列を構成する
ｎビット化回路と、前記ｎビットのデータ列の信号処理
を行なう処理回路とを備えたことを特徴とするディジタ
ル信号処理装置。