JPH0721758B2 - ラスタ走査ビデオ制御装置において更新プロセスと表示プロセスとの間で表示メモリをプログラム可能に振り分ける装置 - Google Patents
ラスタ走査ビデオ制御装置において更新プロセスと表示プロセスとの間で表示メモリをプログラム可能に振り分ける装置Info
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- JPH0721758B2 JPH0721758B2 JP61315916A JP31591686A JPH0721758B2 JP H0721758 B2 JPH0721758 B2 JP H0721758B2 JP 61315916 A JP61315916 A JP 61315916A JP 31591686 A JP31591686 A JP 31591686A JP H0721758 B2 JPH0721758 B2 JP H0721758B2
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/04—Partial updating of the display screen
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマップ式のアルファニューメリック及
びグラフィックプロセッサもしくはビットマップ式のラ
スタ走査ビデオ制御装置の分野に係り、より詳細には、
このようなラスタ走査ビデオ制御装置のプログラム制御
のもとで多数の処理の間に表示メモリへのアクセスを振
り分ける種々の技術を実施するのに必要な論理及び回路
に係る。本発明は、白／黒又はカラーの高及び低性能CR
Tシステムで、特に、ビデオ表示装置の像を形成及び更
新するために必要に応じて表示メモリをアクセスするこ
とのできるシステムに係る。
びグラフィックプロセッサもしくはビットマップ式のラ
スタ走査ビデオ制御装置の分野に係り、より詳細には、
このようなラスタ走査ビデオ制御装置のプログラム制御
のもとで多数の処理の間に表示メモリへのアクセスを振
り分ける種々の技術を実施するのに必要な論理及び回路
に係る。本発明は、白／黒又はカラーの高及び低性能CR
Tシステムで、特に、ビデオ表示装置の像を形成及び更
新するために必要に応じて表示メモリをアクセスするこ
とのできるシステムに係る。
従来の技術 最近入手できるビデオ表示システムは、典型的に、プロ
セッサと、ビデオ制御装置と、単一の現在スクリーン像
を含む表示メモリと、他のシステムメモリと、ラスタ走
査ビデオ表示装置とを備えている。通常の（定常の）動
作においては、ビデオ制御装置が表示メモリの内容を連
続的に読み出し、この読み出した情報を、アクティブな
表示時間の間にラスタ走査ビームを制御するのに必要な
信号に変換する。又、ビデオ制御装置は、適当な間隔で
水平及び垂直の帰線信号を発生すると共に、帰線中にラ
スタ走査ビームを消去する。
セッサと、ビデオ制御装置と、単一の現在スクリーン像
を含む表示メモリと、他のシステムメモリと、ラスタ走
査ビデオ表示装置とを備えている。通常の（定常の）動
作においては、ビデオ制御装置が表示メモリの内容を連
続的に読み出し、この読み出した情報を、アクティブな
表示時間の間にラスタ走査ビームを制御するのに必要な
信号に変換する。又、ビデオ制御装置は、適当な間隔で
水平及び垂直の帰線信号を発生すると共に、帰線中にラ
スタ走査ビームを消去する。
又、プロセッサは、現在のスクリーン像を変更できるよ
うに表示メモリへアクセスすることができる。このアク
セスは、ビデオ制御装置を「介して」又はそれを「めぐ
る」ように行なわれる。本発明は、前者の形式のシステ
ムに係る。いずれにせよ、表示メモリの使用は、典型的
に、ビデオ像の変更の間にこれが破壊されないように、
更新アクセスと表示アクセスとの間で入念に制御され
る。
うに表示メモリへアクセスすることができる。このアク
セスは、ビデオ制御装置を「介して」又はそれを「めぐ
る」ように行なわれる。本発明は、前者の形式のシステ
ムに係る。いずれにせよ、表示メモリの使用は、典型的
に、ビデオ像の変更の間にこれが破壊されないように、
更新アクセスと表示アクセスとの間で入念に制御され
る。
ビットマップ式の表示システムにおいては、表示メモリ
は、（１）CRTに像を保持する表示プロセスと；（２）
像を更新又は変更する専用のハードウェアエンジン及び
／又は（３）像を更新又は変更するマイクロプロセッサ
の一方又は両方；とによってアクセスされるか或いはこ
れらの間で共有されねばならない。既存のCRT制御装置
は、典型的に、（１）と（２）及び／又は（３）との間
に交互のアクセスを分担し及び／又は帰線又は消去時間
中に（２）及び／又は（３）のアクセスを割り当てるた
めの固定の技術手段を採用している。ほとんどの公知シ
ステムでは、表示プロセスと更新との間での表示メモリ
アクセスの割当がビデオ制御装置の外部で行なわれてい
る。２つの形式のアクセスは、論理回路により、割当が
固定されて変更を受けないように物理的に別々に保持さ
れる。
は、（１）CRTに像を保持する表示プロセスと；（２）
像を更新又は変更する専用のハードウェアエンジン及び
／又は（３）像を更新又は変更するマイクロプロセッサ
の一方又は両方；とによってアクセスされるか或いはこ
れらの間で共有されねばならない。既存のCRT制御装置
は、典型的に、（１）と（２）及び／又は（３）との間
に交互のアクセスを分担し及び／又は帰線又は消去時間
中に（２）及び／又は（３）のアクセスを割り当てるた
めの固定の技術手段を採用している。ほとんどの公知シ
ステムでは、表示プロセスと更新との間での表示メモリ
アクセスの割当がビデオ制御装置の外部で行なわれてい
る。２つの形式のアクセスは、論理回路により、割当が
固定されて変更を受けないように物理的に別々に保持さ
れる。
システムの種々の部分のタイミングに基づいて、表示メ
モリは、ａ）垂直帰線時間中のみ又はｂ）水平及び垂直
帰線時間中、又はｃ）帰線時間及び走査線のアクティブ
な表示時間中の交互のメモリサイクルの間に更新を行な
うように利用できる。然し乍ら、これらのいずれの場合
にも、表示メモリの更新は、典型的に、ビデオ制御装置
の表示アクセスからの干渉がない状態で達成できる速度
よりも低い速度で行なわれる。
モリは、ａ）垂直帰線時間中のみ又はｂ）水平及び垂直
帰線時間中、又はｃ）帰線時間及び走査線のアクティブ
な表示時間中の交互のメモリサイクルの間に更新を行な
うように利用できる。然し乍ら、これらのいずれの場合
にも、表示メモリの更新は、典型的に、ビデオ制御装置
の表示アクセスからの干渉がない状態で達成できる速度
よりも低い速度で行なわれる。
発明の構成 本発明は、種々の分配技術のいずれについても使用目的
の要件に基づいてラスタ走査ビデオ制御装置をプログラ
ムすることのできる機構に係る。
の要件に基づいてラスタ走査ビデオ制御装置をプログラ
ムすることのできる機構に係る。
本発明の目的は、多くの場合に更新及びビデオの動作を
同時に行なえることからラスタ走査表示システムの性能
を改善することである。
同時に行なえることからラスタ走査表示システムの性能
を改善することである。
本発明による改良されたラスタ走査ビデオ制御装置は、
アドレスモジュールと、好ましくは少なくとも１つのデ
ータモジュールとを有するチップセットである。このチ
ップセットは、仮りにBMAPとしても知られているが、こ
のチップセットの命令を発生する外部プロセッサと共に
動作するように設計されている。アドレスモジュールの
主たる機能は、ビデオアドレス及び更新アドレスの両方
を発生することであり、一方、データモジュールは、表
示メモリから読み出されたビデオデータを収集して積分
することである。データモジュールからのデータ出力
は、高速シフトレジスタ及びルック・アップテーブルを
経てラスタ走査表示装置へ送られる。アドレスモジュー
ルの主要部は、同期信号発生器、窓制御器、更新制御器
及びインターフェニス制御器である。又、アドレスモジ
ュールは、ホストシステムから送られた命令に基づいて
表示メモリの内容を更新する機能を有している。従っ
て、ホストシステムは、幾つかの文字又はグラフィック
エレメントを表示メモリに挿入しようとする時に、表示
メモリをアクセスする必要がない。このシステムは、適
当な命令及び／又はデータのみをBMAPに通す。
アドレスモジュールと、好ましくは少なくとも１つのデ
ータモジュールとを有するチップセットである。このチ
ップセットは、仮りにBMAPとしても知られているが、こ
のチップセットの命令を発生する外部プロセッサと共に
動作するように設計されている。アドレスモジュールの
主たる機能は、ビデオアドレス及び更新アドレスの両方
を発生することであり、一方、データモジュールは、表
示メモリから読み出されたビデオデータを収集して積分
することである。データモジュールからのデータ出力
は、高速シフトレジスタ及びルック・アップテーブルを
経てラスタ走査表示装置へ送られる。アドレスモジュー
ルの主要部は、同期信号発生器、窓制御器、更新制御器
及びインターフェニス制御器である。又、アドレスモジ
ュールは、ホストシステムから送られた命令に基づいて
表示メモリの内容を更新する機能を有している。従っ
て、ホストシステムは、幾つかの文字又はグラフィック
エレメントを表示メモリに挿入しようとする時に、表示
メモリをアクセスする必要がない。このシステムは、適
当な命令及び／又はデータのみをBMAPに通す。
本発明のビットマップ式表示システムにおいては、窓制
御器及び更新制御器の各々は、表示メモリ及び他のサブ
システムに対して幾つかの内部及び外部アクセスを行な
うそれ自身の制御論理を有している。実際に、これら
は、互いにリソースを共有する独立したプロセッサとし
て作動する。同時に、ホストプロセッサは、同じリソー
スに対して競合することがある。本発明は、共有リソー
スをこれらユニット間に割り当てる論理サブシステムに
関する。表示システムはリアルタイムで作動するので、
時間の配分は重要なファクタである。
御器及び更新制御器の各々は、表示メモリ及び他のサブ
システムに対して幾つかの内部及び外部アクセスを行な
うそれ自身の制御論理を有している。実際に、これら
は、互いにリソースを共有する独立したプロセッサとし
て作動する。同時に、ホストプロセッサは、同じリソー
スに対して競合することがある。本発明は、共有リソー
スをこれらユニット間に割り当てる論理サブシステムに
関する。表示システムはリアルタイムで作動するので、
時間の配分は重要なファクタである。
リソースの共有機構を最適化するために、リソースは６
つのグループに分割される。リソースは、窓制御器、18
ビット加算器、表示アドレスポート、データポート、ロ
ーカルアドレスポート、及びシステムバスの内部レジス
タである。
つのグループに分割される。リソースは、窓制御器、18
ビット加算器、表示アドレスポート、データポート、ロ
ーカルアドレスポート、及びシステムバスの内部レジス
タである。
表示プロセス、更新エンジン及びホストプロセッサは、
最初に、２つの制御レジスタビットをプログラミングす
ることにより総体的な全優先順位が指定される。実際に
は、更新エンジン及び表示プロセスは、表示メモリに対
して競合するだけでなく、ラスタ走査ビデオ制御装置の
多数の部分についても競合する。これらのリソースは、
表示プロセス（窓制御器）により多数のRR（リソース要
求）ラインを経て要求を受け、更新制御ユニットにより
対応するRG（リソース許可）ラインに許可が出される。
最初に、２つの制御レジスタビットをプログラミングす
ることにより総体的な全優先順位が指定される。実際に
は、更新エンジン及び表示プロセスは、表示メモリに対
して競合するだけでなく、ラスタ走査ビデオ制御装置の
多数の部分についても競合する。これらのリソースは、
表示プロセス（窓制御器）により多数のRR（リソース要
求）ラインを経て要求を受け、更新制御ユニットにより
対応するRG（リソース許可）ラインに許可が出される。
本発明の主たる新規性は、表示プロセスがリソース要求
ラインを解除するようなプログラム可能な論理と、更新
制御器がリソース許可ラインに信号を発生するようにす
る論理とにある。３つの動作モードがハードウェアによ
ってサポートされ、ユーザによってプログラム可能に選
択することができる。これらのモードは、２つの優先順
位ビットの設定と、データ表示バッファがいっぱいにな
ったことを示す信号とに基づいて選択される。第１のモ
ードでは、表示プロセスが優先順位を有し、リソース要
求カウンタは作動しない。各走査線の後のXEND信号のみ
によって表示プロセスがその要求を解除するようにし、
更新プロセスに制御が与えられる。従って、表示メモリ
は、多くの既存の装置の場合のように、走査線中に表示
プロセスに専用とされる。
ラインを解除するようなプログラム可能な論理と、更新
制御器がリソース許可ラインに信号を発生するようにす
る論理とにある。３つの動作モードがハードウェアによ
ってサポートされ、ユーザによってプログラム可能に選
択することができる。これらのモードは、２つの優先順
位ビットの設定と、データ表示バッファがいっぱいにな
ったことを示す信号とに基づいて選択される。第１のモ
ードでは、表示プロセスが優先順位を有し、リソース要
求カウンタは作動しない。各走査線の後のXEND信号のみ
によって表示プロセスがその要求を解除するようにし、
更新プロセスに制御が与えられる。従って、表示メモリ
は、多くの既存の装置の場合のように、走査線中に表示
プロセスに専用とされる。
第２のモードでは、表示プロセス及び更新プロセスが互
いに或るプログラム可能なパーセンテージで或る既存の
装置の場合のようにインターリーブされる。プログラム
可能な４ビットレジスタは、表示プロセスの要求を解除
するまでに表示プロセスが制御をいかに長く維持するか
を制御し、一方、同様のレジスタは、表示プロセスに制
御を許可するまでに更新プロセスがいかに長く制御を保
持するかを制御する。
いに或るプログラム可能なパーセンテージで或る既存の
装置の場合のようにインターリーブされる。プログラム
可能な４ビットレジスタは、表示プロセスの要求を解除
するまでに表示プロセスが制御をいかに長く維持するか
を制御し、一方、同様のレジスタは、表示プロセスに制
御を許可するまでに更新プロセスがいかに長く制御を保
持するかを制御する。
第３の作動モードでは、表示プロセスが再び優先順位を
有し、そのカウンタは作動しない。実際に、データモジ
ュールのFIFOバッファがいっぱいになった時に要求が解
除される。データモジュールは、1985年10月31日に出願
された「ハードウェア窓式ラスタ走査ビデオ制御装置
（HARDWARE WINDOWING RASTER SCAN VIDEO CONTROLLE
R）」と題する米国特許出願第793,526号に開示されてい
る。更新アクセスカウンタは、前記したように作動する
が、FIFO FULL信号は、許可が得られるまで偽でなけれ
ばならない。
有し、そのカウンタは作動しない。実際に、データモジ
ュールのFIFOバッファがいっぱいになった時に要求が解
除される。データモジュールは、1985年10月31日に出願
された「ハードウェア窓式ラスタ走査ビデオ制御装置
（HARDWARE WINDOWING RASTER SCAN VIDEO CONTROLLE
R）」と題する米国特許出願第793,526号に開示されてい
る。更新アクセスカウンタは、前記したように作動する
が、FIFO FULL信号は、許可が得られるまで偽でなけれ
ばならない。
更新制御器は、表示メモリの制御を得た後に、プログラ
ムされた時間中これを保持し、RR信号がアクティブとな
ってFIFOがいっぱいでない時にこれを解除する。
ムされた時間中これを保持し、RR信号がアクティブとな
ってFIFOがいっぱいでない時にこれを解除する。
かくて、本発明は、窓制御器、更新制御器、マイクロプ
ロセッサ及び表示リフレッシュプロセスの間で表示メモ
リへのアクセスを振り分けるプログラム可能な手段を提
供する。
ロセッサ及び表示リフレッシュプロセスの間で表示メモ
リへのアクセスを振り分けるプログラム可能な手段を提
供する。
実施例 BMAPは、アドレスモジュール10及びデータモジュール12
を有する第１図のビットマップ式ラスタ走査ビデオ（CR
T）制御チップセットの名称である。このチップセット
は、１つ以上のメインプロセッサを有するコンピュータ
システムに使用されるビットマップ式アルファニューメ
リック及びグラフィックラスタ走査ビデオ（CRT）表示
システムの窓のためのハードウェアサポートを果たすも
ので、マルチタスクのオペレーテイングシステムに用い
るのに特に効果的である。ハードウェアサポートは、オ
ーバーラップ窓の記述をチップセットにプログラムでき
るような論理回路を備えている。この特徴により、CPU
は、従来のアルファニューメリック表示を維持するのと
ほゞ同様の容易さで、マルチ窓のビットマップ表示を維
持することができる。
を有する第１図のビットマップ式ラスタ走査ビデオ（CR
T）制御チップセットの名称である。このチップセット
は、１つ以上のメインプロセッサを有するコンピュータ
システムに使用されるビットマップ式アルファニューメ
リック及びグラフィックラスタ走査ビデオ（CRT）表示
システムの窓のためのハードウェアサポートを果たすも
ので、マルチタスクのオペレーテイングシステムに用い
るのに特に効果的である。ハードウェアサポートは、オ
ーバーラップ窓の記述をチップセットにプログラムでき
るような論理回路を備えている。この特徴により、CPU
は、従来のアルファニューメリック表示を維持するのと
ほゞ同様の容易さで、マルチ窓のビットマップ表示を維
持することができる。
参考としてここに取り上げる前記の特許出願には、アド
レスモジュール及びデータモジュールが相当に詳細に説
明されている。
レスモジュール及びデータモジュールが相当に詳細に説
明されている。
本明細書において、「ビデオアクセス」という用語は、
スクリーンに表示すべき表示メモリの内容を読み出すア
クセスを指示するのに用いられる。一方、「更新アクセ
ス」という用語は、表示メモリの内容を更新するのに用
いられるメモリアクセスを指示する。「更新動作」とい
う用語は、第３図の更新装置とレジスタ付きトランシー
バとの間で情報を転送することを意味する。本発明を説
明するために用いる実施例では、各ビデオアクセス及び
更新アクセスが16ないし256ビットより成り、一方、更
新動作は、常に、16ビットワードで構成される。
スクリーンに表示すべき表示メモリの内容を読み出すア
クセスを指示するのに用いられる。一方、「更新アクセ
ス」という用語は、表示メモリの内容を更新するのに用
いられるメモリアクセスを指示する。「更新動作」とい
う用語は、第３図の更新装置とレジスタ付きトランシー
バとの間で情報を転送することを意味する。本発明を説
明するために用いる実施例では、各ビデオアクセス及び
更新アクセスが16ないし256ビットより成り、一方、更
新動作は、常に、16ビットワードで構成される。
前記特許出願第793,521号の第１図は、ビデオアクセス
と更新アクセスとの間の関係を示している。表示メモリ
のアドレスが与えられた後に、表示メモリは、その表示
メモリアドレスに対応する情報の全ブロックを出力す
る。従って、好ましくは、読み出されたデータは、以下
に述べるように、データアキュムレータモジュール12へ
送られるか或いはシフトレジスタ15へ直接送られる。
と更新アクセスとの間の関係を示している。表示メモリ
のアドレスが与えられた後に、表示メモリは、その表示
メモリアドレスに対応する情報の全ブロックを出力す
る。従って、好ましくは、読み出されたデータは、以下
に述べるように、データアキュムレータモジュール12へ
送られるか或いはシフトレジスタ15へ直接送られる。
レジスタ付きトランシーバ14に既に存在するデータをア
クセスするものではないような更新動作中には、BMAPが
表示メモリ13から16ビットワードを選択するように「ロ
ーカルアドレス」及び表示メモリアドレスを出力する。
ローカルアドレスは、更新アクセスから所望のワードを
選択するのに使用される。８ビット／ピクセル及び32ピ
クセル／ビデオアクセスのシステムにBMAPを使用する時
には、ローカルアドレスの４ビット全部が必要とされ
る。
クセスするものではないような更新動作中には、BMAPが
表示メモリ13から16ビットワードを選択するように「ロ
ーカルアドレス」及び表示メモリアドレスを出力する。
ローカルアドレスは、更新アクセスから所望のワードを
選択するのに使用される。８ビット／ピクセル及び32ピ
クセル／ビデオアクセスのシステムにBMAPを使用する時
には、ローカルアドレスの４ビット全部が必要とされ
る。
前記特許出願第793,521号の第２図は、表示アドレス、
更新アドレス及びピクセルアドレスの間の関係を示して
いる。ピクセルアドレスの最上位18ビットが、18ビット
の表示メモリアドレスを表わす。
更新アドレス及びピクセルアドレスの間の関係を示して
いる。ピクセルアドレスの最上位18ビットが、18ビット
の表示メモリアドレスを表わす。
16ビットワードは、モノクロ表示システムについては16
個のピクセルで構成されそして８ビット／ピクセルのシ
ステムについては２個のピクセルで構成されるので、ピ
クセルのオフセットは１ないし４ビット位置だけ変化し
得る。前記特許出願第7,93,521号の表１は、種々のシス
テムに対するローカルアドレスのビット数及びピクセル
オフセットを示している。
個のピクセルで構成されそして８ビット／ピクセルのシ
ステムについては２個のピクセルで構成されるので、ピ
クセルのオフセットは１ないし４ビット位置だけ変化し
得る。前記特許出願第7,93,521号の表１は、種々のシス
テムに対するローカルアドレスのビット数及びピクセル
オフセットを示している。
アドレスモジュール及びデータモジュール 第１図は、本発明による改良されたビデオ制御装置のブ
ロック図である。これは、アドレスモジュール10及び好
ましくは少なくとも１つのデータモジュール12を有する
チップセットである。これらチップは、その命令を発生
する外部プロセッサと共に作動するように設計されてい
る。アドレスモジュールの主要部は、同期信号発生器3
0、窓制御器40、更新制御器32及びインターフェイス制
御器34である。本発明は、主として、アドレスモジュー
ルのインターフェイス制御器34に向けられる。前記特許
出願第793,526号は、データモジュール12に関するもの
であるが、前記特許出願第793,521号は、アドレスモジ
ュール10の窓制御器40に関するものである。
ロック図である。これは、アドレスモジュール10及び好
ましくは少なくとも１つのデータモジュール12を有する
チップセットである。これらチップは、その命令を発生
する外部プロセッサと共に作動するように設計されてい
る。アドレスモジュールの主要部は、同期信号発生器3
0、窓制御器40、更新制御器32及びインターフェイス制
御器34である。本発明は、主として、アドレスモジュー
ルのインターフェイス制御器34に向けられる。前記特許
出願第793,526号は、データモジュール12に関するもの
であるが、前記特許出願第793,521号は、アドレスモジ
ュール10の窓制御器40に関するものである。
第２図は、アドレスモジュール10及び多数のデータジュ
ール12を含む複雑なシステムのブロック図である。アド
レスモジュール10の主な機能は、ビデオアドレス及び更
新アドレスの両方を発生することであり、一方データモ
ジュール12は、表示メモリ13から読み出された表示パタ
ーンを収集して積分するのに用いられる。データモジュ
ール（１つ又は複数）12によって出力されたデータは、
高速シフトレジスタ（１つ又は複数）15及びカラールッ
ク・アップテーブル17を通してビデオ表示装置19へ送ら
れる。
ール12を含む複雑なシステムのブロック図である。アド
レスモジュール10の主な機能は、ビデオアドレス及び更
新アドレスの両方を発生することであり、一方データモ
ジュール12は、表示メモリ13から読み出された表示パタ
ーンを収集して積分するのに用いられる。データモジュ
ール（１つ又は複数）12によって出力されたデータは、
高速シフトレジスタ（１つ又は複数）15及びカラールッ
ク・アップテーブル17を通してビデオ表示装置19へ送ら
れる。
又、アドレスモジュール10は、ホストシステムから送ら
れた命令に基づいて表示メモリ13の内容を更新すること
ができる。それ故、ホストプロセッサ11は、或る文字又
はグラフィックエレメントを表示メモリに挿入しようと
する時に、表示メモリ13にアクセスする必要がない。む
しろ、適当な命令をアドレスモジュール10に通すだけで
よい。
れた命令に基づいて表示メモリ13の内容を更新すること
ができる。それ故、ホストプロセッサ11は、或る文字又
はグラフィックエレメントを表示メモリに挿入しようと
する時に、表示メモリ13にアクセスする必要がない。む
しろ、適当な命令をアドレスモジュール10に通すだけで
よい。
ホストシステムから送られた命令を受け取った後に、ア
ドレスモジュールは、特殊目的のマイクロプロセッサと
してこれらを１つづつ実行する。全手順は内部のハード
ウェアによって制御されるので、命令を非常に短時間に
実行することができる。典型的に、挿入速度は、ホスト
プロセッサのソフトウェア手順よりも５ないし50倍も速
い。
ドレスモジュールは、特殊目的のマイクロプロセッサと
してこれらを１つづつ実行する。全手順は内部のハード
ウェアによって制御されるので、命令を非常に短時間に
実行することができる。典型的に、挿入速度は、ホスト
プロセッサのソフトウェア手順よりも５ないし50倍も速
い。
ブロック転送を行なうために、ホストプロセッサは、ア
ドレスモジュール10をDMA/BitBltモードで使用すること
ができる。このDMA/BitBlt手順は、文字の挿入手順と同
様である。
ドレスモジュール10をDMA/BitBltモードで使用すること
ができる。このDMA/BitBlt手順は、文字の挿入手順と同
様である。
データモジュール12は、32のデータ入力と、８つのデー
タ出力を有している。適当な制御入力を設定することに
より、１つ以上のデータモジュールを色々な使用目的に
用いることができる。データ読み出し速度を高めるため
に順次にメモリアクセスを行なうような全てのシステム
は、データモジュール（又はこれと同等のハードウェ
ア）を後端に含んでいなければならない。
タ出力を有している。適当な制御入力を設定することに
より、１つ以上のデータモジュールを色々な使用目的に
用いることができる。データ読み出し速度を高めるため
に順次にメモリアクセスを行なうような全てのシステム
は、データモジュール（又はこれと同等のハードウェ
ア）を後端に含んでいなければならない。
表示メモリ13の構造体は、ラスタ走査ビデオ制御装置の
作動周波数及びシステムの複雑さに関連している。第３
図は、BMAPチップセットに使用することのできる典型的
なメモリ構造体を示している。
作動周波数及びシステムの複雑さに関連している。第３
図は、BMAPチップセットに使用することのできる典型的
なメモリ構造体を示している。
インターフェイス制御器 前記の特許出願には、窓制御器40及び更新制御器32（第
５図）の両方が、内部及び外部アクセスを行なうそれ自
身の制御ユニットを有していることが開示されている。
実際に、これらは、互いにリソースを供給する２つの同
様のプロセッサである。又、ホストプロセッサは、リソ
ースの競合に加わることもある。インターフェイス制御
器が第４図に示されている。
５図）の両方が、内部及び外部アクセスを行なうそれ自
身の制御ユニットを有していることが開示されている。
実際に、これらは、互いにリソースを供給する２つの同
様のプロセッサである。又、ホストプロセッサは、リソ
ースの競合に加わることもある。インターフェイス制御
器が第４図に示されている。
それ故、共有リソースをこれらのユニット間で振り分け
るためには、適当／仲裁機構が必要である。BMAPはリア
ルタイムの環境で動作しなければならないから、時間の
振り分けが重要なファクタである。
るためには、適当／仲裁機構が必要である。BMAPはリア
ルタイムの環境で動作しなければならないから、時間の
振り分けが重要なファクタである。
振り分け論理 ここで述べる論理は、６組のリソースを窓制御器40、更
新制御器32及びホストプロセッサ11の間で振り分けるの
に用いられる。表示プロセス、更新エンジン及びホスト
プロセッサは、最初に、相対的な全優先順位が指定され
る。ビットの指定は、表１に示されており、以下で述べ
るレジスタにプログラムされる、窓制御器40は、フリッ
カのない表示を維持するために必要に応じて表示メモリ
のアドレスを出力しなければならない。更新又は外部要
求の優先順位ビットが１にセットされない限り、窓制御
器40は、常に、全てのリソースにアクセスするための最
も高い優先順位を有している。
新制御器32及びホストプロセッサ11の間で振り分けるの
に用いられる。表示プロセス、更新エンジン及びホスト
プロセッサは、最初に、相対的な全優先順位が指定され
る。ビットの指定は、表１に示されており、以下で述べ
るレジスタにプログラムされる、窓制御器40は、フリッ
カのない表示を維持するために必要に応じて表示メモリ
のアドレスを出力しなければならない。更新又は外部要
求の優先順位ビットが１にセットされない限り、窓制御
器40は、常に、全てのリソースにアクセスするための最
も高い優先順位を有している。
然し乍ら、BMAPの更新制御器32がアイドルモードにある
時には、BMAPの更新アクセスの優先順位を一時的に最も
低いレベルにセットしなければならない。この構成で
は、外部のホストプロセッサ11が表示メモリ13をアクセ
スする機会を得ることができる。以下の表１は、装置の
優先順位と優先順位ビットとの関係を示している。
時には、BMAPの更新アクセスの優先順位を一時的に最も
低いレベルにセットしなければならない。この構成で
は、外部のホストプロセッサ11が表示メモリ13をアクセ
スする機会を得ることができる。以下の表１は、装置の
優先順位と優先順位ビットとの関係を示している。
リソースの振り分け機構を最適なものにするために、リ
ソースは６つのグループに分割される。表２は、制御ユ
ニットと、リソースに対するそれらの必要性とを示して
いる。共に1985年10月31日に出願された米国特許出願第
793,521号及び第793,526号に開示されたリソースは、次
の通りである。
ソースは６つのグループに分割される。表２は、制御ユ
ニットと、リソースに対するそれらの必要性とを示して
いる。共に1985年10月31日に出願された米国特許出願第
793,521号及び第793,526号に開示されたリソースは、次
の通りである。
1.窓制御器の内部レジスタ 2.18ビットRAM及び加算器 3.18ビットアドレスポート 4.データポート 5.4ビットのアドレスポート 6.システムバス 明らかなように、最初の２つは、オンチップリソースで
あり、最後の１つは、外部リソースであり、＃３、＃４
および＃５は、内部及び外部の関連部分である。
あり、最後の１つは、外部リソースであり、＃３、＃４
および＃５は、内部及び外部の関連部分である。
振り分けすべきリソースとしてシステムバスを含ませる
理由は、幾つかの使用目的では、更新制御器32がホスト
プロセッサと共にシステムメモリを共有できるからであ
る。この状態においては、更新制御器が、オンチップリ
ソースとの競合に達する前にシステムバスを得なければ
ならない。このため、BMAPは順同期式であり、一方、シ
ステムバスは典型的に非同期である。
理由は、幾つかの使用目的では、更新制御器32がホスト
プロセッサと共にシステムメモリを共有できるからであ
る。この状態においては、更新制御器が、オンチップリ
ソースとの競合に達する前にシステムバスを得なければ
ならない。このため、BMAPは順同期式であり、一方、シ
ステムバスは典型的に非同期である。
ソースアドレスカウンタ、行き先アドレスカウンタ及び
プログラムカウンタの各々に対応する１つのローカル／
システム選択ビットがある。
プログラムカウンタの各々に対応する１つのローカル／
システム選択ビットがある。
カウンタの１つを用いて表示メモリをアクセスしそして
それに対応するビットが０である場合に、BMAPは、メモ
リアドレスを出力する前にシステムバスに要求を発す
る。又、この構成では、更新制御器のためのメモリスペ
ースを２倍にすることができる。
それに対応するビットが０である場合に、BMAPは、メモ
リアドレスを出力する前にシステムバスに要求を発す
る。又、この構成では、更新制御器のためのメモリスペ
ースを２倍にすることができる。
制御論理 振り分け制御信号が第６図に示されている。RR1−RR5
（リソース要求）信号は、更新制御器32からリソースを
要求するために窓制御器40によって使用される。第５図
は、更新制御器のブロック図である。更新制御器又は外
部装置が高い優先順位を有していない場合、更新制御器
は、リソースを解除し、窓制御器がリソース要求信号を
発した場合にプログラムアクセスサイクルが完了する
と、RG（リソース許可）信号を発生するようにしなけれ
ばならない。
（リソース要求）信号は、更新制御器32からリソースを
要求するために窓制御器40によって使用される。第５図
は、更新制御器のブロック図である。更新制御器又は外
部装置が高い優先順位を有していない場合、更新制御器
は、リソースを解除し、窓制御器がリソース要求信号を
発した場合にプログラムアクセスサイクルが完了する
と、RG（リソース許可）信号を発生するようにしなけれ
ばならない。
基本的に、BMAPは、ユーザによって選択することのでき
る３つの作動モードをサポートする。これらのモード
は、BMAPの２つの状態ビットの設定と、FIFOがいっぱい
であるという入力信号とによって選択される。
る３つの作動モードをサポートする。これらのモード
は、BMAPの２つの状態ビットの設定と、FIFOがいっぱい
であるという入力信号とによって選択される。
第１のプログラム可能なオプションは、窓制御器が、XE
ND信号が発生されるまで必要とする全てのリソースを常
時保持できるようにする。（この信号は、前記の特許出
願第793,521号に開示されている。）この制御論理は、
状態ビットを00に設定しそしてFIFOがいっぱいであると
いう信号をアース（偽）に接続することにより作動され
る。このモードは、表示時間中にリソースを振り分ける
際に時間のロスがないことを補償する。それ故、メモリ
／表示帯域巾の狭い完全な同期設計にすることが適当で
ある。
ND信号が発生されるまで必要とする全てのリソースを常
時保持できるようにする。（この信号は、前記の特許出
願第793,521号に開示されている。）この制御論理は、
状態ビットを00に設定しそしてFIFOがいっぱいであると
いう信号をアース（偽）に接続することにより作動され
る。このモードは、表示時間中にリソースを振り分ける
際に時間のロスがないことを補償する。それ故、メモリ
／表示帯域巾の狭い完全な同期設計にすることが適当で
ある。
第２のプログラム可能なモードは、ビデオアクセスと更
新アクセスをインターリーブすることができる。このモ
ードは、状態ビットを01に設定しそしてFIFOがいっぱい
であるという信号をアースに接続することによって作動
される。窓制御器がリソースの制御権を有している各時
間スロット中には、更新制御器も外部プロセッサもこれ
らを使用することができない。
新アクセスをインターリーブすることができる。このモ
ードは、状態ビットを01に設定しそしてFIFOがいっぱい
であるという信号をアースに接続することによって作動
される。窓制御器がリソースの制御権を有している各時
間スロット中には、更新制御器も外部プロセッサもこれ
らを使用することができない。
このオプションは、更新アクセスの速度を増加するが、
順次にメモリアクセスを行なう機能を失う。ビデオアク
セス及び更新アクセスのインターリーブ時間はプログラ
ムか能であり且つ予め決定されるので、仲裁の表示時間
中に時間を浪費することはない。それ故、このモード
は、帯域巾の広い完全な同期設計に適している。
順次にメモリアクセスを行なう機能を失う。ビデオアク
セス及び更新アクセスのインターリーブ時間はプログラ
ムか能であり且つ予め決定されるので、仲裁の表示時間
中に時間を浪費することはない。それ故、このモード
は、帯域巾の広い完全な同期設計に適している。
第３のプログラム可能なオプションは、第１のオプショ
ンと同様である。これにより窓制御器は、後端のFIFO
（データモジュール12内）に連続的な順次アクセスを満
たすことができる。FIFOが満たされた後に、窓制御器40
はリソースを解除し、データモジュール12がFIFOの内容
を送信する間に更新制御器32がリソースを使用できるよ
うにする。（FIFO及びデータモジュールは、前記の特許
出願第793,526号に開示されている。） 更新制御器32は、リソースを得た後に、プログラムされ
た時間中これらを保持し、次いで、RR信号がアクティブ
となってFIFOがいっぱいでない時に、これらを解除す
る。
ンと同様である。これにより窓制御器は、後端のFIFO
（データモジュール12内）に連続的な順次アクセスを満
たすことができる。FIFOが満たされた後に、窓制御器40
はリソースを解除し、データモジュール12がFIFOの内容
を送信する間に更新制御器32がリソースを使用できるよ
うにする。（FIFO及びデータモジュールは、前記の特許
出願第793,526号に開示されている。） 更新制御器32は、リソースを得た後に、プログラムされ
た時間中これらを保持し、次いで、RR信号がアクティブ
となってFIFOがいっぱいでない時に、これらを解除す
る。
然し乍ら、第３のオプションとその前のオプションとの
間には１つの相違がある。解除の制御は、18ビットアド
レスポート及び窓制御器のレジスタを、これらが直ちに
解除されないように制約するだけである。18ビットRAM
及び加算器のような他のリソースは、自由に解除するこ
とができる。この機構は、18ビットRAM及び加算器を最
適に使用できるようにする。第７図は、全てのオプショ
ンに対するRR、RG及びHBLANK信号間のタイミング関係を
示している。
間には１つの相違がある。解除の制御は、18ビットアド
レスポート及び窓制御器のレジスタを、これらが直ちに
解除されないように制約するだけである。18ビットRAM
及び加算器のような他のリソースは、自由に解除するこ
とができる。この機構は、18ビットRAM及び加算器を最
適に使用できるようにする。第７図は、全てのオプショ
ンに対するRR、RG及びHBLANK信号間のタイミング関係を
示している。
リソースの解除制御を行なうのに使用されるプログラム
可能なレジスタ／カウンタの構造体が第８図に示されて
いる。
可能なレジスタ／カウンタの構造体が第８図に示されて
いる。
第６図に示されたLBR＊信号は、ホストプロセッサ11に
よりローカルバスの要求を発するのに使用される。ホス
トプロセッサは、表示メモリをアクセス使用とする時
に、LBR＊入力を与える。LBR＊信号に応答して、更新制
御器32は、アドレスポート及びデータポートの制御権を
得るや否や、LBG＊出力を発生し、これらポートを高い
インピーダンス状態にする。
よりローカルバスの要求を発するのに使用される。ホス
トプロセッサは、表示メモリをアクセス使用とする時
に、LBR＊入力を与える。LBR＊信号に応答して、更新制
御器32は、アドレスポート及びデータポートの制御権を
得るや否や、LBG＊出力を発生し、これらポートを高い
インピーダンス状態にする。
ホストプロセッサは、その表示メモリアクセスが完了す
ると、LBR＊信号を否定する。BMAPは、LBR＊が否定され
た後にLBG＊出力を否定する。
ると、LBR＊信号を否定する。BMAPは、LBR＊が否定され
た後にLBG＊出力を否定する。
第９図は、論理サブシステムとその各々によって発生さ
れる信号との相互接続を示す例示的なシステムの詳細な
ブロック図である。
れる信号との相互接続を示す例示的なシステムの詳細な
ブロック図である。
ここに開示する表示アクセスのプログラム可能な振り分
けにより、下限システムから上限システムまでの種々様
々なシステム要求に対してシステム設計者がBMAPチップ
セットを注文製作できるようにする。リソースを要求に
より正確に合致させることができるようにする。バス許
可機構及びアクセスのインターリーブは、従来のメモリ
仲裁機構よりもオンチップ論理を必要としない簡単でユ
ーザがプログラムできるシステムを提供する。
けにより、下限システムから上限システムまでの種々様
々なシステム要求に対してシステム設計者がBMAPチップ
セットを注文製作できるようにする。リソースを要求に
より正確に合致させることができるようにする。バス許
可機構及びアクセスのインターリーブは、従来のメモリ
仲裁機構よりもオンチップ論理を必要としない簡単でユ
ーザがプログラムできるシステムを提供する。
第１図は、本発明を利用することのできるビットマップ
式のアルファニューメリック及びグラフィック表示制御
装置のブロック図、 第２図は、第１図の制御装置を用いた精巧な表示システ
ムのブロック図、 第３図は、本発明に使用される表示メモリシステムの構
造体を示すブロック図、 第４図は、本発明に使用されるインターフェイス制御器
のブロック図、 第５図は、本発明に使用される更新制御器のブロック
図、 第６図は、本発明の制御信号を示すブロック図、 第７図は、本発明の制御信号を示すタイミング図、 第８図は、本発明のリソース解除制御論理を示すブロッ
ク図、そして 第９図は、本発明による例示的なシステムのブロック図
である。 10……アドレスモジュール 11……ホストプロセッサ 12……データモジュール 13……表示メモリ 14……レジスタ付きトランシーバ 15……シフトレジスタ 30……同期信号発生器 32……更新制御器 34……インターフェイス制御器 40……窓制御器
式のアルファニューメリック及びグラフィック表示制御
装置のブロック図、 第２図は、第１図の制御装置を用いた精巧な表示システ
ムのブロック図、 第３図は、本発明に使用される表示メモリシステムの構
造体を示すブロック図、 第４図は、本発明に使用されるインターフェイス制御器
のブロック図、 第５図は、本発明に使用される更新制御器のブロック
図、 第６図は、本発明の制御信号を示すブロック図、 第７図は、本発明の制御信号を示すタイミング図、 第８図は、本発明のリソース解除制御論理を示すブロッ
ク図、そして 第９図は、本発明による例示的なシステムのブロック図
である。 10……アドレスモジュール 11……ホストプロセッサ 12……データモジュール 13……表示メモリ 14……レジスタ付きトランシーバ 15……シフトレジスタ 30……同期信号発生器 32……更新制御器 34……インターフェイス制御器 40……窓制御器
フロントページの続き (56)参考文献 特開 昭60−4984（ＪＰ，Ａ)
Claims (5)
- 【請求項１】コンピュータシステムの動作を処理するた
めに用いる複数のシステムリソースをプログラム制御下
で振り分ける回路であって、前記振り分けられるリソー
スをラスタ走査ビデオ制御装置の更新および表示プロセ
スの間で振り分けるようにした回路において、 データを読み取ったり又は書き込んだりすることのでき
る１つ以上の信号端子を有する表示メモリと、 データを読み取ったり又は書き込んだりする多数の信号
端子を各々有する２つ以上の処理装置と、 ラスタ走査ビデオ表示装置と、 前記表示メモリの選択された内容を読み出して、アクテ
ィブな表示時間にビデオ表示のラスタ走査ビームを制御
する信号に変換するための第１の手段と、 水平および垂直の帰線信号を適当な間隔で前記ラスタ走
査ビデオ表示装置に与え、帰線の間にラスタ走査を消去
する第２の手段と、 前記処理装置の各々に優先順位を指定する第３のプログ
ラム手段と、 データをアクセスして表示するようにシステムリソース
に要求を発する各処理装置によって使用される第４の手
段と、 前記リソースの要求に許可を与える第５の手段と、 前記第３の手段に接続されて、指定された前記優先順位
に応答することによって前記第５の手段を制御し、前記
優先順位の指定に応答して前記処理装置の間で前記シス
テムリソースを割り当てる第６の手段と、 前記第６の手段に接続されて、事象信号に応答して一連
の表示メモリアクセスを終了させる第１の終了手段と、 前記第６の手段に接続されて、前記アクセスを実行する
装置に対するアクセスのプログラムされたカウントに応
答して一連の表示メモリアクセスを終了させる第２の終
了手段と、 前記第１および第２の終了手段の両方に接続されて、前
記第１終了手段又は第２終了手段のどちらが特別な表示
メモリアクセスを終了させるのかを制御する第７の手段
と、を具備することを特徴とする回路。 - 【請求項２】前記第１の終了手段は、プロセスが終了点
に達したこと表示する信号に応答する特許請求の範囲第
１項に記載の回路。 - 【請求項３】前記第１の終了手段は、ラスタ走査が走査
線の終わりに到達したことを表示する信号に応答する特
許請求の範囲第１項に記載の回路。 - 【請求項４】前記第１の終了手段は、メモリ出力バッフ
ァがいっぱいであることを表示する信号に応答する特許
請求の範囲第１項に記載の回路。 - 【請求項５】前記第２の終了手段は、前記アクセスのカ
ウントの経過に応答する特許請求の範囲第１項に記載の
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US815363 | 1985-12-30 | ||
| US06/815,363 US4782462A (en) | 1985-12-30 | 1985-12-30 | Raster scan video controller with programmable prioritized sharing of display memory between update and display processes and programmable memory access termination |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62248030A JPS62248030A (ja) | 1987-10-29 |
| JPH0721758B2 true JPH0721758B2 (ja) | 1995-03-08 |
Family
ID=25217571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315916A Expired - Lifetime JPH0721758B2 (ja) | 1985-12-30 | 1986-12-27 | ラスタ走査ビデオ制御装置において更新プロセスと表示プロセスとの間で表示メモリをプログラム可能に振り分ける装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4782462A (ja) |
| EP (1) | EP0228135A3 (ja) |
| JP (1) | JPH0721758B2 (ja) |
Families Citing this family (21)
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| US5029111A (en) * | 1987-04-29 | 1991-07-02 | Prime Computer, Inc. | Shared bit-plane display system |
| JP2692081B2 (ja) * | 1987-06-12 | 1997-12-17 | ミノルタ株式会社 | 画像メモリのアドレス制御方式 |
| US4942541A (en) * | 1988-01-22 | 1990-07-17 | Oms, Inc. | Patchification system |
| US5131080A (en) * | 1987-08-18 | 1992-07-14 | Hewlett-Packard Company | Graphics frame buffer with RGB pixel cache |
| JP2854867B2 (ja) * | 1987-09-14 | 1999-02-10 | ジーディーイー システムズ インコーポレイテッド | イメージ処理システム及び画素データ転送法 |
| US5276804A (en) * | 1988-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Display control system with memory access timing based on display mode |
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| US4956640A (en) * | 1988-11-28 | 1990-09-11 | Hewlett-Packard Company | Method and apparatus for controlling video display priority |
| GB8908612D0 (en) * | 1989-04-17 | 1989-06-01 | Quantel Ltd | Video graphics system |
| US5220312A (en) * | 1989-09-29 | 1993-06-15 | International Business Machines Corporation | Pixel protection mechanism for mixed graphics/video display adaptors |
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| US5305436A (en) * | 1990-04-02 | 1994-04-19 | Hewlett-Packard Company | Hose bus video interface in personal computers |
| JPH0416996A (ja) * | 1990-05-11 | 1992-01-21 | Mitsubishi Electric Corp | ディスプレイ装置 |
| GB2250668B (en) * | 1990-11-21 | 1994-07-20 | Apple Computer | Tear-free updates of computer graphical output displays |
| US6031867A (en) | 1993-07-02 | 2000-02-29 | Multi-Tech Systems, Inc. | Modem with firmware upgrade feature |
| JP3579461B2 (ja) * | 1993-10-15 | 2004-10-20 | 株式会社ルネサステクノロジ | データ処理システム及びデータ処理装置 |
| US5426445A (en) * | 1994-02-24 | 1995-06-20 | Hewlett-Packard Company | Synchronous clear for CRT memory buffer |
| EP0786756B1 (en) * | 1996-01-23 | 2009-03-25 | Hewlett-Packard Company, A Delaware Corporation | Data transfer arbitration for display controller |
| US6400361B2 (en) * | 1998-04-23 | 2002-06-04 | United Technologies Dearborn, Inc | Graphics processor architecture employing variable refresh rates |
| US6501480B1 (en) * | 1998-11-09 | 2002-12-31 | Broadcom Corporation | Graphics accelerator |
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| JPS5837585B2 (ja) * | 1975-09-30 | 1983-08-17 | 株式会社東芝 | ケイサンキソウチ |
| JPS5812611B2 (ja) * | 1975-10-15 | 1983-03-09 | 株式会社東芝 | デ−タテンソウセイギヨホウシキ |
| US4400771A (en) * | 1975-12-04 | 1983-08-23 | Tokyo Shibaura Electric Co., Ltd. | Multi-processor system with programmable memory-access priority control |
| US4209832A (en) * | 1978-06-13 | 1980-06-24 | Chrysler Corporation | Computer-generated display for a fire control combat simulator |
| US4379293A (en) * | 1980-07-28 | 1983-04-05 | Honeywell Inc. | Transparent addressing for CRT controller |
| US4484302A (en) * | 1980-11-20 | 1984-11-20 | International Business Machines Corporation | Single screen display system with multiple virtual display having prioritized service programs and dedicated memory stacks |
| JPS604984A (ja) * | 1983-06-23 | 1985-01-11 | 株式会社東芝 | 表示装置 |
| US4542376A (en) * | 1983-11-03 | 1985-09-17 | Burroughs Corporation | System for electronically displaying portions of several different images on a CRT screen through respective prioritized viewports |
| JPS60230680A (ja) * | 1984-04-28 | 1985-11-16 | Casio Comput Co Ltd | 画像形成装置 |
| US4704697A (en) * | 1985-06-17 | 1987-11-03 | Counterpoint Computers | Multiple station video memory |
-
1985
- 1985-12-30 US US06/815,363 patent/US4782462A/en not_active Expired - Lifetime
-
1986
- 1986-12-18 EP EP86202316A patent/EP0228135A3/en not_active Withdrawn
- 1986-12-27 JP JP61315916A patent/JPH0721758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0228135A2 (en) | 1987-07-08 |
| JPS62248030A (ja) | 1987-10-29 |
| US4782462A (en) | 1988-11-01 |
| EP0228135A3 (en) | 1990-03-28 |
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