JPS604984A - 表示装置 - Google Patents
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- JPS604984A JPS604984A JP58113040A JP11304083A JPS604984A JP S604984 A JPS604984 A JP S604984A JP 58113040 A JP58113040 A JP 58113040A JP 11304083 A JP11304083 A JP 11304083A JP S604984 A JPS604984 A JP S604984A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミックＲＡＭ をディスプレイメモリ
と［２て用い、且つ、表示すイクルとデータの更新サイ
クルのメモリアクセスを時分割にてコントロールするこ
とによを〕表示データのＲＥＡＤ／ＷｒｌＩＴＥを行表
う表示装置に関する。
と［２て用い、且つ、表示すイクルとデータの更新サイ
クルのメモリアクセスを時分割にてコントロールするこ
とによを〕表示データのＲＥＡＤ／ＷｒｌＩＴＥを行表
う表示装置に関する。
近時、高度なグラフィック表示の要求から、大量のメモ
リをディスプレイメモリとして備えた表示装置が存在す
る。又、グラフィック表示のための専用周辺ＬＳＩ も
出現するに至Ｉ）、屯に同期信号発生や文字表示制御機
能の他に、高速グラフィック描画機能や大容量ディスプ
レイメモリ制御機能を持つ。このＬＳＩ は１）負半な
文字表示制御から高級なフルグラフィック描画／表示制
御や画像表示制御の用途の他、表示とけ無関係な用途と
して、大容賞！メモリ制御を必要とする分野にまで応用
することができる。
リをディスプレイメモリとして備えた表示装置が存在す
る。又、グラフィック表示のための専用周辺ＬＳＩ も
出現するに至Ｉ）、屯に同期信号発生や文字表示制御機
能の他に、高速グラフィック描画機能や大容量ディスプ
レイメモリ制御機能を持つ。このＬＳＩ は１）負半な
文字表示制御から高級なフルグラフィック描画／表示制
御や画像表示制御の用途の他、表示とけ無関係な用途と
して、大容賞！メモリ制御を必要とする分野にまで応用
することができる。
尚、ここで描画とは、ディスプレイメモリの内容更新（
修正・変更動作）を意味し、表示とはディスプレイメモ
リの内容読出しを意味する。
修正・変更動作）を意味し、表示とはディスプレイメモ
リの内容読出しを意味する。
従がって、上記ＬＳＩ は描画サイクルと表示すイクル
を持ち、描画サイクルにおいては常にリード・モデファ
イ・ライト（ＲＭＷ； Ｒｅａｄ ＭｏｄｉｆｙＷｒｉ
ｔｅ）動作が実行される。
を持ち、描画サイクルにおいては常にリード・モデファ
イ・ライト（ＲＭＷ； Ｒｅａｄ ＭｏｄｉｆｙＷｒｉ
ｔｅ）動作が実行される。
ところで、上記装置のメモリアクセスにおいて、代表的
には、表示期間内に表示のためのメモリＲＥＡＤを行な
い、非表示期間のみ描画を行なうものと、表示と描画を
時分割にて行なうものとの二連を）が存在する。特に後
者においては、偶数ラスタと奇数ラスタ毎、別個にディ
スプレイメモリを持っていたり、又、ディスプレイメモ
リを横方向に数ワード（２枚以上のメモリブレーン）持
ち、表示データを収納している。従がって表示のための
メモリエリアが大きくなるといった欠点を有していた。
には、表示期間内に表示のためのメモリＲＥＡＤを行な
い、非表示期間のみ描画を行なうものと、表示と描画を
時分割にて行なうものとの二連を）が存在する。特に後
者においては、偶数ラスタと奇数ラスタ毎、別個にディ
スプレイメモリを持っていたり、又、ディスプレイメモ
リを横方向に数ワード（２枚以上のメモリブレーン）持
ち、表示データを収納している。従がって表示のための
メモリエリアが大きくなるといった欠点を有していた。
本発明は上記欠点に鑑みてなされたものであす、表示と
描画のためのメモリアクセスを時分割にて行なうものに
おいて、表示のためのデータＲＥＡＤ時、描画タイミン
グにて使用する表示データも合わせて読出すことによ番
〕、描画スピードの向上をはかると共にメモリ容量の節
約をはかった表示装置を提供することを目的とする。
描画のためのメモリアクセスを時分割にて行なうものに
おいて、表示のためのデータＲＥＡＤ時、描画タイミン
グにて使用する表示データも合わせて読出すことによ番
〕、描画スピードの向上をはかると共にメモリ容量の節
約をはかった表示装置を提供することを目的とする。
本発明は上記目的を達成するため、メモリ制御回路はデ
ィスプレイメモリから所定長のデータを連続ＲＥＡＤす
るためのＣＡＳ 信号を連続生成（ページモード）する
と共に、表示のためのＲＥＡＤサイクル時、カラムアド
レスの下位数ビラトラ生成してカラムアドレスの一部ビ
ットとし、外部より与えられるカラムアドレスと合成し
てアドレスセレクタへ供給し、ＲＥＡＤサイクルにおい
てこれを選択してカラムアドレスとし、ＣＡＳ 信号を
連続供給することで数ワード分の゛ データを先読み（
描画サイクルにて使用する表示データも含む）する構成
とした。
ィスプレイメモリから所定長のデータを連続ＲＥＡＤす
るためのＣＡＳ 信号を連続生成（ページモード）する
と共に、表示のためのＲＥＡＤサイクル時、カラムアド
レスの下位数ビラトラ生成してカラムアドレスの一部ビ
ットとし、外部より与えられるカラムアドレスと合成し
てアドレスセレクタへ供給し、ＲＥＡＤサイクルにおい
てこれを選択してカラムアドレスとし、ＣＡＳ 信号を
連続供給することで数ワード分の゛ データを先読み（
描画サイクルにて使用する表示データも含む）する構成
とした。
このことによ１〕、描画スピードが向上すると共にディ
スプレイメモリの容量節約がはがれる。
スプレイメモリの容量節約がはがれる。
〔発明の実施例］
以下、図面を使用して本発明に関し詳述する。
第１図は本発明の実施例を示すブロック図である。
図において、ＩＩは表示装置全体のコントロールを司ど
るマイクロプロセッサ（μＣＰＵ）、１２はＣＲＴ コ
ントローラ（ＣＲＴＣ）である。
るマイクロプロセッサ（μＣＰＵ）、１２はＣＲＴ コ
ントローラ（ＣＲＴＣ）である。
ＣＲＴ コントローラ１２は、ラスク走査型ＣＲＴ（陰
極線管）に文字・図形を表示するために用いられる周辺
制御用ＬＳＩ であって、簡単な文字表示制御から高級
なフルグラフィック描画表示に至るほとんどの表示分野
における制御をカバーする。ＣＲＴ コントローラ１２
は後述するタイミング制御回路３２を介して基本りａツ
ク（２ＸＣＣＬＫ）を得、表示のためのアドレス情報（
ＡＤＨ）、行アドレス選択信号（ＲＡＳ）、そして非表
示期間であることを示す信号ｒＢＬＡＮＫ）等各種信号
を生成する。１３はバスドライバ（ＢＤ）であって、後
述するディスプレイメモリ（ＭＥＭ１４）から読出され
たデータを上記ＣＲＴコントローラ１２へ供給（ＤＢ
ＩＮ）する。１４は表示データが収納されるディスプレ
イメモリ（ＭＢＭ）であって、ダイナミックＲＡＭで構
成される。ディスプレイメモリ１４から得られる表示デ
ータ（Ｍ ０ＵＴ） はシフトレジスタ１５〜１８．２
１〜２４へ供給される。シフトレジスタ（ＰＩ３）ｔｓ
〜１Ｂ、２Ｚ〜２４はディスプレイメモリ１４から得ら
れるパラレルデータをシリアルデータに変換する。ここ
で変換された出力（シリアルドツト）が表示タイミング
に合わせてＣＲＴ 表示器３３へ供給され、所望の映像
データとして表示される。
極線管）に文字・図形を表示するために用いられる周辺
制御用ＬＳＩ であって、簡単な文字表示制御から高級
なフルグラフィック描画表示に至るほとんどの表示分野
における制御をカバーする。ＣＲＴ コントローラ１２
は後述するタイミング制御回路３２を介して基本りａツ
ク（２ＸＣＣＬＫ）を得、表示のためのアドレス情報（
ＡＤＨ）、行アドレス選択信号（ＲＡＳ）、そして非表
示期間であることを示す信号ｒＢＬＡＮＫ）等各種信号
を生成する。１３はバスドライバ（ＢＤ）であって、後
述するディスプレイメモリ（ＭＥＭ１４）から読出され
たデータを上記ＣＲＴコントローラ１２へ供給（ＤＢ
ＩＮ）する。１４は表示データが収納されるディスプレ
イメモリ（ＭＢＭ）であって、ダイナミックＲＡＭで構
成される。ディスプレイメモリ１４から得られる表示デ
ータ（Ｍ ０ＵＴ） はシフトレジスタ１５〜１８．２
１〜２４へ供給される。シフトレジスタ（ＰＩ３）ｔｓ
〜１Ｂ、２Ｚ〜２４はディスプレイメモリ１４から得ら
れるパラレルデータをシリアルデータに変換する。ここ
で変換された出力（シリアルドツト）が表示タイミング
に合わせてＣＲＴ 表示器３３へ供給され、所望の映像
データとして表示される。
１９はアドレスレジスタ（ＡＲ）である。アドレスレジ
スタ１９にはＣ’ＲＴコントローラ１２から出力される
アドレス情報（ロー／カラム）がラッチされる。ここに
ラッチされるアドレスはアドレスセレクタ（ＡＤＲＳＥ
Ｌ ｚｏ）へ供給される。本発明実施例では、アドレス
セレクタ２０にアドレス情報が上位８ビツトと下位８ビ
ツトに区分されたアドレス（Ｕ／Ｌ）として設定され、
更に、後述するメモリ制御回路３１から出力されるアド
レス情報（カラムアドレス下位２ビツトＭＣＮＴＡＤ。
スタ１９にはＣ’ＲＴコントローラ１２から出力される
アドレス情報（ロー／カラム）がラッチされる。ここに
ラッチされるアドレスはアドレスセレクタ（ＡＤＲＳＥ
Ｌ ｚｏ）へ供給される。本発明実施例では、アドレス
セレクタ２０にアドレス情報が上位８ビツトと下位８ビ
ツトに区分されたアドレス（Ｕ／Ｌ）として設定され、
更に、後述するメモリ制御回路３１から出力されるアド
レス情報（カラムアドレス下位２ビツトＭＣＮＴＡＤ。
、、）も下位アドレスの一部として供給される。ここで
選択出力されたアドレス情報がディスプレイメモ１１１
４に対するアクセスアドレスとなる。通常はアドレス情
報（ロー／カラム）の上位／下位アドレス（Ｕ／Ｌ）が
選択供給されるものであるが、本発明では表示のための
ＲＥＡＤ時に限を）、下位アドレスとしてＬ′ が選択
出力される。
選択出力されたアドレス情報がディスプレイメモ１１１
４に対するアクセスアドレスとなる。通常はアドレス情
報（ロー／カラム）の上位／下位アドレス（Ｕ／Ｌ）が
選択供給されるものであるが、本発明では表示のための
ＲＥＡＤ時に限を）、下位アドレスとしてＬ′ が選択
出力される。
２５．２６はアンド回路である。アンド回路２５．２６
の一方の入力端子にはシフトレジスタ１５〜１Ｂ、シフ
トレジスタ２１〜２４出力がそれぞれ供給され、他方の
入力端子へはメモリ制御回路３１及びタイミング制御回
路３２よＩ）出力される制御信号（ＤＢＬ ＢＬＡＮＫ
、＄ＣＬＫ、／＄ＣＬＫ）が共通に与えられる。ここで
はシフトレジスタ１５〜１８．２１〜２４ を介して得
られるシリアルデータをＣＲＴ 表示器３３へ供給すべ
きか否かが決定される。２７はオア回路（ｑである。オ
ア回路２７は上記アンド回路２５．２６出力を得、論理
和条件をとってＣＲＴ表示器３３へ供給する。２８はオ
ア回路である。オア回路２８はメモリ制御回路３１から
出力される信号（ＭＣＡＳ、〜、）を得、論理和をとっ
て列アドレス選択信号ｒＭｃＡ８）とし、ディスプレイ
メモＩＪ Ｉ ４へ供給する。２９．３０はゲートであ
る。
の一方の入力端子にはシフトレジスタ１５〜１Ｂ、シフ
トレジスタ２１〜２４出力がそれぞれ供給され、他方の
入力端子へはメモリ制御回路３１及びタイミング制御回
路３２よＩ）出力される制御信号（ＤＢＬ ＢＬＡＮＫ
、＄ＣＬＫ、／＄ＣＬＫ）が共通に与えられる。ここで
はシフトレジスタ１５〜１８．２１〜２４ を介して得
られるシリアルデータをＣＲＴ 表示器３３へ供給すべ
きか否かが決定される。２７はオア回路（ｑである。オ
ア回路２７は上記アンド回路２５．２６出力を得、論理
和条件をとってＣＲＴ表示器３３へ供給する。２８はオ
ア回路である。オア回路２８はメモリ制御回路３１から
出力される信号（ＭＣＡＳ、〜、）を得、論理和をとっ
て列アドレス選択信号ｒＭｃＡ８）とし、ディスプレイ
メモＩＪ Ｉ ４へ供給する。２９．３０はゲートであ
る。
ゲート２９．３０は上記制御回路３Ｉより上信号（ＭＣ
Ａ８ｏ〜３）を得、メモリ制御回路３１より出力される
ロードイネーブル信号（ＬＤ ＢＮＢｏ、、）に基づき
、対応するシフトレジスタ、それぞれ１５〜１８．２１
〜２４ へ供給すべきロード信号ＬＤｏ〜、 、 ＬＤ
、〜、を選択出力する。
Ａ８ｏ〜３）を得、メモリ制御回路３１より出力される
ロードイネーブル信号（ＬＤ ＢＮＢｏ、、）に基づき
、対応するシフトレジスタ、それぞれ１５〜１８．２１
〜２４ へ供給すべきロード信号ＬＤｏ〜、 、 ＬＤ
、〜、を選択出力する。
３１はメモリ制御回路（ＭＣＣ）、３２はタイミング制
御回路（ＴＣＣ）である。メモリ制御回路ｓｒは、ＣＲ
Ｔ コントローラ１２よりＢＬＡＮＫ信号、アドレス情
報（ＡＤＤ）、ＲＡＳ 信号を、そしてタイミング制御
回路３２より基本クロックを８倍したクロック＄ＣＬＫ
４を得、メモリＲＡＳ 信号、ライトイネーブル信号（
ＷＥ）、ＢＬＡＮＫ信号を所定時間だけ遅延した信号（
ＤＥＬＩ３ＬＡＮＫ ）、そして表示のためのＲＥＡＤ
時、カラムアドレスの一部と々る下位２ビツト情報を生
成する。このアドレス生成については、例えば２進のカ
ウンタを設け、適当なりロックを入力することで達成さ
れるため、あえて図示はしていない。タイミング制御回
路３２は外部より得られる基本クロック（２ＸＣＣＬＫ
）に底づき各種タイミング信号を生成１２、本表示装置
の各部へ供給する。例えば、基本クロック（２ＸＣＣＬ
Ｋ）を８逓倍した＄ＣＬＫい １６逓倍した＄ＣＬＫ。
御回路（ＴＣＣ）である。メモリ制御回路ｓｒは、ＣＲ
Ｔ コントローラ１２よりＢＬＡＮＫ信号、アドレス情
報（ＡＤＤ）、ＲＡＳ 信号を、そしてタイミング制御
回路３２より基本クロックを８倍したクロック＄ＣＬＫ
４を得、メモリＲＡＳ 信号、ライトイネーブル信号（
ＷＥ）、ＢＬＡＮＫ信号を所定時間だけ遅延した信号（
ＤＥＬＩ３ＬＡＮＫ ）、そして表示のためのＲＥＡＤ
時、カラムアドレスの一部と々る下位２ビツト情報を生
成する。このアドレス生成については、例えば２進のカ
ウンタを設け、適当なりロックを入力することで達成さ
れるため、あえて図示はしていない。タイミング制御回
路３２は外部より得られる基本クロック（２ＸＣＣＬＫ
）に底づき各種タイミング信号を生成１２、本表示装置
の各部へ供給する。例えば、基本クロック（２ＸＣＣＬ
Ｋ）を８逓倍した＄ＣＬＫい １６逓倍した＄ＣＬＫ。
をメモリ制御回路３Ｉ及びアンド回路２５．２６へ供給
する。又、ゲート２５．２６に対しロード信号供給選択
を行なうＬＤ ＥＮＢｏ、ＬＤ ＥＮＢ。
する。又、ゲート２５．２６に対しロード信号供給選択
を行なうＬＤ ＥＮＢｏ、ＬＤ ＥＮＢ。
信号の生成出力を行々う。
第２図は本発明の動作を示すタイミングチャートである
。図において、第１図と同等の符号又は記号の付されて
いる信瞥は第１図のそれと同等の機能・名称を持つもの
とする。尚、図中、ＲＤＳ は表示すイクル（ＲＥＡＤ
）、ＲＭＷＳは描画サイクル（リード・モデファイ・ラ
イト）を示す。
。図において、第１図と同等の符号又は記号の付されて
いる信瞥は第１図のそれと同等の機能・名称を持つもの
とする。尚、図中、ＲＤＳ は表示すイクル（ＲＥＡＤ
）、ＲＭＷＳは描画サイクル（リード・モデファイ・ラ
イト）を示す。
以下、第２図のタイミングチャートを使用１゜て第１図
に示した本発明実施例の動作につき詳細に説明する。
に示した本発明実施例の動作につき詳細に説明する。
ＣＲＴ−ｙントローラＩ２は表示のとキＲＥＡＤサイク
ル、ディスプレイメモＩＩ １ （の内容更新を行なう
ときはリードモデファイライト（Ｒ／Ｍ／Ｗ）サイクル
にてディスプレイメモリＩ４をコントロールし、動作し
ている。
ル、ディスプレイメモＩＩ １ （の内容更新を行なう
ときはリードモデファイライト（Ｒ／Ｍ／Ｗ）サイクル
にてディスプレイメモリＩ４をコントロールし、動作し
ている。
まず、ＲＥＡＤサイクルから動作説明を行なう。
基本クロック（２ＸＣＣＬＫ）の立下番）でＣＲＴ コ
ントローラＺ２よりＲＡＳ 信号とアドレス情報（ＡＤ
Ｄ）が生成出力される。ここで生成されるＲＡＳ 信号
はメモリ制御回路３１に入力され、ここでメモリＲＡＳ
信号（ＭＲＡＳ） が生成さｉ′Ｌ。
ントローラＺ２よりＲＡＳ 信号とアドレス情報（ＡＤ
Ｄ）が生成出力される。ここで生成されるＲＡＳ 信号
はメモリ制御回路３１に入力され、ここでメモリＲＡＳ
信号（ＭＲＡＳ） が生成さｉ′Ｌ。
且つＭＣＡ３信号生成の基になる制御信踵ＭＣＡ３ 。
〜、が生成出力される。ＣＲＴ コントローラ１２から
出力されたアドレス情報（’ＡＤＤ）はＲＡＳ信翳の立
下１）でアドレスレジスタ１９にラッチされる。ラッチ
されたアドレス情報はアドレスセレクタ２ｏへ供給され
、ロードアドレス／カラムアドレスに切替えられ、ディ
スプレイメモリ１４のアクセスアドレスとなる。
出力されたアドレス情報（’ＡＤＤ）はＲＡＳ信翳の立
下１）でアドレスレジスタ１９にラッチされる。ラッチ
されたアドレス情報はアドレスセレクタ２ｏへ供給され
、ロードアドレス／カラムアドレスに切替えられ、ディ
スプレイメモリ１４のアクセスアドレスとなる。
ここで、カラムアドレスの下位２ビツトはメモリ制御回
路３Ｉから出力されるアドレス信号（Ｍ ＣＮ Ｔ Ａ
Ｄｏ 、、）がアドレスセレクタ２ｏによって選ばれ
る。この時、メモリ制御回路３１がら制御信号（ＭＣｋ
Ｓｏ〜３）が順次用され、オア回路２８を介してディス
プレイメモリ１４にメモ１ｊｃＡｓ 信号（ＭＣＡ８）
が連続供給される。
路３Ｉから出力されるアドレス信号（Ｍ ＣＮ Ｔ Ａ
Ｄｏ 、、）がアドレスセレクタ２ｏによって選ばれ
る。この時、メモリ制御回路３１がら制御信号（ＭＣｋ
Ｓｏ〜３）が順次用され、オア回路２８を介してディス
プレイメモリ１４にメモ１ｊｃＡｓ 信号（ＭＣＡ８）
が連続供給される。
このことによｌ）ディスプレイメモリ１４から順次出力
（Ｍ ０ＵＴ） が得られ、ＬＤ ＥＮＢ、 信号がア
クティブのときゲート２９出カＬＤｏ〜ＬＤｓが生成さ
れ、シフトレジスタ１５〜１８にセットされる。一方、
ＬＤ ＢＮＢ、信号がアクティブの時、ディスプレイメ
モリ１４出力（Ｍ ＯＵ’Ｉ’）はゲート３０出力ＬＤ
、〜ＬＤ、によりシフトレジスタ２１〜２イヘセツトさ
れる。シフトレジスタ１５〜１８に設定されたデータは
アンド回路２５の入力条件が成立（ＤＬ ＢＬＡＮＫ；
１．＄ＣＬＫ。
（Ｍ ０ＵＴ） が得られ、ＬＤ ＥＮＢ、 信号がア
クティブのときゲート２９出カＬＤｏ〜ＬＤｓが生成さ
れ、シフトレジスタ１５〜１８にセットされる。一方、
ＬＤ ＢＮＢ、信号がアクティブの時、ディスプレイメ
モリ１４出力（Ｍ ＯＵ’Ｉ’）はゲート３０出力ＬＤ
、〜ＬＤ、によりシフトレジスタ２１〜２イヘセツトさ
れる。シフトレジスタ１５〜１８に設定されたデータは
アンド回路２５の入力条件が成立（ＤＬ ＢＬＡＮＫ；
１．＄ＣＬＫ。
；１）したとき、オア回路２７を介しＣＲＴ 表示器３
３へ出力される。又、シフトレジスタ２１〜２４に設定
されたデータはアンド回路２６の入力条件が成立（ＤＬ
ＢＬＡＮＫ；１．＄ＣＬＫ；１）したとき、オア回路
２２を介してＣＲＴ 表示器３３へ出力される。
３へ出力される。又、シフトレジスタ２１〜２４に設定
されたデータはアンド回路２６の入力条件が成立（ＤＬ
ＢＬＡＮＫ；１．＄ＣＬＫ；１）したとき、オア回路
２２を介してＣＲＴ 表示器３３へ出力される。
次に、リード・モデファイ・ライトサイクル時の動作に
つき説明する。マイクロプロセッサＩＩがＣＲＴ コン
トローラ１２に対し、描画コマンドを発すると、ＣＲＴ
コントローラ１２はリードΦモデファイ争ライトサイ
クルにて描画動作を行なう。まず、基本クロック（２Ｘ
ＣＣＬＫ）の立下Ｇ）信号にてＣＲＴ コントローラ
１２からＲＡＳ 信号とアドレス情報（ＡＤＤ ； Ａ
Ｄｏ”＝＋ｓ ）が出力され、そのアドレスはアドレス
レジスタｔ９にラッチされる。ＲＡ８信畦はメモリ制御
回路３１に供給され、これに基づき、メモリ制御回路３
１はディスプレイメモｌ １４に対しＭＲＡＳ、Ｍ’Ｃ
ＡＳ信号を生成出力する。ディスプレイメモリ１４は、
このλ１ＲＡｓ、ＭＣＡ３の両信号が与えられると所定
のアドレスに該当するメモリデータ（Ｍ ０ＵＴ） を
出力する。そして、この内容はＤＢ ＩＮ信号にてバス
ドライバ１３がイネーブルと３．＋１、アドレスバス（
ＡＤＲ）を介してＣＲＴ コントローラＩ２にＲＥＡＤ
される。
つき説明する。マイクロプロセッサＩＩがＣＲＴ コン
トローラ１２に対し、描画コマンドを発すると、ＣＲＴ
コントローラ１２はリードΦモデファイ争ライトサイ
クルにて描画動作を行なう。まず、基本クロック（２Ｘ
ＣＣＬＫ）の立下Ｇ）信号にてＣＲＴ コントローラ
１２からＲＡＳ 信号とアドレス情報（ＡＤＤ ； Ａ
Ｄｏ”＝＋ｓ ）が出力され、そのアドレスはアドレス
レジスタｔ９にラッチされる。ＲＡ８信畦はメモリ制御
回路３１に供給され、これに基づき、メモリ制御回路３
１はディスプレイメモｌ １４に対しＭＲＡＳ、Ｍ’Ｃ
ＡＳ信号を生成出力する。ディスプレイメモリ１４は、
このλ１ＲＡｓ、ＭＣＡ３の両信号が与えられると所定
のアドレスに該当するメモリデータ（Ｍ ０ＵＴ） を
出力する。そして、この内容はＤＢ ＩＮ信号にてバス
ドライバ１３がイネーブルと３．＋１、アドレスバス（
ＡＤＲ）を介してＣＲＴ コントローラＩ２にＲＥＡＤ
される。
ＣＲＴ コントローラ１２はＲＢ Ａ Ｄ ｌ、たデー
タをモデファイし、４クロツク目の立上り信号でアドレ
スバス（ＡＤＨ）に出力する。このデータをＤＢ ＩＮ
信号によ番）生成されるライトイネーブル信号（ＷＥ）
ｔｃ基づき、ディスプレイメモリ１４に書込む。
タをモデファイし、４クロツク目の立上り信号でアドレ
スバス（ＡＤＨ）に出力する。このデータをＤＢ ＩＮ
信号によ番）生成されるライトイネーブル信号（ＷＥ）
ｔｃ基づき、ディスプレイメモリ１４に書込む。
尚、本発明実施例では、メモリ制御回路３１によｌ）生
成されるカラムアドレスを下位２ビツトとし、表示タイ
ミングにて４ワード読出す構成としたが、これに限定さ
れるものではない。
成されるカラムアドレスを下位２ビツトとし、表示タイ
ミングにて４ワード読出す構成としたが、これに限定さ
れるものではない。
ビット数を可変することによ【」読出すワード数もメモ
リ速度の許す限り可能となる。
リ速度の許す限り可能となる。
以上説明の如く本発明によればメモリプレーンを複数枚
用意する必要が方くなり、メモリ容量を節約できると共
に、表示タイミングにて描画タイミングで使用する表示
データも合わせて読出すことができるため、描画スピー
ドが向上する。
用意する必要が方くなり、メモリ容量を節約できると共
に、表示タイミングにて描画タイミングで使用する表示
データも合わせて読出すことができるため、描画スピー
ドが向上する。
本発明によれば、特に非表示期間のみ描画するシステム
と比べて描画スピードは４〜６倍向上する。
と比べて描画スピードは４〜６倍向上する。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャートである。 ＩＩ・・・マイクロプロセッサ（μ ＣＰＵ”１１２・
・・ＣＲＴコントローラ（ＣＲＴＣ’）１３・・・パス
ドライバ（ＢＩ）） １４・・・ディスプレイメモリ（Ｍ Ｅ Ｍ ）１５〜
１８ 、２１〜２４・・・シフトレジスタ（Ｐ／Ｓ ）
ｌ９・・・アドレスレジスタ（ＡＲ） ２０・・・アドレスセレクタ（’ＡＤＲ５ＥＬ）２５．
２６・・・アンド回路 ２７．２８・・・オア回路 ２９．３０・・・ゲート ３１・・・メモリ制御回路（ＭＣＣ） ３２・・・タイミング制御回路（ＴＣＣ）３３・、・Ｃ
ＲＴ 表示器 出願人代理人 弁理士 鈴 圧式 彦
発明実施例の動作を示すタイミングチャートである。 ＩＩ・・・マイクロプロセッサ（μ ＣＰＵ”１１２・
・・ＣＲＴコントローラ（ＣＲＴＣ’）１３・・・パス
ドライバ（ＢＩ）） １４・・・ディスプレイメモリ（Ｍ Ｅ Ｍ ）１５〜
１８ 、２１〜２４・・・シフトレジスタ（Ｐ／Ｓ ）
ｌ９・・・アドレスレジスタ（ＡＲ） ２０・・・アドレスセレクタ（’ＡＤＲ５ＥＬ）２５．
２６・・・アンド回路 ２７．２８・・・オア回路 ２９．３０・・・ゲート ３１・・・メモリ制御回路（ＭＣＣ） ３２・・・タイミング制御回路（ＴＣＣ）３３・、・Ｃ
ＲＴ 表示器 出願人代理人 弁理士 鈴 圧式 彦
Claims (1)
- ダイナミックＲＡＭ をディスプレイメモリと［７で用
い、表示すイクルとデータの更新サイクルを時分割にて
コントロールすることによ１］メモリアクセスを行なう
表示装置において、ＲＡＳ信号が供給された後、上記デ
ィスプレイメモリから所定長のデータを連続ＲＦｉＡＤ
するためにＣＡＳ 信号を生成出力する他、表示すビク
ル時、カラムアドレスの下位ｎビットを生成出力するメ
モリ制御回路と５該メモリ制御回路よ（〕出力されるア
ドレス情報も含め、外部より供給されるアドレス情報（
ロー／カラム）を入力と１７、いずれか一方をディスプ
レイメモリのアクセスアドレスとして出力するアドレス
セレクタとを有し、表示サイクル時、上記アドレスセレ
クタによ（）メモ＋１制御回路から出力されるカラムア
ドレスが選択供給され、ＣＡＳ 信号を連続供給するこ
とによＩ）、所望とする表示データを２ｎワード読出す
ことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113040A JPS604984A (ja) | 1983-06-23 | 1983-06-23 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113040A JPS604984A (ja) | 1983-06-23 | 1983-06-23 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604984A true JPS604984A (ja) | 1985-01-11 |
Family
ID=14601954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113040A Pending JPS604984A (ja) | 1983-06-23 | 1983-06-23 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190380A (ja) * | 1985-02-20 | 1986-08-25 | 株式会社日立製作所 | ブラウン管表示装置 |
| JPS62248030A (ja) * | 1985-12-30 | 1987-10-29 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | ラスタ走査ビデオ制御装置において更新プロセスと表示プロセスとの間で表示メモリをプログラム可能に振り分ける装置 |
-
1983
- 1983-06-23 JP JP58113040A patent/JPS604984A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190380A (ja) * | 1985-02-20 | 1986-08-25 | 株式会社日立製作所 | ブラウン管表示装置 |
| JPS62248030A (ja) * | 1985-12-30 | 1987-10-29 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | ラスタ走査ビデオ制御装置において更新プロセスと表示プロセスとの間で表示メモリをプログラム可能に振り分ける装置 |
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