JPH0721776B2 - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPH0721776B2 JPH0721776B2 JP62264099A JP26409987A JPH0721776B2 JP H0721776 B2 JPH0721776 B2 JP H0721776B2 JP 62264099 A JP62264099 A JP 62264099A JP 26409987 A JP26409987 A JP 26409987A JP H0721776 B2 JPH0721776 B2 JP H0721776B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- processor
- cache
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概要〕 キャッシュメモリの制御方式に関し、 キャッシュメモリを使用する計算機システムに於けるブ
ロック転送ハードウェアの高速化を目的とし、 主メモリ、キャッシュメモリ、及びプロセッサを主体と
して構成され、前記主メモリ内の複数アドレスのデータ
毎に一つのブロックを構成し、該ブロック単位に前記主
メモリから前記キャッシュメモリへの書込みを行う計算
機システムに於いて、前記主メモリにニブルアクセスモ
ードを備えると共に、前記プロセッサに通常のアクセス
タイミング信号を与える他、該通常のアクセスタイミン
グ信号とは異なるニブルアクセス用のタイミング信号を
発生する信号発生手段を備え、前記プロセッサが前記キ
ャッシュメモリをミスヒットした時、前記プロセッサは
前記主メモリに与えるタイミング信号を前記ニブルアク
セス用のタイミング信号に切替え、ニブルアクセスして
データを読出し、同時該データの所属するブロック内の
全データを前記キャッシュメモリに書き込む様に構成す
る。
ロック転送ハードウェアの高速化を目的とし、 主メモリ、キャッシュメモリ、及びプロセッサを主体と
して構成され、前記主メモリ内の複数アドレスのデータ
毎に一つのブロックを構成し、該ブロック単位に前記主
メモリから前記キャッシュメモリへの書込みを行う計算
機システムに於いて、前記主メモリにニブルアクセスモ
ードを備えると共に、前記プロセッサに通常のアクセス
タイミング信号を与える他、該通常のアクセスタイミン
グ信号とは異なるニブルアクセス用のタイミング信号を
発生する信号発生手段を備え、前記プロセッサが前記キ
ャッシュメモリをミスヒットした時、前記プロセッサは
前記主メモリに与えるタイミング信号を前記ニブルアク
セス用のタイミング信号に切替え、ニブルアクセスして
データを読出し、同時該データの所属するブロック内の
全データを前記キャッシュメモリに書き込む様に構成す
る。
本発明はキャッシュメモリを使用する計算機システムに
於けるブロック転送ハードウェアの高速化方式に関する
ものである。
於けるブロック転送ハードウェアの高速化方式に関する
ものである。
第５図はキャッシュメモリを使用する計算機の一例を示
す図である。
す図である。
第６図（ａ）〜（ｄ）は従来技術の説明図である。
図中、１はプロセッサ、２は主メモリ、３はキャッシュ
メモリ、４はアドレスバス、５はデータバスである。尚
以下全図を通じ同一記号は同一対象物を表す。
メモリ、４はアドレスバス、５はデータバスである。尚
以下全図を通じ同一記号は同一対象物を表す。
従来の技術に依ると、キャッシュメモリ３（以下簡単化
してキャッシュと云う）を使用する計算機に於いて、主
メモリ２からキャッシュ３へデータ転送を行う時には、
複数バイト（ｎバイト）単位で行われる。
してキャッシュと云う）を使用する計算機に於いて、主
メモリ２からキャッシュ３へデータ転送を行う時には、
複数バイト（ｎバイト）単位で行われる。
此処でキャッシュ３とはメモリアクセス速度を改善する
ために、プロセッサ１と主メモリ２の間に置かれた少容
量の高速バッファメモリのことである。
ために、プロセッサ１と主メモリ２の間に置かれた少容
量の高速バッファメモリのことである。
キャッシュ３は主メモリ２の一部をコピーとして保持
し、プロセッサ１が主メモリ２にアクセスする際、先づ
キャッシュ３にアクセスし、必要なデータが其処にあれ
ば（ヒットと云う）、此れを使用し、若し無ければ（ミ
スヒットと云う）、主メモリ２にアクセスしてデータを
読取り、同時に此のデータをキャッシュ３に格納する。
し、プロセッサ１が主メモリ２にアクセスする際、先づ
キャッシュ３にアクセスし、必要なデータが其処にあれ
ば（ヒットと云う）、此れを使用し、若し無ければ（ミ
スヒットと云う）、主メモリ２にアクセスしてデータを
読取り、同時に此のデータをキャッシュ３に格納する。
此の様にキャッシュ３は主メモリ２に比し高速読出しが
出来るので、ヒットする確率が高いと高速読出しを行う
ことが出来る。
出来るので、ヒットする確率が高いと高速読出しを行う
ことが出来る。
従来此の様なデータ転送を実現する方法としては下記の
方法が採られていた。
方法が採られていた。
ｋバイト単位のデータ転送をn/k回繰り返す方法。尚
ｎ、ｋは共に正の整数でｎ＞ｋで、データバス５のデー
タ幅はｋバイトである。
ｎ、ｋは共に正の整数でｎ＞ｋで、データバス５のデー
タ幅はｋバイトである。
キャッシュ３と主メモリ２間のデータバス５をｎバイ
ト幅とする方法。
ト幅とする方法。
の方法は第６図（ａ）に示す様に、プロセッサ１がア
ドレスバス４を介して主メモリ２のアドレス“××00"
にアクセスし、此処に格納されていたデータ“A"をデー
タバス５を介して読取り、次にアドレス“××01"にア
クセスして、データ“B"を読取り、次にアドレス“××
10"にアクセスてデータ“C"を読取り、最後にアドレス
“××11"にアクセスてデータ“D"を読取ることによ
り、１ブロックに所属する複数個のデータを読取る方法
である。
ドレスバス４を介して主メモリ２のアドレス“××00"
にアクセスし、此処に格納されていたデータ“A"をデー
タバス５を介して読取り、次にアドレス“××01"にア
クセスして、データ“B"を読取り、次にアドレス“××
10"にアクセスてデータ“C"を読取り、最後にアドレス
“××11"にアクセスてデータ“D"を読取ることによ
り、１ブロックに所属する複数個のデータを読取る方法
である。
の方法は第６図（ｃ）に示す様に、プロセッサ１がア
ドレスバス４を介して主メモリ２のアドレス“××”に
アクセスし、此処に格納されていたデータ“ABCD"をデ
ータバス５を介して読取る方法である。
ドレスバス４を介して主メモリ２のアドレス“××”に
アクセスし、此処に格納されていたデータ“ABCD"をデ
ータバス５を介して読取る方法である。
然しながらの方法は第６図（ｂ）に示す様に、主メモ
リ２に対してn/k回アクセス（図示の例では４回）する
必要があるので、ブロック転送に要する時間T1は長くな
ると云う問題点がある。又の方法は第６図（ｄ）に示
す様に、アクセス回数は１回であるのでブロック転送に
要する時間T2は短くなるが、反面、データバス５のデー
タ幅がｎバイトと広くなるので、ハードウェアが複雑と
なると云う問題点があった。
リ２に対してn/k回アクセス（図示の例では４回）する
必要があるので、ブロック転送に要する時間T1は長くな
ると云う問題点がある。又の方法は第６図（ｄ）に示
す様に、アクセス回数は１回であるのでブロック転送に
要する時間T2は短くなるが、反面、データバス５のデー
タ幅がｎバイトと広くなるので、ハードウェアが複雑と
なると云う問題点があった。
上記問題点は第１図の原理図に示す様に、主メモリ２、
キャッシュメモリ３、及びプロセッサ１を主体として構
成され、主メモリ２内の複数アドレスのデータ毎に一つ
のブロックを構成し、該ブロック単位に主メモリ２から
キャッシュメモリ３への書込みを行う計算機システムに
於いて、主メモリ２にニブルアクセスモード（行アドレ
スを外部から指定し、列アドレスを外部から指定するこ
となく内部で処理して変化させ連続する列アドレスにア
クセスするモード）を備えると共に、プロセッサ１に通
常のアクセスタイミング信号を与える他、通常のアクセ
スタイミング信号とは異なるニブルアクセス用のタイミ
ング信号を発生する信号発生手段を備え、プロセッサ１
が前記キャッシュメモリをミスヒットした時、プロセッ
サ１は主メモリ２に与えるタイミング信号をニブルアク
セス用のタイミング信号に切替え、ニブルアクセスして
データを読出し、同時該データの所属するブロック内の
全データをキャッシュメモリに書き込むことにより解決
される。
キャッシュメモリ３、及びプロセッサ１を主体として構
成され、主メモリ２内の複数アドレスのデータ毎に一つ
のブロックを構成し、該ブロック単位に主メモリ２から
キャッシュメモリ３への書込みを行う計算機システムに
於いて、主メモリ２にニブルアクセスモード（行アドレ
スを外部から指定し、列アドレスを外部から指定するこ
となく内部で処理して変化させ連続する列アドレスにア
クセスするモード）を備えると共に、プロセッサ１に通
常のアクセスタイミング信号を与える他、通常のアクセ
スタイミング信号とは異なるニブルアクセス用のタイミ
ング信号を発生する信号発生手段を備え、プロセッサ１
が前記キャッシュメモリをミスヒットした時、プロセッ
サ１は主メモリ２に与えるタイミング信号をニブルアク
セス用のタイミング信号に切替え、ニブルアクセスして
データを読出し、同時該データの所属するブロック内の
全データをキャッシュメモリに書き込むことにより解決
される。
本発明によると、プロセッサ１はキャッシュメモリ３を
ヒットしてデータを読取り、若しミスヒットした時は、
主メモリ２にニブルアクセスしてデータを読出し、同時
に該当データの所属するブロック内の全データをキャッ
シュメモリ３に書き込む。即ち、キャッシュメモリ３に
対してブロック転送する際に、転送するブロックのデー
タ量とニブルアクセスにより転送されるデータ量、つま
り、ブロックを一致させているので高速にデータ転送が
可能である。
ヒットしてデータを読取り、若しミスヒットした時は、
主メモリ２にニブルアクセスしてデータを読出し、同時
に該当データの所属するブロック内の全データをキャッ
シュメモリ３に書き込む。即ち、キャッシュメモリ３に
対してブロック転送する際に、転送するブロックのデー
タ量とニブルアクセスにより転送されるデータ量、つま
り、ブロックを一致させているので高速にデータ転送が
可能である。
第２図は本発明の一実施例を示す図である。
第３図（ａ）はヒット時のタイムチャートである。
第３図（ｂ）はミスヒット時のタイムチャートである。
第４図（ａ）、（ｂ）は夫々ニブルアクセスの説明図で
ある。
ある。
図中、６〜９は夫々ゲートであり、又主メモリ２として
ニブルアクセスモードを有する市販のメモリを使用す
る。更にプロセッサ１には通常のアクセスタイミング信
号を主メモリ２に与える他、此のタイミング信号とは異
なるニブルアクセスのためのタイミング信号を主メモリ
２に与えるための信号発生回路を設ける。即ち、主メモ
リ２はプロセッサ１より与えられるタイミング信号に応
じてニブルアクセスモードと通常のアクセスモードとに
切り替えられる。
ニブルアクセスモードを有する市販のメモリを使用す
る。更にプロセッサ１には通常のアクセスタイミング信
号を主メモリ２に与える他、此のタイミング信号とは異
なるニブルアクセスのためのタイミング信号を主メモリ
２に与えるための信号発生回路を設ける。即ち、主メモ
リ２はプロセッサ１より与えられるタイミング信号に応
じてニブルアクセスモードと通常のアクセスモードとに
切り替えられる。
本発明では主メモリ２からキャッシュ３へのデータ転送
にニブルアクセスを使用する。
にニブルアクセスを使用する。
ニブルアクセスは周知の通り、アドレスを一度与える
と、主メモリ２内のｎバイトのデータを、ｋバイトづつ
順次読出すアクセス手段である。
と、主メモリ２内のｎバイトのデータを、ｋバイトづつ
順次読出すアクセス手段である。
今仮に、第４図（ａ）に示す様に、主メモリ２内の アドレス“××00"に、データＡ、 アドレス“××01"に、データＢ、 アドレス“××10"に、データＣ、 アドレス“××11"に、データＤが夫々格納され、此れ
等のアドレスが１つのブロックを構成しているとする。
等のアドレスが１つのブロックを構成しているとする。
プロセッサ１が主メモリ２内の、例えば、アドレス“×
×10"にニブルアクセスした場合は、第４図（ｂ）に示
す様に、データＣ、データＤ、データＡ、及びデータＢ
を順次読出す方法である。
×10"にニブルアクセスした場合は、第４図（ｂ）に示
す様に、データＣ、データＤ、データＡ、及びデータＢ
を順次読出す方法である。
尚此の際、必ずしもブロックの先頭アドレス、即ち、ア
ドレス“××00"にアクセスする必要はなく、ブロック
内の任意のアドレスにアクセスすることにより、アドレ
スはラウンドアップされ、上述の例の様に、ブロック内
のデータが順次読出される。
ドレス“××00"にアクセスする必要はなく、ブロック
内の任意のアドレスにアクセスすることにより、アドレ
スはラウンドアップされ、上述の例の様に、ブロック内
のデータが順次読出される。
主メモリ２からキャッシュ３にデータを転送する時、此
のニブルアクセスを用いると、プロセッサ１は主メモリ
２内のアドレスを一回与えるだけでｎバイトのデータが
ｋバイトづつ順次読出されるので、従来技術の項で述べ
たの方法に比し高速なブロック転送が可能となる。
のニブルアクセスを用いると、プロセッサ１は主メモリ
２内のアドレスを一回与えるだけでｎバイトのデータが
ｋバイトづつ順次読出されるので、従来技術の項で述べ
たの方法に比し高速なブロック転送が可能となる。
更に前述した様に、最初に主メモリ２に対し与えるアド
レスは必ずしも所定ブロックの先頭アドレスである必要
がないので、プロセッサ１は必要なデータ（第４図の例
ではデータＣである）を最初に読出すことが可能とな
る。一方キャッシュ３と主メモリ２間のデータバスの幅
はｋバイトで良いので、従来技術の項で述べたの方法
の様に、特に拡げる必要は無いのでハードウェアが簡単
化出来る。
レスは必ずしも所定ブロックの先頭アドレスである必要
がないので、プロセッサ１は必要なデータ（第４図の例
ではデータＣである）を最初に読出すことが可能とな
る。一方キャッシュ３と主メモリ２間のデータバスの幅
はｋバイトで良いので、従来技術の項で述べたの方法
の様に、特に拡げる必要は無いのでハードウェアが簡単
化出来る。
以下第２図に従って本発明の一実施例の説明を行う。
主メモリ２の読取りを行う場合、 プロセッサ１はゲート６を開き、キャッシュ３を参照
する。
する。
若し、プロセッサ１から発信したアドレスのデータが
キャッシュ３に在る時（ヒットした時）は、ゲート７を
開いてデータを取出す。
キャッシュ３に在る時（ヒットした時）は、ゲート７を
開いてデータを取出す。
此の場合のタイムチャートは第３図（ａ）に示す様に、
プロセッサ１がアドレスを発信後、キャッシュ３に対す
るアクセスタイムt1経過すると、キャッシュ３からデー
タが送出される。
プロセッサ１がアドレスを発信後、キャッシュ３に対す
るアクセスタイムt1経過すると、キャッシュ３からデー
タが送出される。
若し、プロセッサ１から発信したアドレスのデータが
キャッシュ３に無い時、即ち、ミスヒットと判断した時
は、主メモリ２に対してニブルアクセス用のタイミング
信号を出力すると共に、ゲート８とゲート９を開いて、
主メモリ２にニブルアクセスしてデータを読出す。同時
にゲート６とゲート７を開いて此の時のデータが存在す
るブロックの全データＡ、Ｂ、Ｃ、及びＤをキャッシュ
３に書き込んで置く。
キャッシュ３に無い時、即ち、ミスヒットと判断した時
は、主メモリ２に対してニブルアクセス用のタイミング
信号を出力すると共に、ゲート８とゲート９を開いて、
主メモリ２にニブルアクセスしてデータを読出す。同時
にゲート６とゲート７を開いて此の時のデータが存在す
るブロックの全データＡ、Ｂ、Ｃ、及びＤをキャッシュ
３に書き込んで置く。
此の場合のタイムチャートは第３図（ｂ）に示す様に、
プロセッサ１がアドレスを発信後、主メモリ２に対する
アクセスタイムt2経過すると、主メモリ２からデータが
送出され、引き続いて該データが所属するブロック内の
全てのデータがキャッシュ３に書き込まれる。
プロセッサ１がアドレスを発信後、主メモリ２に対する
アクセスタイムt2経過すると、主メモリ２からデータが
送出され、引き続いて該データが所属するブロック内の
全てのデータがキャッシュ３に書き込まれる。
以上詳細に説明した様に本発明によれば、データ読出し
に於いて、ミスヒットし、主メモリからブロック転送す
る場合、プロセッサが必要とするブロック内のデータか
ら送られて来るので、高速読出しが出来、ブロック転送
に要するハードウェアが簡単で、而もブロック転送が高
速で行われるため主メモリの占有率が少なくなるので、
主メモリを利用する他のユニットの効率が良くなると云
う大きい効果がある。
に於いて、ミスヒットし、主メモリからブロック転送す
る場合、プロセッサが必要とするブロック内のデータか
ら送られて来るので、高速読出しが出来、ブロック転送
に要するハードウェアが簡単で、而もブロック転送が高
速で行われるため主メモリの占有率が少なくなるので、
主メモリを利用する他のユニットの効率が良くなると云
う大きい効果がある。
第１図は本発明の原理図である。 第２図は本発明の一実施例を示す図である。 第３図（ａ）はヒット時のタイムチャートである。 第３図（ｂ）はミスヒット時のタイムチャートである。 第４図はニブルアクセスの説明図である。 第５図はキャッシュメモリを使用する計算機の一例を示
す図である。 第６図（ａ）〜（ｄ）は従来技術の説明図である。 図中、１はプロセッサ、２は主メモリ、３はキャッシュ
メモリ、４はアドレスバス、５はデータバス、６〜９は
夫々ゲートである。
す図である。 第６図（ａ）〜（ｄ）は従来技術の説明図である。 図中、１はプロセッサ、２は主メモリ、３はキャッシュ
メモリ、４はアドレスバス、５はデータバス、６〜９は
夫々ゲートである。
フロントページの続き (72)発明者 神阪 裕士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿保 憲一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 武居 正善 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭54−127634（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主メモリ（２）、キャッシュメモリ
（３）、及びプロセッサ（１）を主体として構成され、
前記主メモリ（２）内の複数アドレスのデータ毎に一つ
のブロックを構成し、該ブロック単位に前記主メモリ
（２）から前記キャッシュメモリ（３）への書込みを行
う計算機システムに於いて、 前記主メモリ（２）にニブルアクセスモードを備えると
共に、 前記プロセッサ（１）に通常のアクセスタイミング信号
を与える他、該通常のアクセスタイミング信号とは異な
るニブルアクセス用のタイミング信号を発生する信号発
生手段を備え、 前記プロセッサ（１）が前記キャッシュメモリ（３）を
ミスヒットした時、 前記プロセッサ（１）は前記主メモリ（２）に与えるタ
イミング信号を前記ニブルアクセス用のタイミング信号
に切替え、ニブルアクセスしてデータを読出し、同時に
該データの所属するブロック内の全データを前記キャッ
シュメモリ（３）に書き込むことを特徴とする計算機シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264099A JPH0721776B2 (ja) | 1987-10-20 | 1987-10-20 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264099A JPH0721776B2 (ja) | 1987-10-20 | 1987-10-20 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106241A JPH01106241A (ja) | 1989-04-24 |
| JPH0721776B2 true JPH0721776B2 (ja) | 1995-03-08 |
Family
ID=17398498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264099A Expired - Lifetime JPH0721776B2 (ja) | 1987-10-20 | 1987-10-20 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721776B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4189770A (en) * | 1978-03-16 | 1980-02-19 | International Business Machines Corporation | Cache bypass control for operand fetches |
-
1987
- 1987-10-20 JP JP62264099A patent/JPH0721776B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01106241A (ja) | 1989-04-24 |
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