JPH04139549A - メモリインターリーブ制御方式 - Google Patents
メモリインターリーブ制御方式Info
- Publication number
- JPH04139549A JPH04139549A JP26439390A JP26439390A JPH04139549A JP H04139549 A JPH04139549 A JP H04139549A JP 26439390 A JP26439390 A JP 26439390A JP 26439390 A JP26439390 A JP 26439390A JP H04139549 A JPH04139549 A JP H04139549A
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- cpu
- address
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004513 sizing Methods 0.000 claims abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパーソナルコンピュータにおけるメモリインタ
ーリーブ制御方式に関する。
ーリーブ制御方式に関する。
従来この種のメモリインターリーブ制御方式は、ＣＰＵ
が持つバスサイズの最大のサイズに合ったアドレスコン
ベア回路を有しており、ＣＰＵの各種のバスサイズング
に対して効率的に変化するようなっていなかった。第２
図は、このような従来上述した従来のメモリインターリ
ーブ制御方式は、ＣＰＵの最大バスサイズングに合った
アドレスコンベア回路を有しているので、それ以下のバ
スサイズのアクセスが連続した時ＣＰＵのアクセス速度
を遅くし、効率が下がるという欠点をもっている。
が持つバスサイズの最大のサイズに合ったアドレスコン
ベア回路を有しており、ＣＰＵの各種のバスサイズング
に対して効率的に変化するようなっていなかった。第２
図は、このような従来上述した従来のメモリインターリ
ーブ制御方式は、ＣＰＵの最大バスサイズングに合った
アドレスコンベア回路を有しているので、それ以下のバ
スサイズのアクセスが連続した時ＣＰＵのアクセス速度
を遅くし、効率が下がるという欠点をもっている。
本発明は、ＣＰＵの各種のバスサイズングに合うよう制
御されたアドレスコンベア回路によってどのバスサイズ
ング効率が落ちないメモリインターリーブ制御方式を実
現することにある。
御されたアドレスコンベア回路によってどのバスサイズ
ング効率が落ちないメモリインターリーブ制御方式を実
現することにある。
本発明のメモリインターリーブ制御方式は、ＣＰＵの各
種のバスサイズングに合ったアドレスコンベア回路を有
する。
種のバスサイズングに合ったアドレスコンベア回路を有
する。
第１図は本発明の一実施例を示すブロック図であり、バ
スサイズが１６ビツトで２ウェイメモリインターリーブ
制御方式の主要部分を抜きだして示している。
スサイズが１６ビツトで２ウェイメモリインターリーブ
制御方式の主要部分を抜きだして示している。
本図において、メモリインターリーブ制御部１０は、ア
クセスするメモリがバンクＯかバンク１かを決定するア
ドレスビットＡＯＩと、アクセスのバスサイズを決定す
るアドレスビットＡＯＯおよびＢＨＥＯとを入力してイ
ンターリーブヒツトミスを決定するアドレスコンベア回
路部１１と、アドレスビットＡＯＩ、ＡＯＯ，ＢＨＥＯ
と、アドレスコンベア回路部１１からのインターリーブ
ヒツト・ミス通知信号１つとを入力して、メモリをコン
トロールするメモリタイミング信号生成部１２とを有し
ている。メモリタミング生成部１２からは、バンクＯの
メモリ１３やバンク１のメモリ１４へ出力されるメモリ
タイミング信号２０を有している。
クセスするメモリがバンクＯかバンク１かを決定するア
ドレスビットＡＯＩと、アクセスのバスサイズを決定す
るアドレスビットＡＯＯおよびＢＨＥＯとを入力してイ
ンターリーブヒツトミスを決定するアドレスコンベア回
路部１１と、アドレスビットＡＯＩ、ＡＯＯ，ＢＨＥＯ
と、アドレスコンベア回路部１１からのインターリーブ
ヒツト・ミス通知信号１つとを入力して、メモリをコン
トロールするメモリタイミング信号生成部１２とを有し
ている。メモリタミング生成部１２からは、バンクＯの
メモリ１３やバンク１のメモリ１４へ出力されるメモリ
タイミング信号２０を有している。
バンクＯのメモリ１３はバンクＯのハイバイト側のメモ
リ１５とバンク０のロウバイト側のメモリ１６とから成
り、バンク１のメモリ１４は、バンク１のハイバイト側
のメモリ１７とバンク１のロウバイト側のメモリ１８と
から成る。
リ１５とバンク０のロウバイト側のメモリ１６とから成
り、バンク１のメモリ１４は、バンク１のハイバイト側
のメモリ１７とバンク１のロウバイト側のメモリ１８と
から成る。
バンク０のメモリ１３から１６ビツトのデータが入出力
され、又バンク１のメモリ１４からも１６ビツトのデー
タが入出力され、両者をいっしょにした１６ビツトのデ
ータがデータ出力ＭＭＤＡＴＡとつながる。
され、又バンク１のメモリ１４からも１６ビツトのデー
タが入出力され、両者をいっしょにした１６ビツトのデ
ータがデータ出力ＭＭＤＡＴＡとつながる。
バンク０のメモリ１３は、偶数ワードアドレス領域のメ
モリであり、バンク１のメモリ１４は奇数ワードアドレ
ス領域のメモリであるので、アドレスビットＡＯＩの値
でバンク０のメモリ１３とバンク１のメモリ１４とに分
けられる。
モリであり、バンク１のメモリ１４は奇数ワードアドレ
ス領域のメモリであるので、アドレスビットＡＯＩの値
でバンク０のメモリ１３とバンク１のメモリ１４とに分
けられる。
ここでインターリーブヒツト・ミスの定義をする。イン
ターリーブヒツトとはそのアクセスがメモリのプリチャ
ージ時間を考慮せずアクセスできることをいいメモリア
クセスは高速になる６−方、インターリーブミスはその
アクセスがメモリのプリチャージ時間を考慮しなければ
ならないアクセスのことをいいメモリアクセスは遅延す
る。
ターリーブヒツトとはそのアクセスがメモリのプリチャ
ージ時間を考慮せずアクセスできることをいいメモリア
クセスは高速になる６−方、インターリーブミスはその
アクセスがメモリのプリチャージ時間を考慮しなければ
ならないアクセスのことをいいメモリアクセスは遅延す
る。
次に、インターリーブヒツトの条件を従来技術と比較す
る。
る。
従来の方式では前のアクセスと異なるバンクへのアクセ
ス時にヒツトとなる、つまりアドレスビットＡＯＩが前
のアクセスと異なる時だけヒツトとなる。それゆえ、第
２図ではアドレスコンベア回路部１１にアドレスビット
ＡＯＩＬか入力されない。
ス時にヒツトとなる、つまりアドレスビットＡＯＩが前
のアクセスと異なる時だけヒツトとなる。それゆえ、第
２図ではアドレスコンベア回路部１１にアドレスビット
ＡＯＩＬか入力されない。
これに対し本発明の方式では、従来の方式での条件に加
えて前のアクセスがバイトアクセス（８ビツトアクセス
）で今回のアクセスもハイドアクセスで、前のアクセス
と異なるバイトアクセス（ハイバイトとロウバイトの違
い）時にもビットにする、つまりアドレスビットＡＯＯ
の信号が前のアクセスと異なればヒツトとなるようにす
る。
えて前のアクセスがバイトアクセス（８ビツトアクセス
）で今回のアクセスもハイドアクセスで、前のアクセス
と異なるバイトアクセス（ハイバイトとロウバイトの違
い）時にもビットにする、つまりアドレスビットＡＯＯ
の信号が前のアクセスと異なればヒツトとなるようにす
る。
それゆえ第１図では各バイトごとにタイミング信号を分
けている。第３図にヒツト条件をまとめて示す。
けている。第３図にヒツト条件をまとめて示す。
アクセス時に、バイトアクセスが連続アドレスのアクセ
スならば、つまりアドレスビットＡＯ○の値が０”と１
”の交互に変わるアクセスならば、本発明の方式ではす
べてのアクセスがヒツトどなるのに対して、従来の方式
ではヒツトとミスが交互に表われることとなり、本発明
の方式の方がヒツト率は高くなる。
スならば、つまりアドレスビットＡＯ○の値が０”と１
”の交互に変わるアクセスならば、本発明の方式ではす
べてのアクセスがヒツトどなるのに対して、従来の方式
ではヒツトとミスが交互に表われることとなり、本発明
の方式の方がヒツト率は高くなる。
以上説明したように本発明は、ＣＰＵの各種のバスサイ
ズング合ったアドレスコンベア回路を有することによっ
てＣＰＵの各種のバスサイズングによる効率低下を防ぎ
、ＣＰＵのメモリアクセス速度の低下を防ぐ効果がある
。
ズング合ったアドレスコンベア回路を有することによっ
てＣＰＵの各種のバスサイズングによる効率低下を防ぎ
、ＣＰＵのメモリアクセス速度の低下を防ぐ効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一実施例を示すブロック図、第３図は従来方式と
本発明の方式とのインターリーブＨＩＴ／Ｍｉｓｓの条
件を表わした図である。 １０・・・メモリインターリーブ制御部、１１・・・ア
ドレスコンベア回路部、１２・・・メモリタイミング信
号生成部、１３・・・バンク０のメモリ、１４・・・バ
ンク１のメモリ、１５・・・バンクＯのハイバイト側の
メモリ、１６・・・バンク０のロウバイト側のメモリ、
１７・・・バンク１のハイバイト側のメモリ、１８・・
・バンク１のロウバイト側のメモリ、１つ・・・インタ
ーリーブヒツト・ミス通知信号、２０・・・メモリタイ
ミング信号。
従来の一実施例を示すブロック図、第３図は従来方式と
本発明の方式とのインターリーブＨＩＴ／Ｍｉｓｓの条
件を表わした図である。 １０・・・メモリインターリーブ制御部、１１・・・ア
ドレスコンベア回路部、１２・・・メモリタイミング信
号生成部、１３・・・バンク０のメモリ、１４・・・バ
ンク１のメモリ、１５・・・バンクＯのハイバイト側の
メモリ、１６・・・バンク０のロウバイト側のメモリ、
１７・・・バンク１のハイバイト側のメモリ、１８・・
・バンク１のロウバイト側のメモリ、１つ・・・インタ
ーリーブヒツト・ミス通知信号、２０・・・メモリタイ
ミング信号。
Claims (1)
- 最大バスサイズングだけでなくそれ以下のバスサイズン
グに対してもアクセスが最速となるよう構成されたアド
レスコンベア回路を有することを特徴とするメモリイン
ターリーブ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26439390A JPH04139549A (ja) | 1990-10-01 | 1990-10-01 | メモリインターリーブ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26439390A JPH04139549A (ja) | 1990-10-01 | 1990-10-01 | メモリインターリーブ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139549A true JPH04139549A (ja) | 1992-05-13 |
Family
ID=17402534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26439390A Pending JPH04139549A (ja) | 1990-10-01 | 1990-10-01 | メモリインターリーブ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139549A (ja) |
-
1990
- 1990-10-01 JP JP26439390A patent/JPH04139549A/ja active Pending
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