JPH07219765A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH07219765A JPH07219765A JP806094A JP806094A JPH07219765A JP H07219765 A JPH07219765 A JP H07219765A JP 806094 A JP806094 A JP 806094A JP 806094 A JP806094 A JP 806094A JP H07219765 A JPH07219765 A JP H07219765A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- resident
- storage device
- buffer memory
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 情報処理装置の性能向上を目的とする。
【構成】 制御記憶装置１は、常駐マイクロプログラム
を格納する常駐エリアと予め決められた容量の非常駐マ
イクロプログラムを格納する非常駐エリアを有する。バ
ッファメモリ９は、非常駐マイクロプログラムを格納す
る非常駐エリアと等しい大きさを有する。外部メモリ８
は、非常駐マイクロプログラムを格納する。ロード制御
回路６は、外部メモリ８に保持する非常駐マイクロプロ
グラムを制御記憶装置１の非常駐エリア及びバッファメ
モリへ交互にロード制御を行う。シーケンス制御回路７
は、制御記憶装置１の非常駐エリア及びバッファメモリ
９に交互にロードされた非常駐マイクロプログラムを一
方がロード中に読み出してマイクロプログラム命令の実
行を制御する。
を格納する常駐エリアと予め決められた容量の非常駐マ
イクロプログラムを格納する非常駐エリアを有する。バ
ッファメモリ９は、非常駐マイクロプログラムを格納す
る非常駐エリアと等しい大きさを有する。外部メモリ８
は、非常駐マイクロプログラムを格納する。ロード制御
回路６は、外部メモリ８に保持する非常駐マイクロプロ
グラムを制御記憶装置１の非常駐エリア及びバッファメ
モリへ交互にロード制御を行う。シーケンス制御回路７
は、制御記憶装置１の非常駐エリア及びバッファメモリ
９に交互にロードされた非常駐マイクロプログラムを一
方がロード中に読み出してマイクロプログラム命令の実
行を制御する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特にマイクロプログラム容量増加に伴い、
制御記憶装置以外の外部メモリにマイクロプログラムを
持つ情報処理装置に関する。
装置に関し、特にマイクロプログラム容量増加に伴い、
制御記憶装置以外の外部メモリにマイクロプログラムを
持つ情報処理装置に関する。
【０００２】
【従来の技術】マイクロプログラムにより制御される情
報処理装置においては、その性能を向上させるために、
近年ではますますマイクロプログラムの容量を増加させ
ることが必要になっている。しかし、一方では、装置価
格の低減などの要求のため、制御記憶装置の容量を容易
には増加できない状況にある。
報処理装置においては、その性能を向上させるために、
近年ではますますマイクロプログラムの容量を増加させ
ることが必要になっている。しかし、一方では、装置価
格の低減などの要求のため、制御記憶装置の容量を容易
には増加できない状況にある。
【０００３】これらの問題を解決するために、従来から
マイクロプログラム制御装置のオーバーレイ方式、キャ
ッシュ方式等が用いられている。これらの方式を用いる
マイクロプログラム制御装置は、情報処理装置内に持つ
制御記憶装置では保持することのできないマイクロプロ
グラムを、外部に持つ大容量メモリ上に記憶させ、この
外部のメモリに記憶したマイクロプログラムを複数のブ
ロックに分割し、必要に応じてブロック単位に情報処理
装置内の制御記憶装置にロードしてマイクロプロラムを
実行している。
マイクロプログラム制御装置のオーバーレイ方式、キャ
ッシュ方式等が用いられている。これらの方式を用いる
マイクロプログラム制御装置は、情報処理装置内に持つ
制御記憶装置では保持することのできないマイクロプロ
グラムを、外部に持つ大容量メモリ上に記憶させ、この
外部のメモリに記憶したマイクロプログラムを複数のブ
ロックに分割し、必要に応じてブロック単位に情報処理
装置内の制御記憶装置にロードしてマイクロプロラムを
実行している。
【０００４】
【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御装置におけるオーバーレイ方式やキャ
ッシュ方式では、外部の大容量メモリからロードするブ
ロックが非常に大きい場合、複数に分割されされたブロ
ックを、何度もロードする必要が生じる。このため、ロ
ード時間およびロード制御に伴う処理時間が大きくな
り、オーバーレイ処理やキャッシュ処理におけるオーバ
ーヘッドのために、情報処理装置の性能が低下するとい
う問題点があった。
ロプログラム制御装置におけるオーバーレイ方式やキャ
ッシュ方式では、外部の大容量メモリからロードするブ
ロックが非常に大きい場合、複数に分割されされたブロ
ックを、何度もロードする必要が生じる。このため、ロ
ード時間およびロード制御に伴う処理時間が大きくな
り、オーバーレイ処理やキャッシュ処理におけるオーバ
ーヘッドのために、情報処理装置の性能が低下するとい
う問題点があった。
【０００５】
【課題を解決するための手段】第１の発明は、マイクロ
プログラムの実行を制御するマイクロプログラム制御装
置において、常駐マイクロプログラムを格納する常駐領
域と予め決められた容量の非常駐マイクロプログラムを
格納する非常駐領域を有する制御記憶装置と、前記非常
駐マイクロプログラムを格納する前記非常駐領域と等し
い大きさのバッファメモリと、前記非常駐マイクロプロ
グラムを格納する外部メモリと、前記外部メモリに保持
する前記非常駐マイクロプログラムを前記制御記憶装置
の前記非常駐領域及び前記バッファメモリへ交互にロー
ド制御を行うロード制御回路と、前記制御記憶装置の前
記非常駐領域及び前記バッファメモリに交互にロードさ
れた前記非常駐マイクロプログラムを予め決められた順
序で読み出してマイクロプログラム命令の実行を制御す
るシーケンス制御回路を有することを特徴とする。
プログラムの実行を制御するマイクロプログラム制御装
置において、常駐マイクロプログラムを格納する常駐領
域と予め決められた容量の非常駐マイクロプログラムを
格納する非常駐領域を有する制御記憶装置と、前記非常
駐マイクロプログラムを格納する前記非常駐領域と等し
い大きさのバッファメモリと、前記非常駐マイクロプロ
グラムを格納する外部メモリと、前記外部メモリに保持
する前記非常駐マイクロプログラムを前記制御記憶装置
の前記非常駐領域及び前記バッファメモリへ交互にロー
ド制御を行うロード制御回路と、前記制御記憶装置の前
記非常駐領域及び前記バッファメモリに交互にロードさ
れた前記非常駐マイクロプログラムを予め決められた順
序で読み出してマイクロプログラム命令の実行を制御す
るシーケンス制御回路を有することを特徴とする。
【０００６】また、第２の発明は、マイクロプログラム
の実行を制御するマイクロプログラム制御装置におい
て、常駐マイクロプログラムを格納する常駐領域と予め
決められた容量の非常駐マイクロプログラムを格納する
非常駐領域を有する制御記憶装置と、前記非常駐マイク
ロプログラムを格納する前記非常駐領域と等しい大きさ
のバッファメモリと、前記非常駐領域の容量を１ブロッ
クとした場合の前記１ブロック以上であって前記１ブロ
ックの整数倍の容量の前記非常駐マイクロプログラムを
格納する外部メモリと、前記制御記憶装置の前記常駐領
域及び前記外部メモリを合わせた領域の論理アドレスを
保持する第１のアドレスレジスタと、前記第１のアドレ
スレジスタに保持された前記論理アドレスを前記制御記
憶装置の前記常駐領域及び前記非常駐領域を合わせた領
域のアドレスである物理アドレスに変換する物理アドレ
ス変換回路と、前記バッファメモリの第２のアドレスレ
ジスタと、前記制御記憶装置及び前記バッファメモリか
ら読み出されるマイクロプログラム命令を保持する読み
出しレジスタと、前記第１のアドレスレジスタにおける
前記論理アドレスの予め定められた上位ビットに基き前
記外部メモリに保持する前記非常駐マイクロプログラム
を前記ブロック単位にアドレスの下位の前記ブロックか
ら順番に前記制御記憶装置の前記非常駐領域及び前記バ
ッファメモリへ前記制御記憶装置の前記非常駐領域へは
データバスと前記第１のアドレスレジスタを介して前記
バッファメモリへは前記第２のアドレスレジスタと前記
データバスを介して交互にロード制御を行うロード制御
回路と、前記制御記憶装置の前記非常駐領域及び前記バ
ッファメモリに交互にロードされた前記非常駐マイクロ
プログラムを前記制御記憶装置の前記非常駐領域からは
前記バッファメモリにロード中に前記第１のアドレスレ
ジスタを介して前記バッファメモリからは前記制御記憶
装置の前記非常駐領域にロード中に前記第２のアドレス
レジスタを介して前記読み出しレジスタに読み出して前
記マイクロプログラム命令の実行を制御するシーケンス
制御回路を有することを特徴とする。
の実行を制御するマイクロプログラム制御装置におい
て、常駐マイクロプログラムを格納する常駐領域と予め
決められた容量の非常駐マイクロプログラムを格納する
非常駐領域を有する制御記憶装置と、前記非常駐マイク
ロプログラムを格納する前記非常駐領域と等しい大きさ
のバッファメモリと、前記非常駐領域の容量を１ブロッ
クとした場合の前記１ブロック以上であって前記１ブロ
ックの整数倍の容量の前記非常駐マイクロプログラムを
格納する外部メモリと、前記制御記憶装置の前記常駐領
域及び前記外部メモリを合わせた領域の論理アドレスを
保持する第１のアドレスレジスタと、前記第１のアドレ
スレジスタに保持された前記論理アドレスを前記制御記
憶装置の前記常駐領域及び前記非常駐領域を合わせた領
域のアドレスである物理アドレスに変換する物理アドレ
ス変換回路と、前記バッファメモリの第２のアドレスレ
ジスタと、前記制御記憶装置及び前記バッファメモリか
ら読み出されるマイクロプログラム命令を保持する読み
出しレジスタと、前記第１のアドレスレジスタにおける
前記論理アドレスの予め定められた上位ビットに基き前
記外部メモリに保持する前記非常駐マイクロプログラム
を前記ブロック単位にアドレスの下位の前記ブロックか
ら順番に前記制御記憶装置の前記非常駐領域及び前記バ
ッファメモリへ前記制御記憶装置の前記非常駐領域へは
データバスと前記第１のアドレスレジスタを介して前記
バッファメモリへは前記第２のアドレスレジスタと前記
データバスを介して交互にロード制御を行うロード制御
回路と、前記制御記憶装置の前記非常駐領域及び前記バ
ッファメモリに交互にロードされた前記非常駐マイクロ
プログラムを前記制御記憶装置の前記非常駐領域からは
前記バッファメモリにロード中に前記第１のアドレスレ
ジスタを介して前記バッファメモリからは前記制御記憶
装置の前記非常駐領域にロード中に前記第２のアドレス
レジスタを介して前記読み出しレジスタに読み出して前
記マイクロプログラム命令の実行を制御するシーケンス
制御回路を有することを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック
図、図２は、本実施例の論理アドレスと物理アドレス対
応を示す図、図３は、本実施例の物理アドレス変換回路
の構成例を示す図、図４は本発明の一例を示すタイミン
グチャートである。
図、図２は、本実施例の論理アドレスと物理アドレス対
応を示す図、図３は、本実施例の物理アドレス変換回路
の構成例を示す図、図４は本発明の一例を示すタイミン
グチャートである。
【０００９】本発明におけるマイクロプログラム制御装
置は、マイクロプログラムを保持する制御記憶装置１、
アドレスレジスタ２、物理アドレス変換回路３、読みだ
しレジスタ４、オーバーレイ検出回路５、ロード制御検
出回路６、シーケンス制御回路７、外部メモリ８、バッ
ファメモリ９、アドレスレジスタ１０、セレクタ１１、
１２、１３より構成されている。
置は、マイクロプログラムを保持する制御記憶装置１、
アドレスレジスタ２、物理アドレス変換回路３、読みだ
しレジスタ４、オーバーレイ検出回路５、ロード制御検
出回路６、シーケンス制御回路７、外部メモリ８、バッ
ファメモリ９、アドレスレジスタ１０、セレクタ１１、
１２、１３より構成されている。
【００１０】本実施例に示すマイクロプログラム容量は
１６ＫＷであり、制御記憶装置１（４ＫＷ）と外部メモ
リ８（１２ＫＷ）に保持されているものとする。
１６ＫＷであり、制御記憶装置１（４ＫＷ）と外部メモ
リ８（１２ＫＷ）に保持されているものとする。
【００１１】制御記憶装置１は、４ＫＷの容量を持ち、
最下位の６４ワードが非常駐エリアのオーバーレイ領域
として定義され、外部メモリ８に保持される非常中マイ
クロプログラムのロード領域となっている。
最下位の６４ワードが非常駐エリアのオーバーレイ領域
として定義され、外部メモリ８に保持される非常中マイ
クロプログラムのロード領域となっている。
【００１２】アドレスレジスタ２は、制御記憶装置１の
容量（４ＫＷ）および外部メモリ８の容量（１２ＫＷ）
を包含する図２に示す論理空間（１６ＫＷ）をアクセス
し得るビット数（１４ビット）の論理アドレスを保持す
る。
容量（４ＫＷ）および外部メモリ８の容量（１２ＫＷ）
を包含する図２に示す論理空間（１６ＫＷ）をアクセス
し得るビット数（１４ビット）の論理アドレスを保持す
る。
【００１３】物理アドレス変換回路３は、アドレスレジ
スタ２に保持された論理アドレスを入力とし、これを制
御記憶装置１に対する物理アドレスに変換する回路であ
り、図３に示すように、アドレスレジスタ２のビット
０、ビット１の何れかの値が「１」であるとき、即ち１
０００h 〜３ＦＦＦh に位置する外部メモリ８をアク
セスする場合には、図２の論理アドレスと物理アドレス
との対応図に示すように制御記憶装置１のオーバーレイ
領域をアクセスする物理アドレスに変換され、ビット
０、ビット１がともに「０」の場合は常駐領域をアクセ
スする物理アドレスに変換される。
スタ２に保持された論理アドレスを入力とし、これを制
御記憶装置１に対する物理アドレスに変換する回路であ
り、図３に示すように、アドレスレジスタ２のビット
０、ビット１の何れかの値が「１」であるとき、即ち１
０００h 〜３ＦＦＦh に位置する外部メモリ８をアク
セスする場合には、図２の論理アドレスと物理アドレス
との対応図に示すように制御記憶装置１のオーバーレイ
領域をアクセスする物理アドレスに変換され、ビット
０、ビット１がともに「０」の場合は常駐領域をアクセ
スする物理アドレスに変換される。
【００１４】読み出しレジスタ４は、制御記憶装置１と
バッファメモリ９から読み出されるマイクロプログラム
語を保持し、このレジスタよりマイクロプログラム語の
実行を行う。
バッファメモリ９から読み出されるマイクロプログラム
語を保持し、このレジスタよりマイクロプログラム語の
実行を行う。
【００１５】オーバーレイ検出回路５は、アドレスレジ
スタ２のビット０、ビット１の何れかが「１」であると
き、外部メモリ８からのオーバーレイ開始を検出する回
路である。
スタ２のビット０、ビット１の何れかが「１」であると
き、外部メモリ８からのオーバーレイ開始を検出する回
路である。
【００１６】ロード制御回路６は、オーバーレイ検出回
路５の出力により起動され、外部メモリ８からアドレス
レジスタ２に保持された論理アドレスが示す非常駐マイ
クロプログラムを図２に示す通り、２５６ワードのオー
バーレイ単位で１ブロック（６４ワード）毎に４回に分
割しロード制御を行う制御回路である。最初に制御記憶
装置１のオーバーレイ領域（６４ワード）にブロック１
（図２）のマイクロプログラムをロードし、続けてバッ
ファメモリ９（６４ワード）にブロック２（図２）、次
に制御記憶装置１のオーバーレイ領域（６４ワード）に
ブロック３（図２）、続けてバッファメモリ９へブロッ
ク４という具合に交互にロード制御を行う。尚、ロード
制御回路６から制御記憶装置１へはライトデータ１４、
ライト信号１５、ライトアドレス１７（論理アドレス）
を、バッファメモリ９へはライトデータ１４、ライト信
号１６、ライトアドレス１７（論理アドレスの下６ビッ
ト）を、シーケンス制御回路７へはライト信号１５、１
６、およびロード制御動作指示信号１８が出力され、こ
れらにより非常駐マイクロプログラムのロード処理が行
われる。
路５の出力により起動され、外部メモリ８からアドレス
レジスタ２に保持された論理アドレスが示す非常駐マイ
クロプログラムを図２に示す通り、２５６ワードのオー
バーレイ単位で１ブロック（６４ワード）毎に４回に分
割しロード制御を行う制御回路である。最初に制御記憶
装置１のオーバーレイ領域（６４ワード）にブロック１
（図２）のマイクロプログラムをロードし、続けてバッ
ファメモリ９（６４ワード）にブロック２（図２）、次
に制御記憶装置１のオーバーレイ領域（６４ワード）に
ブロック３（図２）、続けてバッファメモリ９へブロッ
ク４という具合に交互にロード制御を行う。尚、ロード
制御回路６から制御記憶装置１へはライトデータ１４、
ライト信号１５、ライトアドレス１７（論理アドレス）
を、バッファメモリ９へはライトデータ１４、ライト信
号１６、ライトアドレス１７（論理アドレスの下６ビッ
ト）を、シーケンス制御回路７へはライト信号１５、１
６、およびロード制御動作指示信号１８が出力され、こ
れらにより非常駐マイクロプログラムのロード処理が行
われる。
【００１７】シーケンス制御回路７は、ロード制御回路
６による制御記憶装置１へのマイクロプログラムロード
（６４ワード）完了後、続けて行われるバッファメモリ
９へのマイクロプログラムロード動作と平行して制御記
憶装置１にロードした１ブロック（６４Ｗ）のマイクロ
プログラムの実行制御を行い、同様にバッファメモリ９
へのマイクロプログラムロード（６４ワード）完了後、
制御記憶装置１へのマイクロプログラムロード動作と平
行してバッファメモリ９にロードした１ブロック（６４
ワード）の非常駐マイクロプログラムの実行制御を行
う。尚、シーケンス制御回路７は、ロード制御回路６か
らライト信号１５、１６とロード制御動作指示信号１８
を、アドレスレジスタ２からはオーバーレイ開始アドレ
スである論理アドレスを、またマイクロプログラム実行
中に読み出しレジスタ４からマイクロプログラム語が送
られる。そして、マイクロプログラムロード動作中のマ
イクロプログラム実行制御のため、アドレスレジスタ２
へ制御記憶装置１の起動アドレス（論理アドレス）を、
アドレスレジスタ１０へバッファメモリ９の起動アドレ
ス（論理アドレスの下６ビット）を起動アドレス信号１
９により送り、シーケンス制御指示信号２０で制御記憶
装置１のマイクロプログラムの実行を、シーケンス制御
指示信号２１でバッファメモリ９のマイクロプログラム
実行を制御している。
６による制御記憶装置１へのマイクロプログラムロード
（６４ワード）完了後、続けて行われるバッファメモリ
９へのマイクロプログラムロード動作と平行して制御記
憶装置１にロードした１ブロック（６４Ｗ）のマイクロ
プログラムの実行制御を行い、同様にバッファメモリ９
へのマイクロプログラムロード（６４ワード）完了後、
制御記憶装置１へのマイクロプログラムロード動作と平
行してバッファメモリ９にロードした１ブロック（６４
ワード）の非常駐マイクロプログラムの実行制御を行
う。尚、シーケンス制御回路７は、ロード制御回路６か
らライト信号１５、１６とロード制御動作指示信号１８
を、アドレスレジスタ２からはオーバーレイ開始アドレ
スである論理アドレスを、またマイクロプログラム実行
中に読み出しレジスタ４からマイクロプログラム語が送
られる。そして、マイクロプログラムロード動作中のマ
イクロプログラム実行制御のため、アドレスレジスタ２
へ制御記憶装置１の起動アドレス（論理アドレス）を、
アドレスレジスタ１０へバッファメモリ９の起動アドレ
ス（論理アドレスの下６ビット）を起動アドレス信号１
９により送り、シーケンス制御指示信号２０で制御記憶
装置１のマイクロプログラムの実行を、シーケンス制御
指示信号２１でバッファメモリ９のマイクロプログラム
実行を制御している。
【００１８】外部メモリ８は、制御記憶装置１に常駐す
ることのできないマイクロプログラム（８ＫＷ）を保持
するメモリである。
ることのできないマイクロプログラム（８ＫＷ）を保持
するメモリである。
【００１９】バッファメモリ９は、外部メモリ８に保持
する非常駐マイクロプログラムを実行する場合におい
て、前述した様に、２５６ワードのオーバーレイ単位の
うちの２ブロック（図２のブロック２，ブロック４））
が順番にロードされるバッファメモリである。読み出さ
れるマイクロプログラム語は、読み出しレジスタ４に送
出し、実行される。
する非常駐マイクロプログラムを実行する場合におい
て、前述した様に、２５６ワードのオーバーレイ単位の
うちの２ブロック（図２のブロック２，ブロック４））
が順番にロードされるバッファメモリである。読み出さ
れるマイクロプログラム語は、読み出しレジスタ４に送
出し、実行される。
【００２０】アドレスレジスタ１０は、バッファメモリ
９のアドレスレジスタであり、論理アドレス（１４ビッ
ト）の下位６ビット（６４ワード・アクセス）が保持さ
れる。
９のアドレスレジスタであり、論理アドレス（１４ビッ
ト）の下位６ビット（６４ワード・アクセス）が保持さ
れる。
【００２１】次に、図１に示す一実施例の動作を図４の
タイミングチャートに添って順を追い説明する。
タイミングチャートに添って順を追い説明する。
【００２２】タイミングチャートに示す一連の動作は、
制御記憶装置１に保持される常駐マイクロプログラムＡ
0 と、外部メモリ８に保持される非常駐マイクロプログ
ラムＢ（Ｂ0 ，Ｂ1 −−−Ｂ63（図２のブロック
１）），Ｃ（Ｃ0 ，Ｃ1 −−−Ｃ63（図２のブロック
２））のシーケンス制御である。
制御記憶装置１に保持される常駐マイクロプログラムＡ
0 と、外部メモリ８に保持される非常駐マイクロプログ
ラムＢ（Ｂ0 ，Ｂ1 −−−Ｂ63（図２のブロック
１）），Ｃ（Ｃ0 ，Ｃ1 −−−Ｃ63（図２のブロック
２））のシーケンス制御である。
【００２３】Ｔ1 タイミングにおいて、アドレスレジス
タ２にはＢ0 アドレスが、読み出しレジスタ４にはＡ0
アドレスが保持されている。このタイミングでＢ0 のア
ドレスにより、オーバーレイ検出回路５においてオーバ
ーレイ開始が検出され、ロード制御回路６を起動する。
タ２にはＢ0 アドレスが、読み出しレジスタ４にはＡ0
アドレスが保持されている。このタイミングでＢ0 のア
ドレスにより、オーバーレイ検出回路５においてオーバ
ーレイ開始が検出され、ロード制御回路６を起動する。
【００２４】Ｔ2 タイミングでは、シーケンス制御指示
信号２０がリセットされ、制御記憶装置１のマイクロプ
ログラム制御を抑止する。同時に、ロード制御指示信号
１８をセットし、アドレスＢ0 がシーケンス制御回路７
に送られる。
信号２０がリセットされ、制御記憶装置１のマイクロプ
ログラム制御を抑止する。同時に、ロード制御指示信号
１８をセットし、アドレスＢ0 がシーケンス制御回路７
に送られる。
【００２５】外部メモリ８からのマイクロプログラム・
ロード制御は、Ｔi 〜Ｔi+63タイミングにかけ制御記憶
装置１のオーバーレイ領域にブロック１（６４ワード）
がロードされる。この際、ライトデータ１４からはＢ0
，Ｂ1 −−−Ｂ63のマイクロプログラムが、またラ
イトアドレス１７からは、ライトデータに対応したアド
レスがライト信号１５と共に制御記憶装置１に送られ
る。一方、バッファメモリ９へのブロック２（６４ワー
ド）のロードは、連続してＴi+65のタイミングから行わ
れる。この際、ライトデータ１４からはＣ0 ，Ｃ1 −
−−Ｃ63のマイクロプログラムが、またライトアドレス
１７からは、ライトデータに対応したアドレスがライト
信号１６と共にバッファメモリ９に送られる。以後、マ
イクロプログラムＣのロードが完了後、ブロック３（６
４ワード）を制御記憶装置１へ、ブロック４（６４ワー
ド）をバッファメモリ９へ同様なロード制御を行ってい
く。
ロード制御は、Ｔi 〜Ｔi+63タイミングにかけ制御記憶
装置１のオーバーレイ領域にブロック１（６４ワード）
がロードされる。この際、ライトデータ１４からはＢ0
，Ｂ1 −−−Ｂ63のマイクロプログラムが、またラ
イトアドレス１７からは、ライトデータに対応したアド
レスがライト信号１５と共に制御記憶装置１に送られ
る。一方、バッファメモリ９へのブロック２（６４ワー
ド）のロードは、連続してＴi+65のタイミングから行わ
れる。この際、ライトデータ１４からはＣ0 ，Ｃ1 −
−−Ｃ63のマイクロプログラムが、またライトアドレス
１７からは、ライトデータに対応したアドレスがライト
信号１６と共にバッファメモリ９に送られる。以後、マ
イクロプログラムＣのロードが完了後、ブロック３（６
４ワード）を制御記憶装置１へ、ブロック４（６４ワー
ド）をバッファメモリ９へ同様なロード制御を行ってい
く。
【００２６】尚、マイクロプログラムＢの実行は、バッ
ファメモリ９へのマイクロプログラムＣのロードを実行
中に、制御記憶装置１において実行される。Ｔi+65のタ
イミングにおいて、起動アドレス１９よりアドレスＢ0
が転送され、Ｔi+66のタイミングにシーケンス制御指示
信号２０をセットし、読み出しレジスタ４に読み出され
たマイクロプログラム語Ｂ0 が実行され、シーケンス制
御を開始する。
ファメモリ９へのマイクロプログラムＣのロードを実行
中に、制御記憶装置１において実行される。Ｔi+65のタ
イミングにおいて、起動アドレス１９よりアドレスＢ0
が転送され、Ｔi+66のタイミングにシーケンス制御指示
信号２０をセットし、読み出しレジスタ４に読み出され
たマイクロプログラム語Ｂ0 が実行され、シーケンス制
御を開始する。
【００２７】マイクロプログラムＣの実行は、ブロック
３（６４ワード）が制御記憶装置１へロード中にバッフ
ァメモリ９から実行され、ブロック３（６４ワード）の
実行は、ブロック４（６４ワード）がバッファメモリ９
へロード中に制御記憶装置１から実行される。また、ブ
ロック４（６４ワード）の実行は、ブロック３（６４ワ
ード）の実行が完了後、バッファメモリ９から実行され
る。
３（６４ワード）が制御記憶装置１へロード中にバッフ
ァメモリ９から実行され、ブロック３（６４ワード）の
実行は、ブロック４（６４ワード）がバッファメモリ９
へロード中に制御記憶装置１から実行される。また、ブ
ロック４（６４ワード）の実行は、ブロック３（６４ワ
ード）の実行が完了後、バッファメモリ９から実行され
る。
【００２８】尚、オーバーレイ単位およびブロック単位
は任意であり、ブロック単位の変更に伴う制御記憶装置
１のオーバーレイ領域とバッファメモリの容量を変更す
ることで、外部メモリ８に保持される非常駐マイクロプ
ログラムを有効利用できる。
は任意であり、ブロック単位の変更に伴う制御記憶装置
１のオーバーレイ領域とバッファメモリの容量を変更す
ることで、外部メモリ８に保持される非常駐マイクロプ
ログラムを有効利用できる。
【００２９】
【発明の効果】以上説明した通り、本実施例に示すマイ
クロプログラム制御装置は、１回のオーバーレイ単位を
複数のブロックに分割し、制御記憶装置１のオーバーレ
イ領域と、バッファメモリ９に交互にロードし、一方が
ロード中に他方のマイクロプログラムを実行させる制御
方式を持たせたことにより、見かけ上のロード制御時間
を大幅に削減でき、マイクロプログラムのオーバーレイ
による情報処理装置の性能の低下を防止することができ
る効果がある。
クロプログラム制御装置は、１回のオーバーレイ単位を
複数のブロックに分割し、制御記憶装置１のオーバーレ
イ領域と、バッファメモリ９に交互にロードし、一方が
ロード中に他方のマイクロプログラムを実行させる制御
方式を持たせたことにより、見かけ上のロード制御時間
を大幅に削減でき、マイクロプログラムのオーバーレイ
による情報処理装置の性能の低下を防止することができ
る効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の論理アドレスと物理アドレス対応を
示す図である。
示す図である。
【図３】本実施例の物理アドレス変換回路の構成例を示
す図である。
す図である。
【図４】本発明の一例を示すタイミングチャートであ
る。
る。
１ 制御記憶装置 ２ アドレスレジスタ ３ 物理アドレス変換回路 ４ 読み出しレジスタ ５ オーバーレイ検出回路 ６ ロード制御回路 ７ シーケンス制御回路 ８ 外部メモリ ９ バッファメモリ １０ アドレスレジスタ １１〜１３ セレクタ １４ ライトデータ １５，１６ ライト信号 １７ ライトアドレス １８ ロード制御指示信号 １９ 起動アドレス ２０，２１ シーケンス制御指示信号
Claims (2)
- 【請求項１】 マイクロプログラムの実行を制御するマ
イクロプログラム制御装置において、常駐マイクロプロ
グラムを格納する常駐領域と予め決められた容量の非常
駐マイクロプログラムを格納する非常駐領域を有する制
御記憶装置と、前記非常駐マイクロプログラムを格納す
る前記非常駐領域と等しい大きさのバッファメモリと、
前記非常駐マイクロプログラムを格納する外部メモリ
と、前記外部メモリに保持する前記非常駐マイクロプロ
グラムを前記制御記憶装置の前記非常駐領域及び前記バ
ッファメモリへ交互にロード制御を行うロード制御回路
と、前記制御記憶装置の前記非常駐領域及び前記バッフ
ァメモリに交互にロードされた前記非常駐マイクロプロ
グラムを予め決められた順序で読み出してマイクロプロ
グラム命令の実行を制御するシーケンス制御回路を有す
ることを特徴とするマイクロプログラム制御装置。 - 【請求項２】 マイクロプログラムの実行を制御するマ
イクロプログラム制御装置において、常駐マイクロプロ
グラムを格納する常駐領域と予め決められた容量の非常
駐マイクロプログラムを格納する非常駐領域を有する制
御記憶装置と、前記非常駐マイクロプログラムを格納す
る前記非常駐領域と等しい大きさのバッファメモリと、
前記非常駐領域の容量を１ブロックとした場合の前記１
ブロック以上であって前記１ブロックの整数倍の容量の
前記非常駐マイクロプログラムを格納する外部メモリ
と、前記制御記憶装置の前記常駐領域及び前記外部メモ
リを合わせた領域の論理アドレスを保持する第１のアド
レスレジスタと、前記第１のアドレスレジスタに保持さ
れた前記論理アドレスを前記制御記憶装置の前記常駐領
域及び前記非常駐領域を合わせた領域のアドレスである
物理アドレスに変換する物理アドレス変換回路と、前記
バッファメモリの第２のアドレスレジスタと、前記制御
記憶装置及び前記バッファメモリから読み出されるマイ
クロプログラム命令を保持する読み出しレジスタと、前
記第１のアドレスレジスタにおける前記論理アドレスの
予め定められた上位ビットに基き前記外部メモリに保持
する前記非常駐マイクロプログラムを前記ブロック単位
にアドレスの下位の前記ブロックから順番に前記制御記
憶装置の前記非常駐領域及び前記バッファメモリへ前記
制御記憶装置の前記非常駐領域へはデータバスと前記第
１のアドレスレジスタを介して前記バッファメモリへは
前記第２のアドレスレジスタと前記データバスを介して
交互にロード制御を行うロード制御回路と、前記制御記
憶装置の前記非常駐領域及び前記バッファメモリに交互
にロードされた前記非常駐マイクロプログラムを前記制
御記憶装置の前記非常駐領域からは前記バッファメモリ
にロード中に前記第１のアドレスレジスタを介して前記
バッファメモリからは前記制御記憶装置の前記非常駐領
域にロード中に前記第２のアドレスレジスタを介して前
記読み出しレジスタに読み出して前記マイクロプログラ
ム命令の実行を制御するシーケンス制御回路を有するこ
とを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008060A JP2845746B2 (ja) | 1994-01-28 | 1994-01-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008060A JP2845746B2 (ja) | 1994-01-28 | 1994-01-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07219765A true JPH07219765A (ja) | 1995-08-18 |
| JP2845746B2 JP2845746B2 (ja) | 1999-01-13 |
Family
ID=11682805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008060A Expired - Fee Related JP2845746B2 (ja) | 1994-01-28 | 1994-01-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845746B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243120A (ja) * | 1988-03-24 | 1989-09-27 | Nec Corp | ファームウェア制御装置 |
| JPH039427A (ja) * | 1989-06-07 | 1991-01-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
-
1994
- 1994-01-28 JP JP6008060A patent/JP2845746B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243120A (ja) * | 1988-03-24 | 1989-09-27 | Nec Corp | ファームウェア制御装置 |
| JPH039427A (ja) * | 1989-06-07 | 1991-01-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845746B2 (ja) | 1999-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040215852A1 (en) | Active memory data compression system and method | |
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JPH05197619A (ja) | マルチｃｐｕ用メモリ制御回路 | |
| JPH07219765A (ja) | マイクロプログラム制御装置 | |
| JP4071930B2 (ja) | シンクロナスｄｒａｍ | |
| JP2812292B2 (ja) | 画像処理装置 | |
| JPH01261758A (ja) | コンピュータ装置 | |
| JP2853736B2 (ja) | クラスタ番号変換回路 | |
| JPH02278417A (ja) | セクタアドレス変換回路 | |
| JPS6240736B2 (ja) | ||
| JPH1040165A (ja) | データ読み出し方法およびリードバッファ | |
| JP3695078B2 (ja) | パルス出力命令を持つプログラマブルコントローラ | |
| JPH0512107A (ja) | プログラム実行方式 | |
| JP2583614B2 (ja) | ベクトル演算装置 | |
| JPH06124226A (ja) | アクセス変換制御装置 | |
| JPH03182949A (ja) | 計算機システムにおける主記憶装置の診断方式 | |
| JPH04266140A (ja) | アドレス変換バッファ装置 | |
| JPH02110758A (ja) | Ｄｍａ転送方式 | |
| JPH0756807A (ja) | メモリバンク自動切替システム | |
| JPH07319753A (ja) | バスサイクルのマルチプレクス方式 | |
| JPS60225253A (ja) | 情報処理装置 | |
| JPH04111015A (ja) | 情報記録装置 | |
| JPH01305452A (ja) | バッファ記憶装置のストア制御方式 | |
| JPH02272654A (ja) | キャッシュメモリ装置 | |
| JPH01318127A (ja) | メモリ・バンクの切換方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |