JPH01305452A - バッファ記憶装置のストア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ タグ部とデータ部とを含むバッファ記憶装置を備えたデ
ータ処理装置におけるバッファ記憶装置のストア制御方
式に関し、 バッファ記憶装置に対する読み取り動作と書き込み動作
とが重なった場合にも読み取りの遅れが発生しないバッ
ファ記憶装置のストア制御方式を提供することを目的と
し、 バッファ記憶装置のアドレス情報を保持するタグ部とデ
ータを保持するデータ部のアクセス機構を独立にし、か
つバッファ記憶装置ならびに主記憶装置へのストアアク
セスのためのストアアドレス、ストアデータを一時的に
保持するストアバッファ機構を持つデータ処理装置にお
いて、該バッファ記憶装置からデータをフェッチする場
合にはタグ部とデータ部を同時に使用するリードシーケ
ンスにより処理を行い、該バッファ記憶装置にデータを
ストアする場合には、ストアすべきアドレスブロックが
あるか否かタグ部だけを使用して調べるチェックシーケ
ンスと、実際の書き込みをデータ部に対し行うライトシ
ーケンスにより処理を行い、チェックシーケンスにおい
ては、同時にストアアドレス、ストアデータをストアバ
ッファ機構へ格納され、ストアのライトシーケンスは、
該バッファ記憶装置へのアクセス優先権をリードシーケ
ンスより低く設定し、後続するリードシーケンスを先に
処理した後に、上記ストアバッファ機構からストアデー
タおよびストアアドレスを復元して上記ライトシーケン
スを処理するよう構成する。

［産業上の利用分野］ 本発明はタグ部とデータ部とを含むバッフ１記ｊｌＪ装
置を備えたデータ処理装置におけるバッファ記憶装置の
ストア制御方式に関する。

近年、主記憶アクセス時間を高速化するためにバッファ
記憶装置と主記憶装置の２階層メモリ方式をとるものが
多い。そして、バッファ記憶装置は通常、タグ部（ＴＡ
Ｇ：ディレクトリ部ともいう）とデータ部（ＤＡＴＡ）
とからなり、タグ部にはデータ部にデータが格納されて
いると、その対応するタグ位置にそのデータのアドレス
の一部（ブロックアドレス）を保持するものであり、そ
。

れぞれ複数個のウェイで構成されている。

また、各タグ部およびデータ部はストアまには転送の単
位である複数のブロックからなっており、タグ部にはそ
れぞれのブロックに対応して該ブロックの有効性（主記
憶装置よりデータが転送されていて、読み出しおよび書
き込み動作ができることを意味する）を示すバリッドビ
ットを持っている。

主記憶装置とバッファ記憶装置との２階層で構成される
メモリシステムを有するデータ処理ではメモリアクセス
を行う時、先ずバッファ記憶装置に８亥当するアドレス
のデータが有るかどう力１を、上記タグ部でウェイ単位
で検索しくアドレスの−ｆｆ、Ｉ（をみる）、どのウェ
イからも８亥当アドレスの一致が得られない時は、該バ
ッファ記憶装置には求めるデータが存在しないことにな
るので、主記憶装置から当該アドレスのデータを読み取
り、上記バッファ記ｔａ装置に転送し、以後そのアドレ
スのデータはバッファ記憶装置に対してメモリアクセス
を行うよう制御されるのが一般的である。

さらに、ストアスル一方式のバッファストア制御方式で
は、主記憶ＷＷへのストアアクセスを行う時、該ストア
アクセスのアドレスブロックが前記バッファ記ｔα装置
に有る場合、該バッファ記憶装置に対しても同時にスト
アアクセスを行い、無い場合には該バッファ記憶装置に
対するストアアクセスを行わないで、主記憶装置に対し
てのみストアアクセスを行うよう制御される。

このようなバッファ記憶装置に対して、パイプライン処
理を行うデータ処理装置がストアアクセスを行うと、後
続命令によるフェッチ動作やストアアクセスをする前の
チエツク動作と上記ストア動作とが重なり結果的には後
続命令のフェッチ動作やストアアクセスをする前のチエ
ツク動作が待たされ、ロスサイクルの発生となり、シス
テム全体の処理能力を低下させることになるので、効果
的な制御方式の提供が望まれていた。

［従来の技術］ 従来例の構成図を第４図に示し、従来例のストア動作の
タイムチャート図を第５図に示す。

第４図はバッファ記憶装置に対するストアオペレーショ
ンに関連する部分をブロック図で示すものでフェッチ（
読み出し）に特有の構成は省略されている。

第４図の４０はＢ２レジスタ、４１はオペランドアドレ
スポート（ＯＰ　Ａ　Ｐで表示）、４２は有効アドレス
レジスタ（ＥＡＲで表示：エフエクティブアドレスレジ
スタ）、４３はタグ部、４４は複数の比較器（Ｃで表示
）、４５はエンコーダ、４６はウェイ番号レジスタ（Ｗ
ＮＲで表示）、４７はデータ部、４８はストアデータレ
ジスタ、４９はストアアドレスレジスタ群（ＳＴＡＲで
表示）、５０はストアバッファデータ群（ＳＴＢＤで表
示）、５１．５２は選択回路を表す。

バッファ記憶装置は第４図の番号４３（タグ部）乃至４
７　（データ部）の各部と関連する回路により構成され
る。このバッファ記憶装置を備えるデータ処理装置から
のバッファ記憶装置へのストアオペレーションは、先ず
、スト了すべきアドレスがバッファ記憶装置上に有るか
否かを調べ、有った場合に実際の書き込みを行う手順を
採る。

有効アドレスレジスタ（ＥＡＲ）４２はデータ処理装置
内の命令ユニット（図示せず）からの命令フェッチ、オ
ペランドフェッチ、オペランドストアのアドレスを受は
取る。ストアオペレーションでは、まずストアアドレス
でバッファ記憶装置の読み出しを行い、ストアアドレス
がバッファ記憶装置上に有るか否かを調べることが実行
される。

この時、ストアアドレスは第４図の有効アドレスレジス
タ４２にセットされ、その中のバッファ記憶装置のブロ
ックアドレスに相当するビット２０〜２５でバッファ記
憶装置のタグ部４３の内容を読み出す。タグ部４３には
、その内容が存効か否かを示す有効ビット（■ビット：
バリッド）と該ブロックデータの上位アドレスビット１
〜１９が登録されている。

その有効ビット（Ｖビット）がオンであれば、上位アド
レスビット１〜１９と有効アドレスレジスタ４２のビッ
トｌ〜１９を比較器４４で比較す。

ることにより、ストアアドレスのデータがバッファ記憶
装置内に有るか否かが判る。比較器４４で一致したもの
が有れば、そのウェイ番号をエンコーダ４５でエンコー
ドし、ウェイ番号レジスタ４６に蓄積しておき、実際の
書き込み動作時に書き込むウェイ番号を指定する際に用
いられる。

第４図の構成を参照しながら第５図で示したストアオペ
レーションのタイムチャートについて説明する。

先ず、有効アドレスレジスフ４２にストアアドレスをセ
ントするためのプライオリティ　（パイプラインを使用
する優先順位を示す）　Ｐｏｐ　ｆｃｈ　　が立てられ
る。この後、Ｂ１　（バッファ１）、Ｂ２（バッファ２
）の２サイクルでバッファ記憶装置のタグ部４３が読み
出され、Ｂ２サイクルの終わりでウェイ番号レジスタ４
６がセットされる。を効アドレスレジスタ４２のアドレ
スはＢ２サイクルでＢ２レジスタ４０にセントされ、Ｒ
サイクルでオペランドアドレスポート４１に保存される
。

ストアスル一方式のバッファストア制御方式では、主記
憶装置へのストアアクセスも行う必要があり、この従来
例の構成ではそのためにを効アドレスレジスタ４２のア
ドレスはＢ２サイクルにＢ２レジスタ４０ヘセツトされ
た後、その出力が第５図に示すように（第４図の■の経
路）ストアアドレスレジスタ群４９にセットされる。そ
してストアデータはデータ部４７へ書き込むためのスト
アデータレジスタ４８と主記憶装置へ送出するためのス
トアバッファデータ群５０にセットされる。

バッファ記憶装置への書き込みを行う場合には、上記の
Ｒサイクル（オペランドアドレスポート４１にオペラン
ドが保存され）と並行してにＰｏｐｓｔ（書き込みの優
先権）が立てられ、サイクルＳｔにおいて書き込みアド
レスがオペランドアドレスポート４１から有効アドレス
レジスタ４２にセットされ、サイクル３１と８２におい
てウェイ番号レジスタ４６で指定されたバッファ記憶装
置のデータ部４７の該当ウェイにある当該ブロックにデ
ータが書き込まれる。

その際、演算部（図示せず）からのストアデータはスト
アデータレジスタ４８にセントされバッファ記憶装置に
書き込まれると同時に、主記憶装置へのストアデータと
してストアバソファデータ群５０にセットされる。

ストアアドレスレジスタ群４９およびストアハフフチデ
ータ群５０にパフファリングされたストアアドレス、ス
トアデータは主記憶装置のビジー状態を監視しながら選
択回路５１．５２を通って命令パイプラインとは非同期
に主記憶装置に送出される。

第４図の構成において、命令フェッチやオペランドフェ
ッチ等のバッファ記ｔα装置からの読み出しのための回
路構成が図示されてないが、読み出しの際は、タグ部４
３とデータ部４７にブロックアドレス（有効アドレスレ
ジスタのピント２０〜２５）により読み出しを行い、デ
ータ部４７の各ウェイからの出力データが得られるが、
タグ部４３の各ウェイからの出力を有効アドレスレジス
タ４２からのピント１〜１９と各ウェイ毎の比較器４４
により比較して、一致が得られた比較器４４からの出力
によりデータ部４７の対応するウェイの出力を読み出し
データとして出力する。その場合のシーケンスは第５図
のＰｏｐ　ｆｃｈ、　　Ｂ　１．　　Ｂ　２゜Ｒの各サ
イクルにより行われる。

［発明が解決しようとする課題］ 上記したように、従来の構成によればストアオペレーシ
ョンが発生した場合、バッファ記憶装置に対する有効ア
ドレスレジスタ４２は１つしかないため、ストア命令を
実行している時に問題がある。これを第６図に示す従来
例のパイプライン処理のタイムチャート図を用いて説明
する。

ストア命令は、第６図の■に示すようにＰｏｐ千ｃｈ　
（オペランドフェッチの優先権）の後、Ｂｌ。

Ｂ２．Ｒ／Ｐｏｐｓｔ、Ｓｌ、Ｓ２の各サイクルが順に
実行される。この時データ処理装置がパイプライン制御
により■〜■のオペランドフェッチ命令を順に投入して
きた場合、■のプライオリティＰｏｐ　ｆｃｈ　（オペ
ランドの読み出しの優先権）とＰｏｐｓｔ　　（オペラ
ンドのストアの優先権）が重なる。

この場合は、■のストア動作が優先されるので、後続命
令である■のＰｏｐ　ｆｃｈが待たされて、■サイクル
後に優先権を与えられる。　従来の方式によれば、この
ようなロスサイクルが発生するために、データ処理装置
の処理能力がダウンするという問題があった。

本発明は、バッファ記憶装置に対する読み取り動作と書
き込み動作とが重なった場合にも読み取りの遅れが発生
しないバッファ記憶装置のストア制御方式を提供するこ
とを目的とする。

［課題を解決するための手段コ 第１図ｆａ＋に本発明によるストアとフェッチのシーケ
ンスを示し、第１図（ｂｌに本発明によるバッファ記憶
装置の基本的構成図を示す。

本発明は、ストア動作は、第１図ｔａ＋のＡ、に示すよ
うにストアすべきアドレスブロックがバッファ記憶装置
に有るか否かをタグ部を使って調べるチエ７クシーケン
ス（Ｐｏｐ　ｃｈｋ、　　Ｂ　１　、　　Ｂ　２゜Ｒ）
と、実際の書き込みをデータ部に行うライトシーケンス
（Ｐｏｐ　ｓｔ、　Ｓ　１　、　　Ｓ　２）　とにより
処理される。そして、フェッチ動作は、第１図（ａｌの
Ｂ。

に示すように、タグ部とデータ部を同時に使用するリー
ドシーケンス（Ｐｏｐ　ｆｃｈ、　　Ｂ　１　、　　Ｂ
　２゜Ｒ）により処理される。そして、ストア動作のラ
イトシーケンスのバッファ記’ｔ！　装置へのアクセス
優先権は、リードシーケンスより低く設定する。

第１図（ｂｌにおいて、ｌは有効アドレスレジスタ、２
はタグ部、３はデータ部、４はアドレスバッファ回路、
５はデータバッファ回路、６は第１の選択回路、７は第
２の選択回路、８は切替回路を表す。

本発明は、ストア動作はチェックシーケンスとライトシ
ーケンスとに分けて行い、フェッチ動作はり−ビジーケ
ンスにより行い、ライトシーケンスとり−ビジーケンス
が重なった時はリードシーケンスを優先し、そのために
ストアデータとストアデータを保持するためのアドレス
バッファ回路とデータバッファ回路を設は選択回路によ
りデータ部への出力が制御される。

［作用３ ストア命令によるストア動作を行う場合、第１図ｆａｔ
のＡ、に示すチェックシーケンスを実行する。

この時、を効アドレスレジスタ１のブロックアドレスに
よりタグ部２がアクセスされ、読み出されたデータは比
較部１３で有効アドレスレジスタ１の下位のアドレスと
比較され、一致するものがあるとそのウェイ番号がエン
コーダ１４から発生し、その番号情報と有効アドレスレ
ジスタ１のアドレスとがアドレスバッファ回路４内の１
つに格納される。一方、ストアデータはアドレスの入力
と同時にデータ処理装置から入力されており、データバ
ッファ回路５の一つのレジスタに格納されている。

ストア動作のチェックシーケンスが終了して、続いてラ
イトシーケンスを実行する際に、データ処理装置からフ
ェッチ命令に基づ（Ｐｏｐ　ｆｃｈが投入されているか
どうかチエツクされ、もし投入されている場合は、ライ
トシーケンスは実行せず、そのフェッチ動作のり−ドン
ーケンスが優先して開始され、その後に続くサイクルで
待機していたライトシーケンスが実行される。そのリー
ドシーケンスでは、有効アドレスレジスタ１のブロック
アドレスがタグ部２に供給され、同時に切替回路８が切
替えられて第１の選択回路６の出力を禁止し、有効アド
レスレジスフ１からのブロックアドレスを出力してデー
タ部３に入力する。ｌサイクル遅れたライトシーケンス
はデータ部ヘアドレスバッツァ回路４から選択回路６で
選択されて出力し切替回路８を介し、ウェイ番号（ＷＮ
）と共にデータ部に供給され、それと同時にストアデー
タが書込データレジスタ１５に供給されて書き込みが行
なわれる。

ストア命令のライトシーケンスを実行する際に後続のス
トア命令がパイプラインに投入された場合、従来は後続
のストア命令は実行できなかったが、ｆ＆　ｆｔのスト
ア命令によるチェックシーケンスは先行するストア命令
のライトシーケンスと同時に開始することができる。

［実施例］ 第２図に本発明の実施例構成図を示し、第３図に実施例
の動作例のタイムチャート図を示す。

第２図において、２０〜２５および２８．２９は第４図
の４０〜４５および４７．４８と同じものであり、２０
はＢ２レジスタ、２１はオペランドアドレスポート、２
２は有効アドレスレジスタ、２３はタグ部、２４は比較
器、２５はエンコーダを表し、２８はデータ部、２９は
ストアデータレジスタを表し、２６はセレクタ（ＳＥＬ
で表示）、２７はウェイ番号レジスタ、３０はストアア
ドレスバッファ、３１はストアデータバッファ、３２゜
３３は選択回路、３４は比較回路（Ｃで表示）を表す。

この実施例構成において、セレクタ２６は第１図（ｂ）
の８に相当し、選択回路３２．３３は第１図ｆｂ）の６
．７に相当する。タグ部２３は有効アドレスレジスタ２
２のビット２０〜２５でアクセスするが、データ部２８
については、有効アドレスレジスタ２２のビット２０〜
２５をアドレスとして使うか、選択回路３２により選択
されたストアアドレスバッファ３０のビット２０〜２５
をアドレスとして使うかを選択できる。また、ウェイ番
号レジスタ２７はエンコーダ２５の出力をストアアドレ
スバッファ３０に保持した後、選択回路３２により選択
されセットされる。さらにバッファ記憶装置は、演算部
（図示せず）からのストアデータを直接受けないで、−
旦スドアデータバッファ３１に保持した後、選択回路３
３を通し、ライトシーケンスでストアデータレジスタ２
９にセットされる。

第３図のタイムチャートに示す命令列において、ストア
命令■はＰｏｐ　ｃｈｋによりバッファ記憶装置のタグ
部２３に８亥当アドレスのデータがあるかどうかを調べ
ると同時に主記憶装置へのストアアドレス、ストアデー
タをストアアドレスバッファ３０、ストアデータバッフ
ァ３１にセットする。したがって、バッファ記憶装置の
データ部２８へのストアデータは直接ストアデータレジ
スタ２９に供給されない。これは、命令■の後続命令が
再びストア命令だった場合、命令■のストアデータを退
避しないと後続のストア結果をストアデータバスに乗せ
ることができないからである。

このストアデータバッファ３１へのバッファリングによ
り、命令制御部（図示しないデータ処理装置に備えられ
ている）はバッファ記憶装置のデータ部２日への実際の
書き込み完了を待つことなく後続命令を処理することが
できる。

比較回路３４は、ストアアドレスバッファ３０、ストア
データバッファ３１に保持された後バッファ記憶装置に
書き込まれていないデータを、後続のフェッチ命令が使
うことを禁止するために設けられたもので、Ｂ２レジス
タ２０のアドレスとストアアドレスバッファ３０内に複
数格納された各アドレスとを比較するものである。比較
回路３４により一致出力が発生すると、その出力はフェ
ッチ禁止信号として上記図示しない命令制御部に供給さ
れる。

第３図のフェッチ命令■〜■は、バッファ記憶装置のタ
グ部２３へのアクセスと共にデータ部２８からの読み出
しを必要とするためセレクタ２６は有効アドレスレジス
タ２２のビット２０〜２５をデータ部２日に送出する。

■のストア命令はＲサイクルの後に、ライトシーケンス
のためのＰｏｐｓｔを立てる。この状態で従来は第６図
に示すようにストア命令のＲサイクルに同時にＰｏｐｓ
ｔを立てていたが、本実施例では、ストアデータレジス
タ２９へのデータ供給をストアデータバッファ３１を経
由するため１マシンサイクル遅らせてＰｏｐｓｔを立て
るものである。

そして、従来はストアデータは直接バッファ記憶装置に
入力するためデータ部２８への書き込みをＨ（ｌ先で行
う必要があり、ＰｏｐｓｔはＰｏｐ　ｆｃｈより高い優
先順位を持ったが、本実施例ではストアデータバッファ
３１に一旦バッファリングするためＰｏｐｓｔの優先順
位を下げ、ｉ！ｔ　′ｆｔ命令が影響を受けない方式と
した。そのため、Ｐｏｐｓｔは■のフェッチ命令により
ｌサイクルデイレイされることになる。

第３図において、次に再びストア命令が■のように実行
されるとＰｏｐ　ｃｈｋにより始まるチェックシーケン
スは、バッファ記憶装置のタグ部２３だけしかアクセス
しないので、セレクタ２６は有効アドレスレジスタ２２
ではなく、選択回路３２を通ったストアアドレスバッフ
ァ３０のビット２０〜２５をデータ部２８のアクセスア
ドレスとすることができる。そこで、ストア命令■のラ
イトシーケンスは■のチェックシーケンスと同時に実行
することができ、ストアデータは選択回路３３を経由し
てストアデータバッファ３１の内容がストアデータレジ
スタ２９にセットされる。ウェイ番号はストアアドレス
バッファ３０に保持されたも。

のが選択回路３２を通りウェイ番号レジスタ２７にセッ
トされる。

［発明の効果コ 本発明によれば、パイプライン処理を行うデータ処理装
置において、バッファ記憶装置に対する書き込み動作を
バッファ記憶装置のデータ部の空き時間を利用して行う
ことができる。これによってパイプラインの書き込み動
作による後続命令の遅れを防止することができ、データ
処理装置におけるパイプライン処理を効率的に実行でき
、システム全体の処理能力の向上を達成することができ
る。

【図面の簡単な説明】

第１図ｆａ）は本発明によるストアとフェッチのシーケ
ンスを示す図、第１図ｆｈ）は本発明によるバッファ記
憶装置の基本的構成図、第２図は本発明の実施例構成図
、第３図は実施例の動作例のタイムチャート図、第４図
は従来例の構成図、第５図は従来例のストア動作のタイ
ムチャート図、第６図は従来例のパイプライン処理のタ
イムチャート図である。 第１図中、 １：有効アドレスレジスタ ２：タグ部 ３：データ部 ４ニアドレスバッファ回路 ５：データバソファ回路 ６：第１の選択回路 ７：第２の選択回路 ８：切替回路

Claims (1)

1. 【特許請求の範囲】 バッファ記憶装置のアドレス情報を保持するタグ部（２
   ）とデータを保持するデータ部（３）のアクセス機構（
   １、４、６、８）を独立にし、かつバッファ記憶装置な
   らびに主記憶装置へのストアアクセスのためのストアア
   ドレス、ストアデータを一時的に保持するストアバッフ
   ァ機構（４、５）を持つデータ処理装置において、 該バッファ記憶装置からデータをフェッチする場合には
   タグ部（２）とデータ部（３）を同時に使用するリード
   シーケンスにより処理を行い、 該バッファ記憶装置にデータをストアする場合には、ス
   トアすべきアドレスブロックがあるか否かタグ部だけを
   使用して調べるチェックシーケンスと実際の書き込みを
   データ部に対し行うライトシーケンスにより処理を行い
   、 チェックシーケンスにおいては、同時にストアアドレス
   、ストアデータをストアバッファ機構（４、５）へ格納
   し、 ストアのライトシーケンスは、該バッファ記憶装置への
   アクセス優先権をリードシーケンスより低く設定され、
   後続するリードシーケンスを先に処理した後に、上記ス
   トアバッファ機構（４、５）からストアデータおよびス
   トアアドレスを復元して上記ライトシーケンスを処理す
   ることを特徴とするバッファ記憶装置のストア制御方式
   。