JPH07219858A - 情報処理装置 - Google Patents
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- JPH07219858A JPH07219858A JP6008062A JP806294A JPH07219858A JP H07219858 A JPH07219858 A JP H07219858A JP 6008062 A JP6008062 A JP 6008062A JP 806294 A JP806294 A JP 806294A JP H07219858 A JPH07219858 A JP H07219858A
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- 238000001514 detection method Methods 0.000 claims abstract description 55
- 230000010365 information processing Effects 0.000 claims description 28
- 230000006870 function Effects 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 206010027175 memory impairment Diseases 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 比較的簡単な回路で制御記憶のエラー検出を
使用に先立って実施し、制御記憶の間欠故障に対して事
前に速やかに正しい内容の再書込みを行う。 【構成】 アドレス選択指示フラグ１０３は、制御記憶
１０６の使用要求がない時にオフになり、セレクタ１１
２は、アドレスを１づつ増やすアドレスレジスタ１０１
を選択する。制御記憶１０６は、記憶の内容を順次に読
出す。エラー検出回路１０７がエラーを検出すると、エ
ラー検出フラグ１１０をセットし、エラーのアドレスを
アドレス保持レジスタ１１１に保持する。中央処理装置
１は、障害処理装置２に障害を報告する。障害処理装置
２は、該エラーを発生した制御記憶１０６のワードを磁
気ディスク装置３内から速やかに受取り、中央処理装置
１に対しスキャンパスでアドレスレジスタ１０２，デー
タレジスタ１０４，書込指示フラグ１０５に必要な情報
を設定し、制御記憶１０６への再書込みを行う。
使用に先立って実施し、制御記憶の間欠故障に対して事
前に速やかに正しい内容の再書込みを行う。 【構成】 アドレス選択指示フラグ１０３は、制御記憶
１０６の使用要求がない時にオフになり、セレクタ１１
２は、アドレスを１づつ増やすアドレスレジスタ１０１
を選択する。制御記憶１０６は、記憶の内容を順次に読
出す。エラー検出回路１０７がエラーを検出すると、エ
ラー検出フラグ１１０をセットし、エラーのアドレスを
アドレス保持レジスタ１１１に保持する。中央処理装置
１は、障害処理装置２に障害を報告する。障害処理装置
２は、該エラーを発生した制御記憶１０６のワードを磁
気ディスク装置３内から速やかに受取り、中央処理装置
１に対しスキャンパスでアドレスレジスタ１０２，デー
タレジスタ１０４，書込指示フラグ１０５に必要な情報
を設定し、制御記憶１０６への再書込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、制御記憶の間欠障害を救済する機能を持つ情報処
理装置に関する。
特に、制御記憶の間欠障害を救済する機能を持つ情報処
理装置に関する。
【０００２】
【従来の技術】図２は従来の情報処理装置の一例を示す
ブロック図である。図２に示す従来の情報処理装置は、
中央処理装置１０と、障害処理装置２０と、磁気ディス
ク装置３０とを有して構成されている。
ブロック図である。図２に示す従来の情報処理装置は、
中央処理装置１０と、障害処理装置２０と、磁気ディス
ク装置３０とを有して構成されている。
【０００３】そして、中央処理装置１０は、制御記憶２
０６を有し、その制御記憶２０６のアクセスを行うアド
レスを保持するアドレスレジスタ２０２と、アクセスを
行うデータを保持するデータレジスタ２０４と、そのア
クセスが書込みであることを示す書込指示フラグ２０５
とを有するとともに、その制御記憶２０６内の主制御以
外の内容の使用時にその制御記憶２０６から読出した内
容のエラーを検出するエラー検出回路２０７と、その制
御記憶２０６から読出した内容の使用時にそのエラー検
出回路２０７のエラー検出を有効とするタイミング回路
２０８と、そのタイミング回路２０８により有効とした
エラー情報を保持するエラー検出フラグ２０９とを有し
て構成されている。
０６を有し、その制御記憶２０６のアクセスを行うアド
レスを保持するアドレスレジスタ２０２と、アクセスを
行うデータを保持するデータレジスタ２０４と、そのア
クセスが書込みであることを示す書込指示フラグ２０５
とを有するとともに、その制御記憶２０６内の主制御以
外の内容の使用時にその制御記憶２０６から読出した内
容のエラーを検出するエラー検出回路２０７と、その制
御記憶２０６から読出した内容の使用時にそのエラー検
出回路２０７のエラー検出を有効とするタイミング回路
２０８と、そのタイミング回路２０８により有効とした
エラー情報を保持するエラー検出フラグ２０９とを有し
て構成されている。
【０００４】そこで、中央処理装置１０は、エラー検出
を有効とするタイミングにエラーが発生したときには、
エラー検出フラグ２０９からの信号によって障害を障害
処理装置２０に報告するので、障害処理装置２０は、そ
の状態が再試行可能の状態であれば、そのエラーを発生
した制御記憶２０６のワードを磁気ディスク装置３０か
ら受取り、スキャンパスでアドレスレジスタ２０２，デ
ータレジスタ２０４，書込指示フラグ２０５を設定して
制御記憶２０６への再書込みを行っている。
を有効とするタイミングにエラーが発生したときには、
エラー検出フラグ２０９からの信号によって障害を障害
処理装置２０に報告するので、障害処理装置２０は、そ
の状態が再試行可能の状態であれば、そのエラーを発生
した制御記憶２０６のワードを磁気ディスク装置３０か
ら受取り、スキャンパスでアドレスレジスタ２０２，デ
ータレジスタ２０４，書込指示フラグ２０５を設定して
制御記憶２０６への再書込みを行っている。
【０００５】そして、障害のあった制御記憶２０６のワ
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。
【０００６】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、中央処理装置に制御記憶を有して、その制御
記憶内の主制御以外でエラーを検出した場合には、その
制御記憶のエラーを発生したワードを磁気ディスク装置
から受取り再書込みを行った後に、エラーを発生したそ
の内容をロードして改めて動作することにより、間欠故
障を救済しているけれども、制御記憶内の内容を使用し
ようとしたときに始めてエラーを検出しているので、障
害の発生状態によってはエラーを発生した内容の再試行
ができず、救済を実施できないことがあるという欠点を
有している。
理装置は、中央処理装置に制御記憶を有して、その制御
記憶内の主制御以外でエラーを検出した場合には、その
制御記憶のエラーを発生したワードを磁気ディスク装置
から受取り再書込みを行った後に、エラーを発生したそ
の内容をロードして改めて動作することにより、間欠故
障を救済しているけれども、制御記憶内の内容を使用し
ようとしたときに始めてエラーを検出しているので、障
害の発生状態によってはエラーを発生した内容の再試行
ができず、救済を実施できないことがあるという欠点を
有している。
【０００７】
【課題を解決するための手段】第１の発明の情報処理装
置は、制御記憶を有する中央処理装置で前記制御記憶の
間欠故障を救済するために、前記制御記憶の内容の再書
込み機能を備えた情報処理装置において、（Ａ）前記制
御記憶に対するアクセスを行うためのアドレスを保持す
るとともにアクセスを行うごとに保持する内容を１増加
させるための＋１カウンタの機能を持つ第１のアドレス
レジスタと、（Ｂ）前記制御記憶に対するアクセスを行
うために他部から与えられたアドレスを保持する第２の
アドレスレジスタと、（Ｃ）前記制御記憶の内容の使用
時には、前記第２のアドレスレジスタの内容を前記制御
記憶のアドレスとすることを指示するとともに、前記制
御記憶の内容の使用の要求がない時には、前記第１のア
ドレスレジスタの内容を前記制御記憶のアドレスとする
ことを指示するアドレス選択指示フラグと、（Ｄ）前記
アドレス選択指示フラグの指示により、前記第１のアド
レスレジスタおよび前記第２のアドレスレジスタを切替
えるセレクタと、（Ｅ）前記制御記憶から読出した内容
のエラーを常時検出することにより、前記制御記憶の障
害を検出するエラー検出回路と、（Ｆ）前記エラー検出
回路が検出したすべてのエラー情報を保持するエラー検
出フラグと、を備えることにより、前記制御記憶の内容
の使用の要求がない時には、常時前記アドレス選択指示
フラグの指示で前記第１のアドレスレジスタを用いて前
記制御記憶をアクセスするごとに保持する内容を１増加
させながら前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最大のアドレ
スになれば最小のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して前記エラー検出フラグに保持し、前記制御
記憶の内容を外部記憶装置から読出して前記制御記憶内
に再書込みを行い、事前に前記制御記憶の障害の防止を
はかることを含んでいる。
置は、制御記憶を有する中央処理装置で前記制御記憶の
間欠故障を救済するために、前記制御記憶の内容の再書
込み機能を備えた情報処理装置において、（Ａ）前記制
御記憶に対するアクセスを行うためのアドレスを保持す
るとともにアクセスを行うごとに保持する内容を１増加
させるための＋１カウンタの機能を持つ第１のアドレス
レジスタと、（Ｂ）前記制御記憶に対するアクセスを行
うために他部から与えられたアドレスを保持する第２の
アドレスレジスタと、（Ｃ）前記制御記憶の内容の使用
時には、前記第２のアドレスレジスタの内容を前記制御
記憶のアドレスとすることを指示するとともに、前記制
御記憶の内容の使用の要求がない時には、前記第１のア
ドレスレジスタの内容を前記制御記憶のアドレスとする
ことを指示するアドレス選択指示フラグと、（Ｄ）前記
アドレス選択指示フラグの指示により、前記第１のアド
レスレジスタおよび前記第２のアドレスレジスタを切替
えるセレクタと、（Ｅ）前記制御記憶から読出した内容
のエラーを常時検出することにより、前記制御記憶の障
害を検出するエラー検出回路と、（Ｆ）前記エラー検出
回路が検出したすべてのエラー情報を保持するエラー検
出フラグと、を備えることにより、前記制御記憶の内容
の使用の要求がない時には、常時前記アドレス選択指示
フラグの指示で前記第１のアドレスレジスタを用いて前
記制御記憶をアクセスするごとに保持する内容を１増加
させながら前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最大のアドレ
スになれば最小のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して前記エラー検出フラグに保持し、前記制御
記憶の内容を外部記憶装置から読出して前記制御記憶内
に再書込みを行い、事前に前記制御記憶の障害の防止を
はかることを含んでいる。
【０００８】また、第２の発明の情報処理装置は、第１
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第１の発明の情報処理装置
において、第１の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第１の発明のアドレス選択指示フラグの指示によって第
１の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ増加させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最大のアドレスに
なれば最小のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第１の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第１の発明の情報処理装置
において、第１の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第１の発明のアドレス選択指示フラグの指示によって第
１の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ増加させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最大のアドレスに
なれば最小のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第１の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。
【０００９】そして、第３の発明の情報処理装置は、制
御記憶を有する中央処理装置で前記制御記憶の間欠故障
を救済するために、前記制御記憶内の内容の再書込み機
能を備えた情報処理装置において、（Ａ）前記制御記憶
に対するアクセスを行うためのアドレスを保持するとと
もにアクセスを行うごとに保持する内容を１減少させる
ための−１カウンタの機能を持つ第１のアドレスレジス
タと、（Ｂ）前記制御記憶に対するアクセスを行うため
に他部から与えられたアドレスを保持する第２のアドレ
スレジスタと、（Ｃ）前記制御記憶の内容の使用時に
は、前記第２のアドレスレジスタの内容を前記制御記憶
のアドレスとすることを指示するとともに、前記制御記
憶の内容の使用の要求がない時には、前記第１のアドレ
スレジスタの内容を前記制御記憶のアドレスとすること
を指示するアドレス選択指示フラグと、（Ｄ）前記アド
レス選択指示フラグの指示により、前記第１のアドレス
レジスタおよび前記第２のアドレスレジスタを切替える
セレクタと、（Ｅ）前記制御記憶から読出した内容のエ
ラーを常時検出することにより、前記制御記憶の障害を
検出するエラー検出回路と、（Ｆ）前記エラー検出回路
が検出したすべてのエラー情報を保持するエラー検出フ
ラグと、を備えることにより、前記制御記憶の内容の使
用の要求がない時には、常時前記アドレス選択指示フラ
グの指示で前記第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１減少させ
ながら前記制御記憶の内容を次々に読出すとともに、前
記第１のアドレスレジスタの内容が最小のアドレスにな
れば最大のアドレスに戻ってこの動作を繰返し、前記制
御記憶の読出し内容のエラーを前記エラー検出回路で検
出して前記エラー検出フラグに保持し、前記制御記憶の
内容を外部記憶装置から読出して前記制御記憶内に再書
込みを行い、事前に前記制御記憶の障害の防止をはかる
ことを含んでいる。
御記憶を有する中央処理装置で前記制御記憶の間欠故障
を救済するために、前記制御記憶内の内容の再書込み機
能を備えた情報処理装置において、（Ａ）前記制御記憶
に対するアクセスを行うためのアドレスを保持するとと
もにアクセスを行うごとに保持する内容を１減少させる
ための−１カウンタの機能を持つ第１のアドレスレジス
タと、（Ｂ）前記制御記憶に対するアクセスを行うため
に他部から与えられたアドレスを保持する第２のアドレ
スレジスタと、（Ｃ）前記制御記憶の内容の使用時に
は、前記第２のアドレスレジスタの内容を前記制御記憶
のアドレスとすることを指示するとともに、前記制御記
憶の内容の使用の要求がない時には、前記第１のアドレ
スレジスタの内容を前記制御記憶のアドレスとすること
を指示するアドレス選択指示フラグと、（Ｄ）前記アド
レス選択指示フラグの指示により、前記第１のアドレス
レジスタおよび前記第２のアドレスレジスタを切替える
セレクタと、（Ｅ）前記制御記憶から読出した内容のエ
ラーを常時検出することにより、前記制御記憶の障害を
検出するエラー検出回路と、（Ｆ）前記エラー検出回路
が検出したすべてのエラー情報を保持するエラー検出フ
ラグと、を備えることにより、前記制御記憶の内容の使
用の要求がない時には、常時前記アドレス選択指示フラ
グの指示で前記第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１減少させ
ながら前記制御記憶の内容を次々に読出すとともに、前
記第１のアドレスレジスタの内容が最小のアドレスにな
れば最大のアドレスに戻ってこの動作を繰返し、前記制
御記憶の読出し内容のエラーを前記エラー検出回路で検
出して前記エラー検出フラグに保持し、前記制御記憶の
内容を外部記憶装置から読出して前記制御記憶内に再書
込みを行い、事前に前記制御記憶の障害の防止をはかる
ことを含んでいる。
【００１０】また、第４の発明の情報処理装置は、第３
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第３の発明の情報処理装置
において、第３の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第３の発明のアドレス選択指示フラグの指示によって第
３の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ減少させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最小のアドレスに
なれば最大のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第３の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。
の発明の制御記憶を有する中央処理装置で前記制御記憶
の間欠故障を救済するために、前記制御記憶のエラーワ
ードの再書込み機能を備えた第３の発明の情報処理装置
において、第３の発明のエラー検出回路がエラーを検出
したときには、そのエラーを検出したワードのアドレス
を保持するアドレス保持レジスタを備えることにより、
第３の発明のアドレス選択指示フラグの指示によって第
３の発明の第１のアドレスレジスタを用いて前記制御記
憶をアクセスするごとに保持する内容を１づつ減少させ
ながら、前記制御記憶の内容を次々に読出すとともに、
前記第１のアドレスレジスタの内容が最小のアドレスに
なれば最大のアドレスに戻ってこの動作を繰返し、前記
制御記憶の読出し内容のエラーを前記エラー検出回路で
検出して第３の発明のエラー検出フラグに保持するとと
もに、エラーを検出した前記制御記憶のワードのアドレ
スを前記アドレス保持レジスタに保持して、前記制御記
憶のエラーを検出したワードの内容を外部記憶装置から
読出して前記制御記憶に再書込みを行い、事前に前記制
御記憶の障害の防止をはかることを含んでいる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の情報処理装置の一実施例を
示すブロック図である。本実施例の情報処理装置は、図
１に示すように、中央処理装置１と、障害処理装置２
と、磁気ディスク装置３とを有して構成されている。
て説明する。図１は本発明の情報処理装置の一実施例を
示すブロック図である。本実施例の情報処理装置は、図
１に示すように、中央処理装置１と、障害処理装置２
と、磁気ディスク装置３とを有して構成されている。
【００１２】そして、中央処理装置１は、制御記憶１０
６を有して、その制御記憶１０６のアクセスを行うアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１増加させるための＋１カウンタを持つアドレス
レジスタ１０１と、制御記憶１０６のアクセスを行うた
めに他部から与えられたアドレスを保持するアドレスレ
ジスタ１０２と、どちらのアドレスレジスタ１０１，１
０２の内容を使用するかの選択を指示するアドレス選択
指示フラグ１０３と、アドレス選択指示フラグ１０３の
指示により、アドレスレジスタ１０１およびアドレスレ
ジスタ１０２を切替えるセレクタ１１２と、アクセスに
係わるデータを保持するデータレジスタ１０４と、その
アクセスが書込みであることを指示する書込指示フラグ
１０５とを有している。
６を有して、その制御記憶１０６のアクセスを行うアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１増加させるための＋１カウンタを持つアドレス
レジスタ１０１と、制御記憶１０６のアクセスを行うた
めに他部から与えられたアドレスを保持するアドレスレ
ジスタ１０２と、どちらのアドレスレジスタ１０１，１
０２の内容を使用するかの選択を指示するアドレス選択
指示フラグ１０３と、アドレス選択指示フラグ１０３の
指示により、アドレスレジスタ１０１およびアドレスレ
ジスタ１０２を切替えるセレクタ１１２と、アクセスに
係わるデータを保持するデータレジスタ１０４と、その
アクセスが書込みであることを指示する書込指示フラグ
１０５とを有している。
【００１３】さらに、中央処理装置１は、制御記憶１０
６から読出した内容のエラーを検出するエラー検出回路
１０７と、制御記憶１０６内の主制御以外の内容の使用
時にその制御記憶１０６から読出した内容のエラー検出
回路１０７によるエラー検出を有効とするタイミング回
路１０８と、そのタイミング回路１０８が有効としたエ
ラー情報を保持するエラー検出フラグ１０９と、エラー
検出回路１０７が検出したすべてのエラー情報を保持す
るエラー検出フラグ１１０と、エラー検出回路１０７が
エラーを検出したときにそのワードのアドレスを保持す
るアドレス保持レジスタ１１１とを有して構成されてい
る。
６から読出した内容のエラーを検出するエラー検出回路
１０７と、制御記憶１０６内の主制御以外の内容の使用
時にその制御記憶１０６から読出した内容のエラー検出
回路１０７によるエラー検出を有効とするタイミング回
路１０８と、そのタイミング回路１０８が有効としたエ
ラー情報を保持するエラー検出フラグ１０９と、エラー
検出回路１０７が検出したすべてのエラー情報を保持す
るエラー検出フラグ１１０と、エラー検出回路１０７が
エラーを検出したときにそのワードのアドレスを保持す
るアドレス保持レジスタ１１１とを有して構成されてい
る。
【００１４】そこで、制御記憶１０６の主制御以外の内
容の使用時には、アドレス選択指示フラグ１０３がオン
になることによって、アドレスレジスタ１０２の内容の
使用が指示されるとともに、タイミング回路１０８のエ
ラー検出を有効にするので、制御記憶１０６内の内容を
読出して、エラー検出回路１０７にエラーが発生したと
きには、タイミング回路１０８によりエラー検出フラグ
１０９がセットされている。
容の使用時には、アドレス選択指示フラグ１０３がオン
になることによって、アドレスレジスタ１０２の内容の
使用が指示されるとともに、タイミング回路１０８のエ
ラー検出を有効にするので、制御記憶１０６内の内容を
読出して、エラー検出回路１０７にエラーが発生したと
きには、タイミング回路１０８によりエラー検出フラグ
１０９がセットされている。
【００１５】このため、中央処理装置１のマイクロプロ
グラムは、エラー検出フラグ１０９からの信号によって
障害を障害処理装置２に報告するので、障害処理装置２
は、その状態が再試行可能の状態であれば、そのエラー
を発生した制御記憶１０６のワードを磁気ディスク装置
３から受取ることによって、スキャンパスでアドレスレ
ジスタ１０２，データレジスタ１０４，書込指示フラグ
１０５に必要な情報を設定し、制御記憶１０６への再書
込みを行っている。
グラムは、エラー検出フラグ１０９からの信号によって
障害を障害処理装置２に報告するので、障害処理装置２
は、その状態が再試行可能の状態であれば、そのエラー
を発生した制御記憶１０６のワードを磁気ディスク装置
３から受取ることによって、スキャンパスでアドレスレ
ジスタ１０２，データレジスタ１０４，書込指示フラグ
１０５に必要な情報を設定し、制御記憶１０６への再書
込みを行っている。
【００１６】そして、障害のあった制御記憶１０６のワ
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。
ードの再書込み後に、再度、エラーを発生したそのワー
ドの内容をロードして改めて動作させることによって障
害の救済を可能にしている。
【００１７】一方で、制御記憶１０６の内容の使用時で
なければ、アドレス選択指示フラグ１０３がオフになっ
ていることによって、アドレスレジスタ１０１の内容の
使用が指示されるとともにタイミング回路１０８がエラ
ー検出を無効にして制御記憶１０６の読出し内容の使用
も無効になるので、制御記憶１０６は、アクセスするご
とに保持する内容を１増加させるアドレスレジスタ１０
１の内容が順次に指示するアドレスを次々に読出すとと
もに、アドレスレジスタ１０１の内容が最大のアドレス
になれば最小のアドレスに戻ってこの動作を繰返してい
る。
なければ、アドレス選択指示フラグ１０３がオフになっ
ていることによって、アドレスレジスタ１０１の内容の
使用が指示されるとともにタイミング回路１０８がエラ
ー検出を無効にして制御記憶１０６の読出し内容の使用
も無効になるので、制御記憶１０６は、アクセスするご
とに保持する内容を１増加させるアドレスレジスタ１０
１の内容が順次に指示するアドレスを次々に読出すとと
もに、アドレスレジスタ１０１の内容が最大のアドレス
になれば最小のアドレスに戻ってこの動作を繰返してい
る。
【００１８】また、エラー検出回路１０７がエラーを検
出したときには、エラー検出フラグ１１０がセットされ
るとともに、エラーを発生したワードのアドレスがアド
レス保持レジスタ１１１に保持されることとなる。エラ
ー検出フラグ１１０がセットされると、中央処理装置１
のマイクロプログラムは、エラー検出フラグ１１０の信
号とアドレス保持レジスタ１１１の内容とによって、障
害処理装置２に対して直接障害のエラー検出フラグ１０
９とは異なった障害として報告するので、障害処理装置
２は、エラーを発生した制御記憶１０６のワードを磁気
ディスク装置３内から速やかに受取り、中央処理装置１
に対しスキャンパスでアドレスレジスタ１０２，データ
レジスタ１０４，書込指示フラグ１０５に必要な情報を
設定し、制御記憶１０６への再書込みを行っている。
出したときには、エラー検出フラグ１１０がセットされ
るとともに、エラーを発生したワードのアドレスがアド
レス保持レジスタ１１１に保持されることとなる。エラ
ー検出フラグ１１０がセットされると、中央処理装置１
のマイクロプログラムは、エラー検出フラグ１１０の信
号とアドレス保持レジスタ１１１の内容とによって、障
害処理装置２に対して直接障害のエラー検出フラグ１０
９とは異なった障害として報告するので、障害処理装置
２は、エラーを発生した制御記憶１０６のワードを磁気
ディスク装置３内から速やかに受取り、中央処理装置１
に対しスキャンパスでアドレスレジスタ１０２，データ
レジスタ１０４，書込指示フラグ１０５に必要な情報を
設定し、制御記憶１０６への再書込みを行っている。
【００１９】従って、本実施例の情報処理装置は、従来
の情報処理装置とは異なり、比較的簡単な回路を追加す
ることにより、制御記憶の内容のエラー検出をそれらの
内容の使用に先立って常時行っているので、制御記憶の
間欠故障に対しては、事前にあらかじめ正しい内容の再
書込みを実施している。
の情報処理装置とは異なり、比較的簡単な回路を追加す
ることにより、制御記憶の内容のエラー検出をそれらの
内容の使用に先立って常時行っているので、制御記憶の
間欠故障に対しては、事前にあらかじめ正しい内容の再
書込みを実施している。
【００２０】
【発明の効果】以上に説明しているように、本発明の情
報処理装置は、従来の情報処理装置とは異なり、比較的
簡単な回路で、制御記憶の内容のエラー検出を使用に先
立って常時行っているので、制御記憶の間欠故障に対し
て、事前に速やかに正しい内容の再書込みを実施するこ
とができるとともに、制御記憶についての間欠故障とは
異なる種々の故障に対しても、事前に速やかに発見する
ことができるという効果を有している。
報処理装置は、従来の情報処理装置とは異なり、比較的
簡単な回路で、制御記憶の内容のエラー検出を使用に先
立って常時行っているので、制御記憶の間欠故障に対し
て、事前に速やかに正しい内容の再書込みを実施するこ
とができるとともに、制御記憶についての間欠故障とは
異なる種々の故障に対しても、事前に速やかに発見する
ことができるという効果を有している。
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
１，１０ 中央処理装置 ２，２０ 障害処理装置 ３，３０ 磁気ディスク装置 １０１，１０２，２０２ アドレスレジスタ １０３ アドレス選択指示フラグ １０４，２０４ データレジスタ １０５，２０５ 書込指示フラグ １０６，２０６ 制御記憶 １０７，２０７ エラー検出回路 １０８，２０８ タイミング回路 １０９，１１０，２０９ エラー検出フラグ １１１ アドレス保持レジスタ １１２ セレクタ
Claims (4)
- 【請求項１】 制御記憶を有する中央処理装置で前記制
御記憶の間欠故障を救済するために、前記制御記憶内の
内容の再書込み機能を備えた情報処理装置において、
（Ａ）前記制御記憶に対するアクセスを行うためのアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１増加させるための＋１カウンタの機能を持つ第
１のアドレスレジスタと、（Ｂ）前記制御記憶に対する
アクセスを行うために他部から与えられたアドレスを保
持する第２のアドレスレジスタと、（Ｃ）前記制御記憶
の内容の使用時には、前記第２のアドレスレジスタの内
容を前記制御記憶のアドレスとすることを指示するとと
もに、前記制御記憶の内容の使用の要求がない時には、
前記第１のアドレスレジスタの内容を前記制御記憶のア
ドレスとすることを指示するアドレス選択指示フラグ
と、（Ｄ）前記アドレス選択指示フラグの指示により、
前記第１のアドレスレジスタおよび前記第２のアドレス
レジスタを切替えるセレクタと、（Ｅ）前記制御記憶か
ら読出した内容のエラーを常時検出することにより、前
記制御記憶の障害を検出するエラー検出回路と、（Ｆ）
前記エラー検出回路が検出したすべてのエラー情報を保
持するエラー検出フラグと、を備えることにより、前記
制御記憶の内容の使用の要求がない時には、常時前記ア
ドレス選択指示フラグの指示で前記第１のアドレスレジ
スタを用いて前記制御記憶をアクセスするごとに保持す
る内容を１増加させながら前記制御記憶の内容を次々に
読出すとともに、前記第１のアドレスレジスタの内容が
最大のアドレスになれば最小のアドレスに戻ってこの動
作を繰返し、前記制御記憶の読出し内容のエラーを前記
エラー検出回路で検出して前記エラー検出フラグに保持
し、前記制御記憶の内容を外部記憶装置から読出して前
記制御記憶内に再書込みを行い、事前に前記制御記憶の
障害の防止をはかることを特徴とする情報処理装置。 - 【請求項２】 請求項１記載の制御記憶を持つ中央処理
装置で前記制御記憶の間欠故障を救済するために、前記
制御記憶内のエラーワードの再書込み機能を備えた請求
項１記載の情報処理装置において、 請求項１記載のエラー検出回路がエラーを検出したとき
に、そのエラーを検出したワードのアドレスを保持する
アドレス保持レジスタを備えることにより、 請求項１記載のアドレス選択指示フラグの指示によって
請求項１記載の第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１づつ増加
させながら、前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最大のアドレ
スになれば最小のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して請求項１記載のエラー検出フラグ上に保持
するとともに、エラーを検出したワードのアドレスを前
記アドレス保持レジスタに保持し、前記制御記憶のエラ
ーを検出したワードの内容を外部記憶装置から読出して
前記制御記憶内に再書込みを行って、事前に前記制御記
憶の障害の防止をはかることを特徴とする請求項１記載
の情報処理装置。 - 【請求項３】 制御記憶を有する中央処理装置で前記制
御記憶の間欠故障を救済するために、前記制御記憶内の
内容の再書込み機能を備えた情報処理装置において、
（Ａ）前記制御記憶に対するアクセスを行うためのアド
レスを保持するとともにアクセスを行うごとに保持する
内容を１減少させるための−１カウンタの機能を持つ第
１のアドレスレジスタと、（Ｂ）前記制御記憶に対する
アクセスを行うために他部から与えられたアドレスを保
持する第２のアドレスレジスタと、（Ｃ）前記制御記憶
の内容の使用時には、前記第２のアドレスレジスタの内
容を前記制御記憶のアドレスとすることを指示するとと
もに、前記制御記憶の内容の使用の要求がない時には、
前記第１のアドレスレジスタの内容を前記制御記憶のア
ドレスとすることを指示するアドレス選択指示フラグ
と、（Ｄ）前記アドレス選択指示フラグの指示により、
前記第１のアドレスレジスタおよび前記第２のアドレス
レジスタを切替えるセレクタと、（Ｅ）前記制御記憶か
ら読出した内容のエラーを常時検出することにより、前
記制御記憶の障害を検出するエラー検出回路と、（Ｆ）
前記エラー検出回路が検出したすべてのエラー情報を保
持するエラー検出フラグと、を備えることにより、前記
制御記憶の内容の使用の要求がない時には、常時前記ア
ドレス選択指示フラグの指示で前記第１のアドレスレジ
スタを用いて前記制御記憶をアクセスするごとに保持す
る内容を１減少させながら前記制御記憶の内容を次々に
読出すとともに、前記第１のアドレスレジスタの内容が
最小のアドレスになれば最大のアドレスに戻ってこの動
作を繰返し、前記制御記憶の読出し内容のエラーを前記
エラー検出回路で検出して前記エラー検出フラグに保持
し、前記制御記憶の内容を外部記憶装置から読出して前
記制御記憶内に再書込みを行い、事前に前記制御記憶の
障害の防止をはかることを特徴とする情報処理装置。 - 【請求項４】 請求項３記載の制御記憶を持つ中央処理
装置で前記制御記憶の間欠故障を救済するために、前記
制御記憶内のエラーワードの再書込み機能を備えた請求
項３記載の情報処理装置において、 請求項３記載のエラー検出回路がエラーを検出したとき
に、そのエラーを検出したワードのアドレスを保持する
アドレス保持レジスタを備えることにより、 請求項３記載のアドレス選択指示フラグの指示によって
請求項３記載の第１のアドレスレジスタを用いて前記制
御記憶をアクセスするごとに保持する内容を１づつ減少
させながら、前記制御記憶の内容を次々に読出すととも
に、前記第１のアドレスレジスタの内容が最小のアドレ
スになれば最大のアドレスに戻ってこの動作を繰返し、
前記制御記憶の読出し内容のエラーを前記エラー検出回
路で検出して請求項３記載のエラー検出フラグ上に保持
するとともに、エラーを検出したワードのアドレスを前
記アドレス保持レジスタに保持し、前記制御記憶のエラ
ーを検出したワードの内容を外部記憶装置から読出して
前記制御記憶内に再書込みを行って、事前に前記制御記
憶の障害の防止をはかることを特徴とする請求項３記載
の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008062A JPH07219858A (ja) | 1994-01-28 | 1994-01-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008062A JPH07219858A (ja) | 1994-01-28 | 1994-01-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219858A true JPH07219858A (ja) | 1995-08-18 |
Family
ID=11682865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008062A Pending JPH07219858A (ja) | 1994-01-28 | 1994-01-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219858A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290556A (ja) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | メモリエラ−回復方式 |
| JPS62107354A (ja) * | 1985-11-05 | 1987-05-18 | Nec Corp | マイクロプログラム制御装置 |
| JPH0488434A (ja) * | 1990-07-25 | 1992-03-23 | Nec Corp | データ処理装置 |
-
1994
- 1994-01-28 JP JP6008062A patent/JPH07219858A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290556A (ja) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | メモリエラ−回復方式 |
| JPS62107354A (ja) * | 1985-11-05 | 1987-05-18 | Nec Corp | マイクロプログラム制御装置 |
| JPH0488434A (ja) * | 1990-07-25 | 1992-03-23 | Nec Corp | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980217 |