JPH07220486A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH07220486A JPH07220486A JP709394A JP709394A JPH07220486A JP H07220486 A JPH07220486 A JP H07220486A JP 709394 A JP709394 A JP 709394A JP 709394 A JP709394 A JP 709394A JP H07220486 A JPH07220486 A JP H07220486A
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Abstract
(57)【要約】
【目的】ある特定のワード線の累積サイクル数が限界値
に達したことを知ることができ、また、累積サイクル数
が限界値に達したとしてもメモリの延命を図れる半導体
不揮発性記憶装置を実現する。 【構成】ワード線セクタ消去を行うフラッシュＥＥＰＲ
ＯＭにおいて、メモリアレイ部１の正規メモリ部１１の
ビット線に並列に不揮発性メモリが接続された補助ビッ
ト線を設け、この不揮発性メモリに各ワード線毎の累積
書き換え・消去サイクル数を記録し、さらに記録された
累積サイクル数からそのセクタのサイクル数が限界値に
達したか否かの判別を行い、達している場合にはそのワ
ード線を冗長ワード線に切り換えるように構成する。
に達したことを知ることができ、また、累積サイクル数
が限界値に達したとしてもメモリの延命を図れる半導体
不揮発性記憶装置を実現する。 【構成】ワード線セクタ消去を行うフラッシュＥＥＰＲ
ＯＭにおいて、メモリアレイ部１の正規メモリ部１１の
ビット線に並列に不揮発性メモリが接続された補助ビッ
ト線を設け、この不揮発性メモリに各ワード線毎の累積
書き換え・消去サイクル数を記録し、さらに記録された
累積サイクル数からそのセクタのサイクル数が限界値に
達したか否かの判別を行い、達している場合にはそのワ
ード線を冗長ワード線に切り換えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】従来、たとえばフローティングゲート中
に電子を注入することによって、データの「１」／
「０」を判断するフラッシュＥＥＰＲＯＭは、通常のＮ
ＯＲ型、ＤＩＮＯＲ(DIvided bit line NOR)型、ＮＡＮ
Ｄ型等に分類される。そして、これらＮＯＲ型、ＤＩＮ
ＯＲ型およびＮＡＮＤ型フラッシュＥＥＰＲＯＭにおい
て、消去ブロックの単位として、各ワード線毎にセクタ
消去を行う方法が提案されている。
に電子を注入することによって、データの「１」／
「０」を判断するフラッシュＥＥＰＲＯＭは、通常のＮ
ＯＲ型、ＤＩＮＯＲ(DIvided bit line NOR)型、ＮＡＮ
Ｄ型等に分類される。そして、これらＮＯＲ型、ＤＩＮ
ＯＲ型およびＮＡＮＤ型フラッシュＥＥＰＲＯＭにおい
て、消去ブロックの単位として、各ワード線毎にセクタ
消去を行う方法が提案されている。
【０００３】図４は、ＮＯＲ型フラッシュＥＥＰＲＯＭ
のワード線セクタ消去時のバイアス条件を示す回路図で
ある。図４において、ＷＬ1 〜ＷＬ3 はワード線、ＢＬ
Ｓ1 〜ＢＬＳ3 ，ＢＬＤ1 〜ＢＬＤ3 はビット線、ＭＴ
11〜ＭＴ33はメモリセルトランジスタをそれぞれ示して
いる。
のワード線セクタ消去時のバイアス条件を示す回路図で
ある。図４において、ＷＬ1 〜ＷＬ3 はワード線、ＢＬ
Ｓ1 〜ＢＬＳ3 ，ＢＬＤ1 〜ＢＬＤ3 はビット線、ＭＴ
11〜ＭＴ33はメモリセルトランジスタをそれぞれ示して
いる。
【０００４】ＮＯＲ型フラッシュＥＥＰＲＯＭにおい
て、ワード線セクタ消去を行う場合には、図４に示すよ
うに、選択ワード線ＷＬ2 がマイナス１０Ｖ、非選択ワ
ード線ＷＬ1 ，ＷＬ3 が０Ｖ、共通ソース線としてのビ
ット線ＢＬＳ1 〜ＢＬＳ3 が６Ｖ、ビット線ＢＬＤ1 〜
ＢＬＤ3 がフローティング状態にそれぞれ設定されて、
フローティングゲート中の電子が引き抜かれる。
て、ワード線セクタ消去を行う場合には、図４に示すよ
うに、選択ワード線ＷＬ2 がマイナス１０Ｖ、非選択ワ
ード線ＷＬ1 ，ＷＬ3 が０Ｖ、共通ソース線としてのビ
ット線ＢＬＳ1 〜ＢＬＳ3 が６Ｖ、ビット線ＢＬＤ1 〜
ＢＬＤ3 がフローティング状態にそれぞれ設定されて、
フローティングゲート中の電子が引き抜かれる。
【０００５】図５は、ＤＩＮＯＲ型フラッシュＥＥＰＲ
ＯＭのワード線セクタ消去時のバイアス条件を示す回路
図である。図５において、ＳＬ11，ＳＬ21は選択ゲート
線、ＷＬ11〜ＷＬ18，ＷＬ21〜ＷＬ28はワード線、ＭＢ
Ｌ11，ＭＢＬ12は主ビット線、ＳＢＬ11，ＳＢＬ12，Ｓ
ＢＬ21，ＳＢＬ22は副ビット線、ＳＲＬ11，ＳＲＬ12，
ＳＲＬ21，ＳＲＬ22は共通ソース線、ＳＴ11，ＳＴ12，
ＳＴ21，ＳＴ22は選択ゲートトランジスタ、ＭＴ11 1 〜
ＭＴ118 ，ＭＴ121 〜ＭＴ128 ，ＭＴ211 〜ＭＴ218 ，
ＭＴ221 〜ＭＴ228はメモリセルトランジスタをそれぞ
れ示している。
ＯＭのワード線セクタ消去時のバイアス条件を示す回路
図である。図５において、ＳＬ11，ＳＬ21は選択ゲート
線、ＷＬ11〜ＷＬ18，ＷＬ21〜ＷＬ28はワード線、ＭＢ
Ｌ11，ＭＢＬ12は主ビット線、ＳＢＬ11，ＳＢＬ12，Ｓ
ＢＬ21，ＳＢＬ22は副ビット線、ＳＲＬ11，ＳＲＬ12，
ＳＲＬ21，ＳＲＬ22は共通ソース線、ＳＴ11，ＳＴ12，
ＳＴ21，ＳＴ22は選択ゲートトランジスタ、ＭＴ11 1 〜
ＭＴ118 ，ＭＴ121 〜ＭＴ128 ，ＭＴ211 〜ＭＴ218 ，
ＭＴ221 〜ＭＴ228はメモリセルトランジスタをそれぞ
れ示している。
【０００６】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにお
いて、ワード線セクタ消去を行う場合には、図５に示す
ように、選択ゲート線ＳＬ11，ＳＬ21が０Ｖ、選択ワー
ド線ＷＬ11〜ＷＬ18が１５Ｖ、非選択ワード線ＷＬ21〜
ＷＬ28が０Ｖ、ビット線ＭＢＬ11，ＭＢＬ12がフローテ
ィング状態に、共通ソース線ＳＲＬ11，ＳＲＬ12，ＳＲ
Ｌ21，ＳＲＬ22がマイナス６Ｖにそれぞれ設定されて、
フローティングゲートに電子が注入される。
いて、ワード線セクタ消去を行う場合には、図５に示す
ように、選択ゲート線ＳＬ11，ＳＬ21が０Ｖ、選択ワー
ド線ＷＬ11〜ＷＬ18が１５Ｖ、非選択ワード線ＷＬ21〜
ＷＬ28が０Ｖ、ビット線ＭＢＬ11，ＭＢＬ12がフローテ
ィング状態に、共通ソース線ＳＲＬ11，ＳＲＬ12，ＳＲ
Ｌ21，ＳＲＬ22がマイナス６Ｖにそれぞれ設定されて、
フローティングゲートに電子が注入される。
【０００７】図６は、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのワード線セクタ消去時のバイアス条件を示す回路図
である。図６において、ＳＬ11，ＳＬ12，ＳＬ21，ＳＬ
22は選択ゲート線、ＷＬ11〜ＷＬ18，ＷＬ21〜ＷＬ28は
ワード線、ＢＬ11，ＢＬ12はビット線、ＳＴ111 ，ＳＴ
112 ，ＳＴ121 ，ＳＴ122 ，ＳＴ211 ，ＳＴ212 ，ＳＴ
221 ，ＳＴ222 は選択ゲートトランジスタ、ＭＴ111 〜
ＭＴ118 ，ＭＴ121 〜ＭＴ128 ，ＭＴ211 〜ＭＴ 218 ，
ＭＴ221 〜ＭＴ228 はメモリセルトランジスタをそれぞ
れ示している。
Ｍのワード線セクタ消去時のバイアス条件を示す回路図
である。図６において、ＳＬ11，ＳＬ12，ＳＬ21，ＳＬ
22は選択ゲート線、ＷＬ11〜ＷＬ18，ＷＬ21〜ＷＬ28は
ワード線、ＢＬ11，ＢＬ12はビット線、ＳＴ111 ，ＳＴ
112 ，ＳＴ121 ，ＳＴ122 ，ＳＴ211 ，ＳＴ212 ，ＳＴ
221 ，ＳＴ222 は選択ゲートトランジスタ、ＭＴ111 〜
ＭＴ118 ，ＭＴ121 〜ＭＴ128 ，ＭＴ211 〜ＭＴ 218 ，
ＭＴ221 〜ＭＴ228 はメモリセルトランジスタをそれぞ
れ示している。
【０００８】ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおい
て、ワード線セクタ消去を行う場合には、図６に示すよ
うに、選択ゲート線ＳＬ11ＳＬ12，ＳＬ21，ＳＬ22が０
Ｖ、選択ワード線ＷＬ11〜ＷＬ18がマイナス１５Ｖ、非
選択ワード線ＷＬ21〜ＷＬ28が０Ｖ、ビット線ＢＬ11，
ＢＬ12がフローティング状態に、基板が６Ｖにそれぞれ
設定されて、フローティングゲート中の電子が引き抜か
れる。
て、ワード線セクタ消去を行う場合には、図６に示すよ
うに、選択ゲート線ＳＬ11ＳＬ12，ＳＬ21，ＳＬ22が０
Ｖ、選択ワード線ＷＬ11〜ＷＬ18がマイナス１５Ｖ、非
選択ワード線ＷＬ21〜ＷＬ28が０Ｖ、ビット線ＢＬ11，
ＢＬ12がフローティング状態に、基板が６Ｖにそれぞれ
設定されて、フローティングゲート中の電子が引き抜か
れる。
【０００９】これらのワード線セクタ消去を行うことが
できるフラッシュＥＥＰＲＯＭでは、いわゆるページモ
ードで書き換え・消去を行うことができることから、極
めて有利である。
できるフラッシュＥＥＰＲＯＭでは、いわゆるページモ
ードで書き換え・消去を行うことができることから、極
めて有利である。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たワード線セクタ消去を行うことができるフラッシュＥ
ＥＰＲＯＭでは、以下のような問題を有する。すなわ
ち、もし仮に、全体メモリの中で特定のワード線のみ集
中的に書き換え・消去動作を行うような場合、そのワー
ド線の累積サイクル数がある限界保障値に達したとした
ときには、その他の大部分のワード線セクタの累積サイ
クル数に余裕がある場合でも、集中的に使用した特定ワ
ード線セクタによってメモリ全体の寿命が決定されてし
まう。
たワード線セクタ消去を行うことができるフラッシュＥ
ＥＰＲＯＭでは、以下のような問題を有する。すなわ
ち、もし仮に、全体メモリの中で特定のワード線のみ集
中的に書き換え・消去動作を行うような場合、そのワー
ド線の累積サイクル数がある限界保障値に達したとした
ときには、その他の大部分のワード線セクタの累積サイ
クル数に余裕がある場合でも、集中的に使用した特定ワ
ード線セクタによってメモリ全体の寿命が決定されてし
まう。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ある特定のワード線の累積サイ
クル数が限界値に達したことを知ることができ、また、
累積サイクル数が限界値に達したとしてもメモリの延命
を図れる半導体不揮発性記憶装置を提供することにあ
る。
のであり、その目的は、ある特定のワード線の累積サイ
クル数が限界値に達したことを知ることができ、また、
累積サイクル数が限界値に達したとしてもメモリの延命
を図れる半導体不揮発性記憶装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のワード線セクタ消去を行う半導体不揮発性
記憶装置では、各ワード線毎に、書き換え・消去サイク
ル数を記録する記録部を設け、書き換え・消去サイクル
毎に各ワード線の累積サイクル数を記録するように構成
される。
め、本発明のワード線セクタ消去を行う半導体不揮発性
記憶装置では、各ワード線毎に、書き換え・消去サイク
ル数を記録する記録部を設け、書き換え・消去サイクル
毎に各ワード線の累積サイクル数を記録するように構成
される。
【００１３】また、本発明の半導体不揮発性記憶装置で
は、上記記録部が、各ワード線毎に設けられた補助ビッ
ト線と、補助ビット線に接続された不揮発性メモリとか
ら構成される。
は、上記記録部が、各ワード線毎に設けられた補助ビッ
ト線と、補助ビット線に接続された不揮発性メモリとか
ら構成される。
【００１４】また、本発明の半導体不揮発性記憶装置で
は、メモリセルが並列的に接続された少なくとも１本の
冗長ワード線と、上記記録部に記録された各ワード線の
累積サイクル数があらかじめ設定した値に達した場合
に、そのワード線を切り離して冗長ワード線に切り換え
る回路とを有する。
は、メモリセルが並列的に接続された少なくとも１本の
冗長ワード線と、上記記録部に記録された各ワード線の
累積サイクル数があらかじめ設定した値に達した場合
に、そのワード線を切り離して冗長ワード線に切り換え
る回路とを有する。
【００１５】
【作用】本発明によれば、各ワード線毎に、書き換え・
消去サイクル数が書き換え・消去サイクル毎に、たとえ
ば記録部の補助ビット線に接続された不揮発性メモリに
に記録される。そして、この記録部に記録された累積サ
イクル数が読み出され、セクタ単位で限界サイクル数に
達したか否かの判断が行われる。
消去サイクル数が書き換え・消去サイクル毎に、たとえ
ば記録部の補助ビット線に接続された不揮発性メモリに
に記録される。そして、この記録部に記録された累積サ
イクル数が読み出され、セクタ単位で限界サイクル数に
達したか否かの判断が行われる。
【００１６】また、本発明によれば、記録部に記録され
た各ワード線の累積サイクル数があらかじめ設定した値
に達した場合には、そのワード線が切り離されて、冗長
ワード線に切り換えられる。
た各ワード線の累積サイクル数があらかじめ設定した値
に達した場合には、そのワード線が切り離されて、冗長
ワード線に切り換えられる。
【００１７】
【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置の一実施例を示すブロック図である。本例では、チ
ャネルホットエレクトロン書き込み／ＦＮ(Fowler-Nord
heim) トンネリングによる消去を行うＮＯＲ型フラッシ
ュＥＥＰＲＯＭを例に説明する。図１において、１はメ
モリアレイ部、２は読み出し／書き込み回路、３は書き
込み回路、４は正規ローデコーダ、５はスペアローデコ
ーダ、６はカラムデコーダ、ＮＯＲ1 はノア回路、ＡＮ
Ｄ1 〜ＡＮＤN はアンド回路をそれぞれ示している。
装置の一実施例を示すブロック図である。本例では、チ
ャネルホットエレクトロン書き込み／ＦＮ(Fowler-Nord
heim) トンネリングによる消去を行うＮＯＲ型フラッシ
ュＥＥＰＲＯＭを例に説明する。図１において、１はメ
モリアレイ部、２は読み出し／書き込み回路、３は書き
込み回路、４は正規ローデコーダ、５はスペアローデコ
ーダ、６はカラムデコーダ、ＮＯＲ1 はノア回路、ＡＮ
Ｄ1 〜ＡＮＤN はアンド回路をそれぞれ示している。
【００１８】メモリアレイ部１は、通常のデータの書き
込みおよび読み出しが行われる正規メモリ部１１、、不
良メモリセルをワード線単位で代替えするための冗長メ
モリ部１２および各ワード線対応に累積サイクル数を記
憶する補助ビットメモリ部１３により構成されている。
込みおよび読み出しが行われる正規メモリ部１１、、不
良メモリセルをワード線単位で代替えするための冗長メ
モリ部１２および各ワード線対応に累積サイクル数を記
憶する補助ビットメモリ部１３により構成されている。
【００１９】図２は、メモリアレイ部の具体的な構成例
を示す図である。このメモリアレイ部１は、図２に示す
ように、Ｍ本のビット線とＮ本のワード線により構成さ
れる正規メモリ部１１としての通常のメモリアレイに、
ｍ本の補助ビット線、ｎ本の冗長ワード線を付加して構
成されている。図２において、一重の丸印は通常ワード
線におけるメモリセル、二重の丸印は累積サイクル数を
記憶するための補助ビットメモリ、一重の三角印は冗長
ワード線におけるメモリセル、二重の三角印はその累積
サイクル数を記憶するための補助ビットメモリをそれぞ
れ示している。
を示す図である。このメモリアレイ部１は、図２に示す
ように、Ｍ本のビット線とＮ本のワード線により構成さ
れる正規メモリ部１１としての通常のメモリアレイに、
ｍ本の補助ビット線、ｎ本の冗長ワード線を付加して構
成されている。図２において、一重の丸印は通常ワード
線におけるメモリセル、二重の丸印は累積サイクル数を
記憶するための補助ビットメモリ、一重の三角印は冗長
ワード線におけるメモリセル、二重の三角印はその累積
サイクル数を記憶するための補助ビットメモリをそれぞ
れ示している。
【００２０】図２の例では、ｍ本の補助ビット線が設け
られていることから、（２m −１）回までの累積サイク
ル数を記憶することが可能である。したがって、たとえ
ば１００００回までの累積サイクル数を記憶する必要が
あるならば、ｍ＝１４本の補助ビット線が付加される。
また、ＤＩＮＯＲ型、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいては、たとえば１セクタ当たり８本のワード線
を単位とする場合は、補助ビット線の数は１／８で済む
わけであることから、１００００回までの累積サイクル
数を記憶する場合には、２本の補助ビット線を設ければ
よい。
られていることから、（２m −１）回までの累積サイク
ル数を記憶することが可能である。したがって、たとえ
ば１００００回までの累積サイクル数を記憶する必要が
あるならば、ｍ＝１４本の補助ビット線が付加される。
また、ＤＩＮＯＲ型、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいては、たとえば１セクタ当たり８本のワード線
を単位とする場合は、補助ビット線の数は１／８で済む
わけであることから、１００００回までの累積サイクル
数を記憶する場合には、２本の補助ビット線を設ければ
よい。
【００２１】冗長ワード線の数は、図２の例ではｎ本で
あり、この数については、置き換えによるメモリの延命
効果と、メモリ面積を考慮して最適にすることが望まし
い。なら、ＤＩＮＯＲ型、ＭＡＮＤ型の場合には、たと
えば１セクタ当たり８本のワード線を単位とする場合に
は、冗長ワード線も同様に８本単位に構成される。
あり、この数については、置き換えによるメモリの延命
効果と、メモリ面積を考慮して最適にすることが望まし
い。なら、ＤＩＮＯＲ型、ＭＡＮＤ型の場合には、たと
えば１セクタ当たり８本のワード線を単位とする場合に
は、冗長ワード線も同様に８本単位に構成される。
【００２２】読み出し／書き込み回路２は、メモリアレ
イ部１に対しての通常のデータ読み出し動作および書き
込み動作を行うとともに、メモリアレイ部１の補助ビッ
トメモリ部１３に記録されている各ワード線セクタ単位
の累積サイクル数の書き込み、および読み出しを行う。
この読み出し累積サイクル数は、たとえば図示しない制
御系に送出され、あらかじめ設定した限界値に達したか
否かの判断が行われる。
イ部１に対しての通常のデータ読み出し動作および書き
込み動作を行うとともに、メモリアレイ部１の補助ビッ
トメモリ部１３に記録されている各ワード線セクタ単位
の累積サイクル数の書き込み、および読み出しを行う。
この読み出し累積サイクル数は、たとえば図示しない制
御系に送出され、あらかじめ設定した限界値に達したか
否かの判断が行われる。
【００２３】書き込み回路３は、ローアドレスを受け、
累積サイクル数が限界値に達したワード線セクタが存在
する場合に、そのローアドレスをスペアローデコーダ５
の所定の領域に書き込む。
累積サイクル数が限界値に達したワード線セクタが存在
する場合に、そのローアドレスをスペアローデコーダ５
の所定の領域に書き込む。
【００２４】正規ローデコーダ４は、ローアドレスを受
けて、アドレスに応じてワード線に動作モードに応じた
信号を送出すべく、各アンド回路ＡＮＤ1 〜ＡＮＤN の
一方の入力に出力する。各アンド回路ＡＮＤ1 〜ＡＮＤ
N の出力が、メモリアレイ部１の正規メモリ部１１の各
ワード線Ｗ1 〜ＷN にそれぞれ接続されている。また、
各アンド回路ＡＮＤ1 〜ＡＮＤN の他方の入力は全て、
ノア回路ＮＯＲ1 の出力に接続されている。
けて、アドレスに応じてワード線に動作モードに応じた
信号を送出すべく、各アンド回路ＡＮＤ1 〜ＡＮＤN の
一方の入力に出力する。各アンド回路ＡＮＤ1 〜ＡＮＤ
N の出力が、メモリアレイ部１の正規メモリ部１１の各
ワード線Ｗ1 〜ＷN にそれぞれ接続されている。また、
各アンド回路ＡＮＤ1 〜ＡＮＤN の他方の入力は全て、
ノア回路ＮＯＲ1 の出力に接続されている。
【００２５】スペアローデコーダ５は、メモリアレイ部
１の冗長メモリ部１２の冗長ワード線の数に応じたｎ個
のレジスタＲＧ1 〜ＲＧｎを有し、各レジスタＲＧ1 〜
ＲＧｎには、書き込み回路３により累積サイクル数が限
界値に達したワード線セクタのローアドレスが書き込ま
れる。レジスタレジスタＲＧ1 〜ＲＧｎの出力は、それ
ぞれノア回路ＮＯＲ1 の入力に並列的に接続されている
とともに、各冗長ワード線ＲＷ1 〜ＲＷｎに接続されて
いる。そして、各レジスタレジスタＲＧ1 〜ＲＧｎの出
力レベルは、通常ロー（「０」）レベルで、累積サイク
ル数が限界値に達したワード線セクタのローアドレスが
書き込まれるとハイ（「１」）レベルに切り換わる。
１の冗長メモリ部１２の冗長ワード線の数に応じたｎ個
のレジスタＲＧ1 〜ＲＧｎを有し、各レジスタＲＧ1 〜
ＲＧｎには、書き込み回路３により累積サイクル数が限
界値に達したワード線セクタのローアドレスが書き込ま
れる。レジスタレジスタＲＧ1 〜ＲＧｎの出力は、それ
ぞれノア回路ＮＯＲ1 の入力に並列的に接続されている
とともに、各冗長ワード線ＲＷ1 〜ＲＷｎに接続されて
いる。そして、各レジスタレジスタＲＧ1 〜ＲＧｎの出
力レベルは、通常ロー（「０」）レベルで、累積サイク
ル数が限界値に達したワード線セクタのローアドレスが
書き込まれるとハイ（「１」）レベルに切り換わる。
【００２６】次に、上記構成による動作を、図３のフロ
ーチャートを参照しながら説明する。まず、メモリアレ
イ部１の補助ビットメモリ部１３から累積サイクル数が
読み出され、たとえば図示しない制御系に送出される
（Ｓ１）。制御系では、読み出した累積サイクル数があ
らかじめ設定した限界値内にあるか否かの判別が行われ
る（Ｓ２）。
ーチャートを参照しながら説明する。まず、メモリアレ
イ部１の補助ビットメモリ部１３から累積サイクル数が
読み出され、たとえば図示しない制御系に送出される
（Ｓ１）。制御系では、読み出した累積サイクル数があ
らかじめ設定した限界値内にあるか否かの判別が行われ
る（Ｓ２）。
【００２７】ステップＳ２において、肯定的な判別結果
が得られると、書き込み回路２によるスペアローデコー
ダ５に対するローアドレスに書き込み動作が行われない
ことから、スペアローデコーダ５の各レジスタＲＧ1 〜
ＲＧｎの出力は全てローレベルとなる。これにより、ノ
ア回路ＮＯＲ1 の出力はハイレベルとなり、各アンド回
路ＡＮＤ1 〜ＡＮＤN の他方の入力に入力され、各アン
ド回路ＡＮＤ1 〜ＡＮＤN は活性状態となる。したがっ
て、この場合、正規ローデコーダ４を介し、メモリアレ
イ部１の正規メモリ部１１の所定のワード線Ｗ1 〜Ｗｎ
がアクセスされ、まずワード線セクタ消去が行われ（Ｓ
３）、続いてそのワード線セクタ内のデータの書き換え
が行われる（Ｓ４）。そして、ワード線セクタ内のデー
タの書き換えが行われた後、メモリアレイ部１の補助ビ
ットメモリ部１３の所定の補助ビット線ＣＢに接続され
た不揮発性メモリに書き込みが行われる。すなわち、そ
のセクタの累積サイクル数に「＋１」が行われる（Ｓ
５）。
が得られると、書き込み回路２によるスペアローデコー
ダ５に対するローアドレスに書き込み動作が行われない
ことから、スペアローデコーダ５の各レジスタＲＧ1 〜
ＲＧｎの出力は全てローレベルとなる。これにより、ノ
ア回路ＮＯＲ1 の出力はハイレベルとなり、各アンド回
路ＡＮＤ1 〜ＡＮＤN の他方の入力に入力され、各アン
ド回路ＡＮＤ1 〜ＡＮＤN は活性状態となる。したがっ
て、この場合、正規ローデコーダ４を介し、メモリアレ
イ部１の正規メモリ部１１の所定のワード線Ｗ1 〜Ｗｎ
がアクセスされ、まずワード線セクタ消去が行われ（Ｓ
３）、続いてそのワード線セクタ内のデータの書き換え
が行われる（Ｓ４）。そして、ワード線セクタ内のデー
タの書き換えが行われた後、メモリアレイ部１の補助ビ
ットメモリ部１３の所定の補助ビット線ＣＢに接続され
た不揮発性メモリに書き込みが行われる。すなわち、そ
のセクタの累積サイクル数に「＋１」が行われる（Ｓ
５）。
【００２８】一方、ステップＳ２において、否定的な判
別結果が得られると、書き込み回路２によるスペアロー
デコーダ５の所定のレジスタに対するローアドレスの書
き込み動作が行われる。その結果、スペアローデコーダ
５のローアドレスが書き込まれたレジスタ出力がハイレ
ベルとなる。これにより、ノア回路ＮＯＲ1 の出力はハ
イレベルからローレベルに切り換わり、各アンド回路Ａ
ＮＤ1 〜ＡＮＤN の他方の入力に入力される。このた
め、各アンド回路ＡＮＤ1 〜ＡＮＤN は不活性状態とな
り、正規ローデコーダ４を介してのメモリアレイ部１の
正規メモリ部１１の所定のワード線Ｗ1〜Ｗｎに対する
アクセスは行われない。すなわち、ワード線が切り離さ
れて、ローアドレスが書き込まれたレジスタに接続され
る冗長ワード線に切り換えられる（Ｓ６）。以降、累積
サイクル数が限界値に達したワード線に代えて、切り換
えられた冗長ワード線に対して、ワード線セクタ消去、
データ書き換え、読み出し、並びに累積サイクル数の書
き込みおよび読み出しが行われる。
別結果が得られると、書き込み回路２によるスペアロー
デコーダ５の所定のレジスタに対するローアドレスの書
き込み動作が行われる。その結果、スペアローデコーダ
５のローアドレスが書き込まれたレジスタ出力がハイレ
ベルとなる。これにより、ノア回路ＮＯＲ1 の出力はハ
イレベルからローレベルに切り換わり、各アンド回路Ａ
ＮＤ1 〜ＡＮＤN の他方の入力に入力される。このた
め、各アンド回路ＡＮＤ1 〜ＡＮＤN は不活性状態とな
り、正規ローデコーダ４を介してのメモリアレイ部１の
正規メモリ部１１の所定のワード線Ｗ1〜Ｗｎに対する
アクセスは行われない。すなわち、ワード線が切り離さ
れて、ローアドレスが書き込まれたレジスタに接続され
る冗長ワード線に切り換えられる（Ｓ６）。以降、累積
サイクル数が限界値に達したワード線に代えて、切り換
えられた冗長ワード線に対して、ワード線セクタ消去、
データ書き換え、読み出し、並びに累積サイクル数の書
き込みおよび読み出しが行われる。
【００２９】以上説明したように、本実施例によれば、
ワード線セクタ消去を行うフラッシュＥＥＰＲＯＭにお
いて、メモリアレイ部１の正規メモリ部１１のビット線
に並列に不揮発性メモリが接続された補助ビット線を設
け、この不揮発性メモリに各ワード線毎の累積書き換え
・消去サイクル数を記録し、さらに記録された累積サイ
クル数からそのセクタのサイクル数が限界値に達したか
否かの判別を行い、達している場合にはそのワード線を
冗長ワード線に切り換えるようにしたので、ある特定の
累積サイクル数が限界値に達したことを知ることがで
き、これにより、メモリアレイの使用状況等を把握で
き、アクセスを平均的に行うような態様が可能となる。
また、冗長部を有していることから、ある特定の累積サ
イクル数が限界値に達したとしても、メモリの寿命を延
ばすことができる。その結果、メモリ全体として信頼性
の大幅な向上を図れる利点がある。
ワード線セクタ消去を行うフラッシュＥＥＰＲＯＭにお
いて、メモリアレイ部１の正規メモリ部１１のビット線
に並列に不揮発性メモリが接続された補助ビット線を設
け、この不揮発性メモリに各ワード線毎の累積書き換え
・消去サイクル数を記録し、さらに記録された累積サイ
クル数からそのセクタのサイクル数が限界値に達したか
否かの判別を行い、達している場合にはそのワード線を
冗長ワード線に切り換えるようにしたので、ある特定の
累積サイクル数が限界値に達したことを知ることがで
き、これにより、メモリアレイの使用状況等を把握で
き、アクセスを平均的に行うような態様が可能となる。
また、冗長部を有していることから、ある特定の累積サ
イクル数が限界値に達したとしても、メモリの寿命を延
ばすことができる。その結果、メモリ全体として信頼性
の大幅な向上を図れる利点がある。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ある特定の累積サイクル数が限界値に達したことを知る
ことができる。これにより、メモリアレイの使用状況等
を把握でき、アクセスを平均的に行うような態様が可能
となる。また、冗長部を有していることから、ある特定
の累積サイクル数が限界値に達したとしても、メモリの
寿命を延ばすことができる。その結果、メモリ全体とし
て信頼性の大幅な向上を図れる利点がある。
ある特定の累積サイクル数が限界値に達したことを知る
ことができる。これにより、メモリアレイの使用状況等
を把握でき、アクセスを平均的に行うような態様が可能
となる。また、冗長部を有していることから、ある特定
の累積サイクル数が限界値に達したとしても、メモリの
寿命を延ばすことができる。その結果、メモリ全体とし
て信頼性の大幅な向上を図れる利点がある。
【図１】本発明に係る不揮発性記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１のメモリアレイ部の構成例を示す図であ
る。
る。
【図３】図１の装置の動作を説明するためのフローチャ
ートである。
ートである。
【図４】ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるワー
ド線セクタ消去時のバイアス条件を示す回路図である。
ド線セクタ消去時のバイアス条件を示す回路図である。
【図５】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにおける
ワード線セクタ消去時のバイアス条件を示す回路図であ
る。
ワード線セクタ消去時のバイアス条件を示す回路図であ
る。
【図６】ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおけるワ
ード線セクタ消去時のバイアス条件を示す回路図であ
る。
ード線セクタ消去時のバイアス条件を示す回路図であ
る。
１…メモリアレイ部 １１…正規メモリ部 １２…冗長メモリ部 １３…補助ビットメモリ部 ２…読み出し／書き込み回路 ３…書き込み回路 ４…正規ローデコーダ ５…スペアローデコーダ ６…カラムデコーダ ＮＯＲ1 …ノア回路 ＡＮＤ1 〜ＡＮＤN …アンド回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】冗長ワード線の数は、図２の例ではｎ本で
あり、この数については、置き換えによるメモリの延命
効果と、メモリ面積を考慮して最適にすることが望まし
い。なお、ＤＩＮＯＲ型、ＮＡＮＤ型の場合には、たと
えば１セクタ当たり８本のワード線を単位とする場合に
は、冗長ワード線も同様に８本単位に構成される。
あり、この数については、置き換えによるメモリの延命
効果と、メモリ面積を考慮して最適にすることが望まし
い。なお、ＤＩＮＯＲ型、ＮＡＮＤ型の場合には、たと
えば１セクタ当たり８本のワード線を単位とする場合に
は、冗長ワード線も同様に８本単位に構成される。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (3)
- 【請求項１】 ワード線セクタ消去を行う半導体不揮発
性記憶装置であって、 各ワード線毎に、書き換え・消去サイクル数を記録する
記録部を設け、 書き換え・消去サイクル毎に各ワード線の累積サイクル
数を記録する半導体不揮発性記憶装置。 - 【請求項２】 上記記録部は、各ワード線毎に設けられ
た補助ビット線と、補助ビット線に接続された不揮発性
メモリとからなる請求項１記載の半導体不揮発性記憶装
置。 - 【請求項３】 メモリセルが並列的に接続された少なく
とも１本の冗長ワード線と、上記記録部に記録された各
ワード線の累積サイクル数があらかじめ設定した値に達
した場合に、そのワード線を切り離して冗長ワード線に
切り換える回路とを有する請求項１または請求項２記載
の半導体不揮発性記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709394A JP3525472B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体不揮発性記憶装置 |
| KR1019950000995A KR950034271A (ko) | 1994-01-26 | 1995-01-20 | 비휘발성 반도체 플래쉬 메모리 |
| US08/375,700 US5561632A (en) | 1994-01-26 | 1995-01-20 | Nonvolatile semiconductor flash memory |
| US08/661,351 US5654922A (en) | 1994-01-26 | 1996-06-11 | Nonvolatile semiconductor flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709394A JP3525472B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07220486A true JPH07220486A (ja) | 1995-08-18 |
| JP3525472B2 JP3525472B2 (ja) | 2004-05-10 |
Family
ID=11656471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP709394A Expired - Fee Related JP3525472B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3525472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102819A (ja) * | 2006-10-20 | 2008-05-01 | Hitachi Ltd | 記憶装置及び記憶方法 |
-
1994
- 1994-01-26 JP JP709394A patent/JP3525472B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102819A (ja) * | 2006-10-20 | 2008-05-01 | Hitachi Ltd | 記憶装置及び記憶方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3525472B2 (ja) | 2004-05-10 |
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