JPS62290179A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS62290179A JPS62290179A JP61133203A JP13320386A JPS62290179A JP S62290179 A JPS62290179 A JP S62290179A JP 61133203 A JP61133203 A JP 61133203A JP 13320386 A JP13320386 A JP 13320386A JP S62290179 A JPS62290179 A JP S62290179A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- base layer
- layer
- conductivity
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
- H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
- H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的コ
（産業上の利用分野）
本発明は、二枚の半導体基板を直接接着技術により接着
して得られたウェーハを用いて構成されるゲートターン
オフサイリスク（以下、ＧＴＯ）に関する。
して得られたウェーハを用いて構成されるゲートターン
オフサイリスク（以下、ＧＴＯ）に関する。
（従来の技術）
一般にＧＴＯは、ゲート雪掻に正または負のバイアスを
印加することによりターンオン及びターンオフを可能に
するため、整流回路が不要であり、またスイッチング時
間が短いので高周波で動作できる、という利点を有する
。−万ＧＴＯは、ターンオフ時の電力損失が一定の値に
達すると熱破壊を起こすため、流し得るアノード電流に
限界があり、その値は高々２００ＯＡ程度であって通常
のサイリスタと比べて電流容量を大きくすることができ
ない、という欠点がある。その原因は、ＧＴＯをターン
オフする時に局所的に電流集中が生じることにある。こ
の様な現象を緩和するために通常、マルチエミッタ構造
、即ちカソード領域を分割して複数の小さいＧＴＯ（こ
れを、ＧＴＯエレメントと称する）を並列接続した構造
とづることが行われる。これにより電流集中箇所が分散
されるため、ある程度電流容量を増大（ることができる
。
印加することによりターンオン及びターンオフを可能に
するため、整流回路が不要であり、またスイッチング時
間が短いので高周波で動作できる、という利点を有する
。−万ＧＴＯは、ターンオフ時の電力損失が一定の値に
達すると熱破壊を起こすため、流し得るアノード電流に
限界があり、その値は高々２００ＯＡ程度であって通常
のサイリスタと比べて電流容量を大きくすることができ
ない、という欠点がある。その原因は、ＧＴＯをターン
オフする時に局所的に電流集中が生じることにある。こ
の様な現象を緩和するために通常、マルチエミッタ構造
、即ちカソード領域を分割して複数の小さいＧＴＯ（こ
れを、ＧＴＯエレメントと称する）を並列接続した構造
とづることが行われる。これにより電流集中箇所が分散
されるため、ある程度電流容量を増大（ることができる
。
しかし以上のような改善を行なっても、各ＧＴＯエレメ
ントにおいて上記した電流集中が生じるので、本質的な
問題解決にならない。ターンオフ時に各ＧＴＯエレメン
ト間のアノード電流のバランスが崩れ、ターンオフ過程
の最終時に一個ないし数個のＧＴＯエレメントに電流集
中が起り、これらが破壊されるのである。この原因の一
つは、現在のプロセス技術では直径４０ｍ以上のウェー
ハ全面に均一な不純物拡散を施し、かつ一様なライフタ
イムを実現することが困難であるためである。第２の原
因は、各ＧＴＯエレメントのターンオフ破壊耐量が十分
でないためである。
ントにおいて上記した電流集中が生じるので、本質的な
問題解決にならない。ターンオフ時に各ＧＴＯエレメン
ト間のアノード電流のバランスが崩れ、ターンオフ過程
の最終時に一個ないし数個のＧＴＯエレメントに電流集
中が起り、これらが破壊されるのである。この原因の一
つは、現在のプロセス技術では直径４０ｍ以上のウェー
ハ全面に均一な不純物拡散を施し、かつ一様なライフタ
イムを実現することが困難であるためである。第２の原
因は、各ＧＴＯエレメントのターンオフ破壊耐量が十分
でないためである。
この問題を解決するため、ＧＴＯのｐベース製のシート
抵抗を小さくし、ｎエミッタ層とｎベース層の間の接合
耐圧を大きくすることが提案されている（特開昭５３−
１１０３８６号公報）。またｎベース層を低抵抗の均一
不純物濃度層とするために、これをエピタキシャル法で
形成することも提案されている（特開昭５２−１０２６
８７号公報）。
抵抗を小さくし、ｎエミッタ層とｎベース層の間の接合
耐圧を大きくすることが提案されている（特開昭５３−
１１０３８６号公報）。またｎベース層を低抵抗の均一
不純物濃度層とするために、これをエピタキシャル法で
形成することも提案されている（特開昭５２−１０２６
８７号公報）。
ところで、ｎベース層のシート抵抗を十分小さくするた
めには、その幅を３０μｍ程度以上にする必要がある。
めには、その幅を３０μｍ程度以上にする必要がある。
また、ｎベース層内に拡散形成するｎエミッタ層の幅は
、注入効率を十分なものとするためには２０μｍ程度以
上を必要とする。そうすると、ｎベース層をエピタキシ
ャル成長法で形成するためにはエピタキシャル成長層と
して５０μｍ以上の厚さを必要とすることになる。とこ
ろが、エピタキシャル成長は１３００℃程度の高温で行
なうため、この工程で基板のｎベース層に欠陥が形成さ
れ、これがライフタイムの低下をもたらし、ＧＴＯのオ
ン電圧上昇をもたらす。また４０μｍ以上のエピタキシ
ャル成長層を形成すると、成長層内にも多数の欠陥が発
生するため、ｎベース層のライフタイムも低下し、これ
もＧＴＯのオン電圧上昇の原因となる。
、注入効率を十分なものとするためには２０μｍ程度以
上を必要とする。そうすると、ｎベース層をエピタキシ
ャル成長法で形成するためにはエピタキシャル成長層と
して５０μｍ以上の厚さを必要とすることになる。とこ
ろが、エピタキシャル成長は１３００℃程度の高温で行
なうため、この工程で基板のｎベース層に欠陥が形成さ
れ、これがライフタイムの低下をもたらし、ＧＴＯのオ
ン電圧上昇をもたらす。また４０μｍ以上のエピタキシ
ャル成長層を形成すると、成長層内にも多数の欠陥が発
生するため、ｎベース層のライフタイムも低下し、これ
もＧＴＯのオン電圧上昇の原因となる。
（発明が解決しようとする問題点）
以上のように従来のＧＴＯでは、エピタキシャル法を利
用してターンオフ破壊耐量を高めようとすると、オン電
圧が上昇づるという問題があった。
用してターンオフ破壊耐量を高めようとすると、オン電
圧が上昇づるという問題があった。
本発明はこの様な゛問題を解決し、ターンオフ破１１ｍ
ｆｆ１が高く、しかもオン電圧が低いＧＴＯを提供する
ことを目的とする。
ｆｆ１が高く、しかもオン電圧が低いＧＴＯを提供する
ことを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明にがかるＧＴＯは、二枚の半導体基板を直接接着
して得られたウェーハを用いて構成され、第１導電型エ
ミッタ層、第２導電型ベース層。
して得られたウェーハを用いて構成され、第１導電型エ
ミッタ層、第２導電型ベース層。
第１導電型ベース層、及び第１導電型ベース層内に複数
に分割されて形成された第２Ｑ電型エミッタ層を有する
ものであって、前記第１導電型ベース層内に直接接着界
面を有し、かつこの界面と前記第２導電型エミッタ層間
の距離が３０μｍ以下であることを特徴とする。
に分割されて形成された第２Ｑ電型エミッタ層を有する
ものであって、前記第１導電型ベース層内に直接接着界
面を有し、かつこの界面と前記第２導電型エミッタ層間
の距離が３０μｍ以下であることを特徴とする。
（作用）
この様なＧＴＯ構造においては、第２導電型エミッタ層
と第１導電型ベース層との接合面から離れた位置に第１
導電型ベース客の不純物最大濃度部分を設けることがで
きる。直接接着界面を最大不純物濃度部分とすることが
容易にできるからである。この結果、ゲート電流の通路
になる第１導電型ベース層の横方向抵抗が実質的に低減
されているにも拘らず、第１導′心型ベース層と第２導
電型エミッタ層間の接合部の不純物濃度は低く、この接
合部での破壊電圧を高いものとし、かつエミッタ注入効
率を高いものとすることができる。
と第１導電型ベース層との接合面から離れた位置に第１
導電型ベース客の不純物最大濃度部分を設けることがで
きる。直接接着界面を最大不純物濃度部分とすることが
容易にできるからである。この結果、ゲート電流の通路
になる第１導電型ベース層の横方向抵抗が実質的に低減
されているにも拘らず、第１導′心型ベース層と第２導
電型エミッタ層間の接合部の不純物濃度は低く、この接
合部での破壊電圧を高いものとし、かつエミッタ注入効
率を高いものとすることができる。
従ってこの構造により、オン電圧が低く、かつターンオ
フ破壊耐量の高いＧＴＯが実現される。
フ破壊耐量の高いＧＴＯが実現される。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のＧＴＯを示す断面図である。この構
造を、第２図（ａ）〜（Ｃ）に示す工程断面図を参照し
ながら工程順に説明する。なおこの実施例では、第１導
電型としてｎ型、第２導電型としてｎ型を用いている。
造を、第２図（ａ）〜（Ｃ）に示す工程断面図を参照し
ながら工程順に説明する。なおこの実施例では、第１導
電型としてｎ型、第２導電型としてｎ型を用いている。
先ず第２図（ａ＞に示すように二枚の高抵抗のｎ−型Ｓ
ｉ基板１１．１４を用意づる。これらの基板の互いに接
着すべき面は表面粗さ５００人以下に鏡面研磨されてい
る。一方のｎ−型Ｓ１基板１１はｎベース層として用い
られるもので、その接着すべき面には、ボロンまたはガ
リウムなどのｐ型不純物を拡散してｎベース層の一部と
なる厚さ１０〜１００μｍの第１のｎベース層１３が形
成されている。また接着すべき面と反対側の面には、厚
さ３０〜１５０μｍのｎエミッタ層１２が拡散形成され
ている。他方のｎ−型３ｉ基板１４の接着すべき面には
、崩ざ１０〜１００μｍの第２のｎベース層１５が拡散
形成されている。これら二枚の基板を、その表面状態に
よってはＨ２Ｏ２＋Ｈ２ＳＯ４→ ＨＦ → 稀ＨＦ
なる前処理工程で脱脂及びスティンフィルム除去を行な
う。次に各基板を清浄な水で数分程度水洗し、室温でス
ピンナ乾燥する。この工程は基板の接着すべき面に吸着
していると思われる水分はそのまま残し、過剰な水分を
除去するものである。
ｉ基板１１．１４を用意づる。これらの基板の互いに接
着すべき面は表面粗さ５００人以下に鏡面研磨されてい
る。一方のｎ−型Ｓ１基板１１はｎベース層として用い
られるもので、その接着すべき面には、ボロンまたはガ
リウムなどのｐ型不純物を拡散してｎベース層の一部と
なる厚さ１０〜１００μｍの第１のｎベース層１３が形
成されている。また接着すべき面と反対側の面には、厚
さ３０〜１５０μｍのｎエミッタ層１２が拡散形成され
ている。他方のｎ−型３ｉ基板１４の接着すべき面には
、崩ざ１０〜１００μｍの第２のｎベース層１５が拡散
形成されている。これら二枚の基板を、その表面状態に
よってはＨ２Ｏ２＋Ｈ２ＳＯ４→ ＨＦ → 稀ＨＦ
なる前処理工程で脱脂及びスティンフィルム除去を行な
う。次に各基板を清浄な水で数分程度水洗し、室温でス
ピンナ乾燥する。この工程は基板の接着すべき面に吸着
していると思われる水分はそのまま残し、過剰な水分を
除去するものである。
従って吸着水分の殆どが揮散する１００℃以上の加熱乾
燥は避ける。
燥は避ける。
この様な処理を経た二枚の基板を、例えばクラス１以下
の清浄な雰囲気下に設置し、それぞれの鏡面研磨面に異
物が介在しない状態で第２図（ｂ）に示すように研摩面
同士を接触させる。そして密着した基板を２００℃以上
、好ましくは１０００〜１２００℃で熱処理して直接接
着した基板を得る。１６が直接接着界面である。
の清浄な雰囲気下に設置し、それぞれの鏡面研磨面に異
物が介在しない状態で第２図（ｂ）に示すように研摩面
同士を接触させる。そして密着した基板を２００℃以上
、好ましくは１０００〜１２００℃で熱処理して直接接
着した基板を得る。１６が直接接着界面である。
なお、ｎ−型Ｓｉ基板１１の厚さは、高抵抗ｎベース層
の厚さにより決まるので、例えば耐圧４．５ＫＶ素子で
は８００μｍ程度とする。またｎ−型３ｉ基板１４の厚
さは、接着作業の容易さを考慮して３００μｍ程度以上
とする。
の厚さにより決まるので、例えば耐圧４．５ＫＶ素子で
は８００μｍ程度とする。またｎ−型３ｉ基板１４の厚
さは、接着作業の容易さを考慮して３００μｍ程度以上
とする。
この様にして形成された接着基板のｎ−型３ｉ基板１４
側を研磨して、接着界面１６上の厚みを５０μｍ程度に
設定し、その後第２図（Ｃ）に示すように第２のｎベー
ス層１５側にリンなどを拡散して２０μｍ程度以上のｎ
エミッタ層１７を形成する。これにより、実質的な第２
のｎベース層１５の幅Ｗ（即ち接着界面１６からｎエミ
ッタ層１７の接合面までの距離）が３０μｍ以下である
、ｐｎｐｎウェー八が得へれる。
側を研磨して、接着界面１６上の厚みを５０μｍ程度に
設定し、その後第２図（Ｃ）に示すように第２のｎベー
ス層１５側にリンなどを拡散して２０μｍ程度以上のｎ
エミッタ層１７を形成する。これにより、実質的な第２
のｎベース層１５の幅Ｗ（即ち接着界面１６からｎエミ
ッタ層１７の接合面までの距離）が３０μｍ以下である
、ｐｎｐｎウェー八が得へれる。
この後、公知の方法でｎエミッタ層１７をエツチングし
て複数個に分割し、第１図に示すようにカソード電極１
８．ゲート電極１９．アノード電極２０及び保護膜２１
等を形成して、ＧＴＯが完成する。
て複数個に分割し、第１図に示すようにカソード電極１
８．ゲート電極１９．アノード電極２０及び保護膜２１
等を形成して、ＧＴＯが完成する。
第３図はこの実施例によるＧＴＯの不純物濃度分布を示
す。図から明らかなようにｎベース層は、第１のｐベー
ス＠１３と第２のｎベース層１５の間即ち接着界面１６
近傍に不純物最大濃度領域を有する。そしてこの接着界
面１６からｎエミッタ層１７側にいくにつれてｐ型不純
物濃度は低下し、接着界面１６からＷ−３０ｕｍ以下の
距離にｎエミッタ層１７が形成されている。
す。図から明らかなようにｎベース層は、第１のｐベー
ス＠１３と第２のｎベース層１５の間即ち接着界面１６
近傍に不純物最大濃度領域を有する。そしてこの接着界
面１６からｎエミッタ層１７側にいくにつれてｐ型不純
物濃度は低下し、接着界面１６からＷ−３０ｕｍ以下の
距離にｎエミッタ層１７が形成されている。
この実施例では、ｎベース層のシート抵抗ρ８ＰＢとし
て５ｏΩ／口以下が冑られ、十分に高いターンオフ破壊
耐量が得られる。しかもｎベース層のうらｎエミッタ層
近傍の部分は十分不純物が低く、ｎエミッタ層からの注
入効率は高い。
て５ｏΩ／口以下が冑られ、十分に高いターンオフ破壊
耐量が得られる。しかもｎベース層のうらｎエミッタ層
近傍の部分は十分不純物が低く、ｎエミッタ層からの注
入効率は高い。
このことと、Ｗが３０μｍ以下であることと相まって、
このＧＴＯでは十分に大きいαｎｐｎが得られ、低いオ
ン電圧が得られる。なお、αｎｐｎとオン電圧の間には
、αＩＩ ｐ １１が大きくなる程オン電圧が低くなる
関係があることは、既に知られているコトテある（例え
ば、Ｆ、 Ｅ、 Ｇｅｎｔｒｙ 。
このＧＴＯでは十分に大きいαｎｐｎが得られ、低いオ
ン電圧が得られる。なお、αｎｐｎとオン電圧の間には
、αＩＩ ｐ １１が大きくなる程オン電圧が低くなる
関係があることは、既に知られているコトテある（例え
ば、Ｆ、 Ｅ、 Ｇｅｎｔｒｙ 。
“Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅ
ｄＲｅｃｔｉｆｉｅｒｓ ” 、 Ｐｒｅｎｔｉｃｅ
−Ｈａｌｌ 、 ｒ Ｎ Ｃ。
ｄＲｅｃｔｉｆｉｅｒｓ ” 、 Ｐｒｅｎｔｉｃｅ
−Ｈａｌｌ 、 ｒ Ｎ Ｃ。
［：ｎｇｌｅｗｏｏｄ Ｃｌ！ｆｆｓ 、 Ｎｅｗ
Ｊｅｒｓｅｙ 、 １９６４゜ｐｐ、１０３−１０８
）。
Ｊｅｒｓｅｙ 、 １９６４゜ｐｐ、１０３−１０８
）。
第４図は、上記実施例において、最終的な第２のｎベー
ス層１５の幅Ｗを変え、そのシート抵抗をパラメータと
して作ったＧＴＯでのαｎｐｎを測定した結果を示す。
ス層１５の幅Ｗを変え、そのシート抵抗をパラメータと
して作ったＧＴＯでのαｎｐｎを測定した結果を示す。
破線は、ｎベース層をウェー八表面より拡散形成した従
来法による場合のデータである。図から明らかなように
、Ｗが３０μｍを超えるとαｎｐｎは急激に低くなる。
来法による場合のデータである。図から明らかなように
、Ｗが３０μｍを超えるとαｎｐｎは急激に低くなる。
これは、ｎエミッタ層とｐベース層間の接合（Ｊ３ ）
近傍のｐ型不純物濃度が接着界面でのｐ型不純物濶度よ
り低いために、〜Ｖが余り大きいとｎエミッタ層から注
入された電子に対するドリフト電界が小さくなり、電子
の輸送効率が低下するためである。Ｗが３０μｍ以下で
あれば、この様なαｎｐｎの低下はなく、従って十分低
いオン電圧が得られる。
近傍のｐ型不純物濃度が接着界面でのｐ型不純物濶度よ
り低いために、〜Ｖが余り大きいとｎエミッタ層から注
入された電子に対するドリフト電界が小さくなり、電子
の輸送効率が低下するためである。Ｗが３０μｍ以下で
あれば、この様なαｎｐｎの低下はなく、従って十分低
いオン電圧が得られる。
なお本発明は、上記実施例に限られるものではなくその
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
［発明の効果コ
以上述べたように本発明によれば、ｐベース層内の所定
位置に接着界面を有する直接接着技術を利用したウェー
ハを用いることにより、低いオン電圧を保ちながらター
ンオフ破壊耐量の向上を図ったＧＴＯを１りることがで
きる。
位置に接着界面を有する直接接着技術を利用したウェー
ハを用いることにより、低いオン電圧を保ちながらター
ンオフ破壊耐量の向上を図ったＧＴＯを１りることがで
きる。
第１図は本発明の一実施例のＧＴＯを示す断面図、第２
図（ａ）〜（Ｃ）はそのＧＴＯの製造工程断面図、第３
図は同じくそのＧＴＯの不純物濃度分布を示す図、第４
図は本発明の詳細な説明するためのｐベース層幅とαｎ
ｐｎの関係を示す図である。 １１−ｎ−型３ｉ基板〈ｎベース１ｉｌ）、１２−・・
ｎエミッタ層、１３・・・第１のｐベース層、１４・・
・ｎ−型Ｓ；基板、１５・・・第２のｐベース層、１６
・・・接着界面、１７：・・ｎエミッタ層、１８・・・
カソード電極、１９・・・ゲート電極、２０・・・アノ
ード電を引、２１・・・保護膜。 出願人代理人 弁理士 鈴江武彦 第１図 第３ 図 ′襲 ２ 闇
図（ａ）〜（Ｃ）はそのＧＴＯの製造工程断面図、第３
図は同じくそのＧＴＯの不純物濃度分布を示す図、第４
図は本発明の詳細な説明するためのｐベース層幅とαｎ
ｐｎの関係を示す図である。 １１−ｎ−型３ｉ基板〈ｎベース１ｉｌ）、１２−・・
ｎエミッタ層、１３・・・第１のｐベース層、１４・・
・ｎ−型Ｓ；基板、１５・・・第２のｐベース層、１６
・・・接着界面、１７：・・ｎエミッタ層、１８・・・
カソード電極、１９・・・ゲート電極、２０・・・アノ
ード電を引、２１・・・保護膜。 出願人代理人 弁理士 鈴江武彦 第１図 第３ 図 ′襲 ２ 闇
Claims (1)
- 二枚の半導体基板を直接接着技術により接着して得られ
たウェーハを用いて構成され、第１導電型エミッタ層、
第２導電型ベース層、第１導電型ベース層、及び第１導
電型ベース層内に複数個に分割されて形成された第２導
電型エミッタ層を有するゲートターンオフサイリスタに
おいて、前記第１導電型ベース層内に直接接着界面を有
し、かつこの接着界面と前記第２導電型エミッタ層間の
距離が３０μｍ以下であることを特徴とするゲートター
ンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133203A JPS62290179A (ja) | 1986-06-09 | 1986-06-09 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133203A JPS62290179A (ja) | 1986-06-09 | 1986-06-09 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62290179A true JPS62290179A (ja) | 1987-12-17 |
Family
ID=15099140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133203A Pending JPS62290179A (ja) | 1986-06-09 | 1986-06-09 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290179A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313092A (en) * | 1989-05-12 | 1994-05-17 | Nippon Soken, Inc. | Semiconductor power device having walls of an inverted mesa shape to improve power handling capability |
| US5550392A (en) * | 1994-01-14 | 1996-08-27 | Westinghouse Brake And Signal Holdings Limited | Semiconductor switching devices |
| EP1037286A1 (de) * | 1999-03-02 | 2000-09-20 | Infineon Technologies AG | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
-
1986
- 1986-06-09 JP JP61133203A patent/JPS62290179A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313092A (en) * | 1989-05-12 | 1994-05-17 | Nippon Soken, Inc. | Semiconductor power device having walls of an inverted mesa shape to improve power handling capability |
| US5550392A (en) * | 1994-01-14 | 1996-08-27 | Westinghouse Brake And Signal Holdings Limited | Semiconductor switching devices |
| EP1037286A1 (de) * | 1999-03-02 | 2000-09-20 | Infineon Technologies AG | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
| US6924177B2 (en) | 1999-03-02 | 2005-08-02 | Infineon Technologies Ag | Method for producing a thyristor |
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