JPH07221732A - ディジタル相関回路 - Google Patents
ディジタル相関回路Info
- Publication number
- JPH07221732A JPH07221732A JP6007506A JP750694A JPH07221732A JP H07221732 A JPH07221732 A JP H07221732A JP 6007506 A JP6007506 A JP 6007506A JP 750694 A JP750694 A JP 750694A JP H07221732 A JPH07221732 A JP H07221732A
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- JP
- Japan
- Prior art keywords
- chip
- correlation
- sum
- value
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Complex Calculations (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 相関計算の遅延を無視しうる程度に短縮す
る。 【構成】 入力されたチップ値と拡散符号コードメモリ
２００からの拡散符号の全てのチップ値との積をそれぞ
れの乗算器３０１〜３６４においてとり、それぞれの積
とそれぞれの前段のレジスタ４０１〜４６３の出力の和
をとり、これをそれぞれの次段のレジスタ４０２〜４６
４にしまう。拡散符号の最初のチップＰ０と入力チップ
値との積はそのまま最初のレジスタ４０１にしまわれ
る。最後の段のレジスタ４６４に相関値がしまわれるこ
とになる。和を並列にとることにより、相関をとりたい
チップ系列の最後のチップが入力されてから、１回の積
と１回の和をとるだけで相関値が得られる。
る。 【構成】 入力されたチップ値と拡散符号コードメモリ
２００からの拡散符号の全てのチップ値との積をそれぞ
れの乗算器３０１〜３６４においてとり、それぞれの積
とそれぞれの前段のレジスタ４０１〜４６３の出力の和
をとり、これをそれぞれの次段のレジスタ４０２〜４６
４にしまう。拡散符号の最初のチップＰ０と入力チップ
値との積はそのまま最初のレジスタ４０１にしまわれ
る。最後の段のレジスタ４６４に相関値がしまわれるこ
とになる。和を並列にとることにより、相関をとりたい
チップ系列の最後のチップが入力されてから、１回の積
と１回の和をとるだけで相関値が得られる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル相関回路に関
し、特に、スペクトル拡散移動体通信における同期補捉
や同期追随に適したディジタル相関回路に関する。
し、特に、スペクトル拡散移動体通信における同期補捉
や同期追随に適したディジタル相関回路に関する。
【０００２】
【従来の技術】スペクトラム拡散通信方式においては、
拡散符号を用いて拡散されたチップ値から元のデーター
を再現するために、拡散符号と拡散されたチップ値との
相関をとる。そこでの相関回路として、従来、例えば次
の文献１で開示されたものが知られている。 文献１）長谷川：「超高速スペクトル拡散通信方式」、
電子情報通信学会技術研究報告、SST91-57,pp.52 文献１の第５２頁に示された構成では、拡散符号のＬ個
のチップ値に関する相関をとる場合、Ｌ個の並列出力を
有する直並列変換シフトレジスタに受信データ（チップ
値）を入力し、Ｌ個の積の和をとることで相関値を得て
いた。相関値を得るのにすべての積の結果の和をとる
が、この和は実際の回路では、並列にではなく、２つづ
つ直列に行なう等の手段で和をとる必要があり、それに
よる遅延が生じていた。
拡散符号を用いて拡散されたチップ値から元のデーター
を再現するために、拡散符号と拡散されたチップ値との
相関をとる。そこでの相関回路として、従来、例えば次
の文献１で開示されたものが知られている。 文献１）長谷川：「超高速スペクトル拡散通信方式」、
電子情報通信学会技術研究報告、SST91-57,pp.52 文献１の第５２頁に示された構成では、拡散符号のＬ個
のチップ値に関する相関をとる場合、Ｌ個の並列出力を
有する直並列変換シフトレジスタに受信データ（チップ
値）を入力し、Ｌ個の積の和をとることで相関値を得て
いた。相関値を得るのにすべての積の結果の和をとる
が、この和は実際の回路では、並列にではなく、２つづ
つ直列に行なう等の手段で和をとる必要があり、それに
よる遅延が生じていた。
【０００３】
【発明が解決しようとする課題】相関をとるデーター数
が少なければその遅延は無視しうるけれども、チップ数
の多い相関をとろうとすると、チップ数が少ないときに
比べて積の和を取るのに時間がかかり、無視できない遅
延が生じてしまう。そこで、本発明の目的は、チップ数
の多い相関をとるときでも、この相関計算による遅延を
無視しうる程度に短縮することである。
が少なければその遅延は無視しうるけれども、チップ数
の多い相関をとろうとすると、チップ数が少ないときに
比べて積の和を取るのに時間がかかり、無視できない遅
延が生じてしまう。そこで、本発明の目的は、チップ数
の多い相関をとるときでも、この相関計算による遅延を
無視しうる程度に短縮することである。
【０００４】
【課題を解決するための手段】本発明は、プラス１及び
マイナス１（＋１及び-１）のチップ値からなる基準パ
ターン（拡散符号）を蓄積している基準パターン蓄積手
段と、基準パターンの各チップに対応して設けたもので
あってディジタル入力のチップ値と基準パターンのチッ
プ値との乗算を行う複数の乗算器を有する。また、各乗
算器に対応して設けたものであって、初段では対応した
乗算器の出力を一時的に蓄積し、次段以降では対応した
乗算器の出力と前段の出力とを加算して蓄積する複数の
加算レジスタ手段とを有する。そして、最終段の加算レ
ジスタ手段から相関演算結果を出力する。
マイナス１（＋１及び-１）のチップ値からなる基準パ
ターン（拡散符号）を蓄積している基準パターン蓄積手
段と、基準パターンの各チップに対応して設けたもので
あってディジタル入力のチップ値と基準パターンのチッ
プ値との乗算を行う複数の乗算器を有する。また、各乗
算器に対応して設けたものであって、初段では対応した
乗算器の出力を一時的に蓄積し、次段以降では対応した
乗算器の出力と前段の出力とを加算して蓄積する複数の
加算レジスタ手段とを有する。そして、最終段の加算レ
ジスタ手段から相関演算結果を出力する。
【０００５】
【作用】この相関回路に入力されたチップ値は、拡散符
号の全てのチップ値とそれぞれ積をとり、それぞれの積
とそれぞれの前段のレジスターとの和をとり、これをそ
れぞれの次段のレジスターにしまう。拡散符号の最初の
チップと入力のチップ値との積はそのまま最初のレジス
ターにしまわれる。最後の段のレジスターに相関値がし
まわれることになる。和を並列にとることにより、相関
をとりたいチップ列の最後のチップが入力されてから、
１回の積と１回の和をとるだけで相関値が得られる。
号の全てのチップ値とそれぞれ積をとり、それぞれの積
とそれぞれの前段のレジスターとの和をとり、これをそ
れぞれの次段のレジスターにしまう。拡散符号の最初の
チップと入力のチップ値との積はそのまま最初のレジス
ターにしまわれる。最後の段のレジスターに相関値がし
まわれることになる。和を並列にとることにより、相関
をとりたいチップ列の最後のチップが入力されてから、
１回の積と１回の和をとるだけで相関値が得られる。
【０００６】
【実施例】次に本発明の実施例を説明する。図１は、本
発明の実施例を示すブロック図であり、＋１及び−１の
値を持つ６４チップ長の拡散符号を基準パターンとして
用い、ディジタル入力の６４チップ時間長の相関を、チ
ップ周期毎に得るようにしたものである。図１におい
て、１００はディジタル入力Ｄの入力端子、２００は６
４チップ値が蓄積されている拡散符号コードメモリ、３
０１〜３６４は乗算器、４０１〜４６４はレジスタ、５
０２〜５６４は加算器である。図１において、ディジタ
ル入力Ｄは入力端子１００から１チップ値毎に直列に入
力され、乗算器３０１〜３６４において拡散符号コード
メモリ２００から与えられる拡散符号の各チップ値Ｐ０
〜Ｐ６４と乗算が行われ、乗算器３０１の乗算結果はレ
ジスタ４０１に格納され、乗算器３０２〜３６４の乗算
結果は加算器５０２〜５６４へ与えられて前段のレジス
タ４０２〜４６２の値と加算された後、レジスタ４０２
〜４６４に格納され、レジスタ４６４から相関演算結果
が出力される。
発明の実施例を示すブロック図であり、＋１及び−１の
値を持つ６４チップ長の拡散符号を基準パターンとして
用い、ディジタル入力の６４チップ時間長の相関を、チ
ップ周期毎に得るようにしたものである。図１におい
て、１００はディジタル入力Ｄの入力端子、２００は６
４チップ値が蓄積されている拡散符号コードメモリ、３
０１〜３６４は乗算器、４０１〜４６４はレジスタ、５
０２〜５６４は加算器である。図１において、ディジタ
ル入力Ｄは入力端子１００から１チップ値毎に直列に入
力され、乗算器３０１〜３６４において拡散符号コード
メモリ２００から与えられる拡散符号の各チップ値Ｐ０
〜Ｐ６４と乗算が行われ、乗算器３０１の乗算結果はレ
ジスタ４０１に格納され、乗算器３０２〜３６４の乗算
結果は加算器５０２〜５６４へ与えられて前段のレジス
タ４０２〜４６２の値と加算された後、レジスタ４０２
〜４６４に格納され、レジスタ４６４から相関演算結果
が出力される。
【０００７】次に、相関演算動作について説明する。
今、入力端子１００からディジタル入力のチップ値Ｄ
０，Ｄ１，Ｄ２，−−−，Ｄ６３が順次与えられたもの
とすると、乗算器３０１〜３６４の出力Ｍ１，Ｍ２，Ｍ
３，−−−，Ｍ６４は、次表に示すようになる。
今、入力端子１００からディジタル入力のチップ値Ｄ
０，Ｄ１，Ｄ２，−−−，Ｄ６３が順次与えられたもの
とすると、乗算器３０１〜３６４の出力Ｍ１，Ｍ２，Ｍ
３，−−−，Ｍ６４は、次表に示すようになる。
【０００８】
【表１】
【０００９】また、相関演算結果ＳＯ、すなわち入力の
チップ値Ｄ６３のタイムスロットにおけるレジスタ４６
４の内容は、前段のレジスタ４０１〜４６３の内容が順
次加算されてきたものであるため、次式に示す関係にあ
り、ディジタル入力Ｄのチップ値Ｄ０〜Ｄ６３と拡散符
号との相関値を表わすことになる。
チップ値Ｄ６３のタイムスロットにおけるレジスタ４６
４の内容は、前段のレジスタ４０１〜４６３の内容が順
次加算されてきたものであるため、次式に示す関係にあ
り、ディジタル入力Ｄのチップ値Ｄ０〜Ｄ６３と拡散符
号との相関値を表わすことになる。
【００１０】
【数１】
【００１１】同様に、ディジタル入力のチップ値が順次
Ｄ６４，Ｄ６５，Ｄ６６，−−−と与えられる毎に、６
４個のチップ値Ｄ１〜Ｄ６４，Ｄ２〜Ｄ６５，Ｄ３〜Ｄ
６６，−−−の様に６４チップ区間の相関値Ｓ０が出力
される。なお、このように相関を取ることで、入力され
る信号のチップ系列パターンとと待ち受ける拡散符号の
パターンとが合致したときに高い相関値が得られる。
Ｄ６４，Ｄ６５，Ｄ６６，−−−と与えられる毎に、６
４個のチップ値Ｄ１〜Ｄ６４，Ｄ２〜Ｄ６５，Ｄ３〜Ｄ
６６，−−−の様に６４チップ区間の相関値Ｓ０が出力
される。なお、このように相関を取ることで、入力され
る信号のチップ系列パターンとと待ち受ける拡散符号の
パターンとが合致したときに高い相関値が得られる。
【００１２】なお、図１の実施例においては、１送信デ
ータビット時間長に亘る相関を取る構成にしてあるが、
ある種の同期捕捉回路においては複数データビット時間
長に亘る相関をとる必要が或る場合があり、その場合も
拡散符号コードメモリに複数データ分の拡散符号を重複
して基準パタ-ンとして蓄積しておき、増設した拡散符
号部分に対応して、図１と同様に乗算器・レジスタ・加
算器を増設することによって実現できる。
ータビット時間長に亘る相関を取る構成にしてあるが、
ある種の同期捕捉回路においては複数データビット時間
長に亘る相関をとる必要が或る場合があり、その場合も
拡散符号コードメモリに複数データ分の拡散符号を重複
して基準パタ-ンとして蓄積しておき、増設した拡散符
号部分に対応して、図１と同様に乗算器・レジスタ・加
算器を増設することによって実現できる。
【００１３】
【発明の効果】以上の説明から明らかなように、本発明
では、入力されたチップとそれに対応する拡散符号との
積の和を、チップが入力される度に順次行なうので、相
関をとりたいチップ列の最後のチップが入力されてか
ら、１回の積と１回の和をとるだけで相関値が得られ、
チップ数の多い相関をとるときでも、従来の一度に和を
とる方法にに比べて大幅に遅延を無視できる程度に短縮
できる。
では、入力されたチップとそれに対応する拡散符号との
積の和を、チップが入力される度に順次行なうので、相
関をとりたいチップ列の最後のチップが入力されてか
ら、１回の積と１回の和をとるだけで相関値が得られ、
チップ数の多い相関をとるときでも、従来の一度に和を
とる方法にに比べて大幅に遅延を無視できる程度に短縮
できる。
【図１】本発明のディジタル相関回路の一実施例を示す
ブロック図
ブロック図
２００ 拡散符号メモリ ３０１〜３６４ 乗算器 ４０１〜４６４ レジスタ ５０２〜５６４ 加算器
Claims (1)
- 【請求項１】 プラス１及びマイナス１のチップ値から
なる基準パターンを蓄積している基準パターン蓄積手段
と、 前記基準パターンの各チップに対応して設けたものであ
って、ディジタル入力のチップ値と前記基準パターンの
チップ値との乗算を行う複数の乗算器と、 前記各乗算器に対応して設けたものであって、初段では
対応した乗算器の出力を一時的に蓄積し、次段以降では
対応した乗算器の出力と前段の出力とを加算して蓄積す
る複数の加算レジスタ手段とを備え、 最終段の前記加算レジスタ手段から相関演算結果を出力
することを特徴とするディジタル相関回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007506A JPH07221732A (ja) | 1994-01-27 | 1994-01-27 | ディジタル相関回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007506A JPH07221732A (ja) | 1994-01-27 | 1994-01-27 | ディジタル相関回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221732A true JPH07221732A (ja) | 1995-08-18 |
Family
ID=11667680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007506A Pending JPH07221732A (ja) | 1994-01-27 | 1994-01-27 | ディジタル相関回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221732A (ja) |
-
1994
- 1994-01-27 JP JP6007506A patent/JPH07221732A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |