JPH0722380B2 - 映像信号用位相ロツク回路 - Google Patents
映像信号用位相ロツク回路Info
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- JPH0722380B2 JPH0722380B2 JP63271318A JP27131888A JPH0722380B2 JP H0722380 B2 JPH0722380 B2 JP H0722380B2 JP 63271318 A JP63271318 A JP 63271318A JP 27131888 A JP27131888 A JP 27131888A JP H0722380 B2 JPH0722380 B2 JP H0722380B2
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- signal
- sync
- pll
- frame
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/9305—Regeneration of the television signal or of selected parts thereof involving the mixing of the reproduced video signal with a non-recorded signal, e.g. a text signal
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- H04N5/932—Regeneration of analogue synchronisation signals
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- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔概要〕 ビデオディスクプレーヤから再生された水平同期信号を
PLLによって引き込み、入力水平同期信号に同期した水
平同期信号を発生する回路に関し、 スチル再生モードにした場合、応答性が遅いVCOを使用
して外乱に強いPLL回路であり乍ら入力水平同期信号とP
LL回路のシステムクロックからの水平同期信号とのずれ
を素早く吸収できることを目的とし、 奇数及び偶数フィールドの組み合わせになるフレーム毎
に制御信号を得る回路と、あるフレームの再生同期信号
の同期引き込みを行ない、これに続くフレームの再生同
期信号の同期引き込みを行なわない第１のPLL回路と、
あるフレームの再生同期信号の同期引き込みを行なわ
ず、これに続くフレームの再生同期信号の同期引き込み
を行なう第２のPLL回路と、第１及び第２のPLL回路のう
ち同期引き込みを行なっている方のPLL回路の出力を取
り出すように切り替える回路にて構成する。
PLLによって引き込み、入力水平同期信号に同期した水
平同期信号を発生する回路に関し、 スチル再生モードにした場合、応答性が遅いVCOを使用
して外乱に強いPLL回路であり乍ら入力水平同期信号とP
LL回路のシステムクロックからの水平同期信号とのずれ
を素早く吸収できることを目的とし、 奇数及び偶数フィールドの組み合わせになるフレーム毎
に制御信号を得る回路と、あるフレームの再生同期信号
の同期引き込みを行ない、これに続くフレームの再生同
期信号の同期引き込みを行なわない第１のPLL回路と、
あるフレームの再生同期信号の同期引き込みを行なわ
ず、これに続くフレームの再生同期信号の同期引き込み
を行なう第２のPLL回路と、第１及び第２のPLL回路のう
ち同期引き込みを行なっている方のPLL回路の出力を取
り出すように切り替える回路にて構成する。
本発明は、ビデオディスクプレーヤから再生された水平
同期信号をPLLによって引き込み、入力水平同期信号に
同期した水平同期信号を発生する回路に関する。
同期信号をPLLによって引き込み、入力水平同期信号に
同期した水平同期信号を発生する回路に関する。
レーザビデオディスクプレーヤにパーソナルコンピュー
タを接続してディスク再生出力を公衆回線網から送られ
てくる情報と共にパーソナルコンピュータのCRTに画面
表示するシステムが、例えばビデオテックス等で用いら
れることがある。
タを接続してディスク再生出力を公衆回線網から送られ
てくる情報と共にパーソナルコンピュータのCRTに画面
表示するシステムが、例えばビデオテックス等で用いら
れることがある。
ここで、テレビジョン受像機等で使用されている映像信
号はEIA RS−170A規格で規定されているように、４フ
ィールドを１周期（後述の如く、カラーフレームとい
う）としているが、レーザビデオディスクプレーヤ等で
スチル（静止画）モードにすると２フィールド分の映像
信号しか再生されないため、後述のように２フィールド
毎に入力水平同期信号とPLL回路のシステムクロックか
らの水平同期信号とが大きくずれを生じ、PLL回路が入
力水平同期信号を引き込むまでに時間を要する。このず
れは画面水平方向に歪みを生じるので、このずれを素早
く吸収して映像を安定させることが必要である。
号はEIA RS−170A規格で規定されているように、４フ
ィールドを１周期（後述の如く、カラーフレームとい
う）としているが、レーザビデオディスクプレーヤ等で
スチル（静止画）モードにすると２フィールド分の映像
信号しか再生されないため、後述のように２フィールド
毎に入力水平同期信号とPLL回路のシステムクロックか
らの水平同期信号とが大きくずれを生じ、PLL回路が入
力水平同期信号を引き込むまでに時間を要する。このず
れは画面水平方向に歪みを生じるので、このずれを素早
く吸収して映像を安定させることが必要である。
第４図は従来の一例のブロック図を示す。同図におい
て、レーザビデオディスクプレーヤ１にてレーザビデオ
ディスクから再生された映像信号は同期分離回路２で水
平同期信号（15.75KHz）（Ｈ−sync）を分離され、PLL
回路３の位相比較器４に供給される。一方、PLL回路３
のVCO（電圧制御発振器）５から出力されたシステムク
ロックは分周回路６にて分周されて入力Ｈ−syncと同じ
15.75kHzのＨ−syncとされ、位相比較器４にて入力Ｈ−
syncと位相比較される。位相比較器４において、入力Ｈ
−syncとシステムクロックからのＨ−syncとの位相比較
誤差信号が出力され、位相比較誤差信号が零になるよう
にVCO5の出力発振周波数を制御する。
て、レーザビデオディスクプレーヤ１にてレーザビデオ
ディスクから再生された映像信号は同期分離回路２で水
平同期信号（15.75KHz）（Ｈ−sync）を分離され、PLL
回路３の位相比較器４に供給される。一方、PLL回路３
のVCO（電圧制御発振器）５から出力されたシステムク
ロックは分周回路６にて分周されて入力Ｈ−syncと同じ
15.75kHzのＨ−syncとされ、位相比較器４にて入力Ｈ−
syncと位相比較される。位相比較器４において、入力Ｈ
−syncとシステムクロックからのＨ−syncとの位相比較
誤差信号が出力され、位相比較誤差信号が零になるよう
にVCO5の出力発振周波数を制御する。
これにより、システムクロックからのＨ−syncは入力Ｈ
−syncに同期した位相で出力され、例えばビデオテック
スの場合、公衆回線網から送られてくる情報信号のデー
タ処理に用いられると共に、CRTに供給されてレーザビ
デオディスクプレーヤ１からの再生信号と公衆回線網か
らの情報信号との合成表示に用いられる。
−syncに同期した位相で出力され、例えばビデオテック
スの場合、公衆回線網から送られてくる情報信号のデー
タ処理に用いられると共に、CRTに供給されてレーザビ
デオディスクプレーヤ１からの再生信号と公衆回線網か
らの情報信号との合成表示に用いられる。
ところで、前記EIA RS−170A規格で規定されている映
像信号は第５図に示すようなタイミングをもつ。即ち、
Ｈ−syncは奇数フィールドと偶数フィールドとで1/2周
期のずれをもち、かつ、奇数フィールドどうし、偶数フ
ィールドどうしは共に同じ位相を有し、又、色副搬送波
（クロマ・サブキャリア）は各フィールドともＨ−sync
に対して所定の位相差を有し、しかも４フィールド共位
相を異にする。Ｈ−sync及びサブキャリアは第５図に示
すようにタイミング関係で出力されるように定められて
おり、特にクロマ・サブキャリアは色信号を再生するた
めの同期検波に用いられる基準信号として用いられる。
このように、サブキャリアは４フィールドを１周期とし
た位相をもち、これをカラーフレームという。
像信号は第５図に示すようなタイミングをもつ。即ち、
Ｈ−syncは奇数フィールドと偶数フィールドとで1/2周
期のずれをもち、かつ、奇数フィールドどうし、偶数フ
ィールドどうしは共に同じ位相を有し、又、色副搬送波
（クロマ・サブキャリア）は各フィールドともＨ−sync
に対して所定の位相差を有し、しかも４フィールド共位
相を異にする。Ｈ−sync及びサブキャリアは第５図に示
すようにタイミング関係で出力されるように定められて
おり、特にクロマ・サブキャリアは色信号を再生するた
めの同期検波に用いられる基準信号として用いられる。
このように、サブキャリアは４フィールドを１周期とし
た位相をもち、これをカラーフレームという。
レーザビデオディスクプレーヤ１において、通常の再生
モードの場合には第５図に示す４フィールドを１周期と
した映像信号が再生され、特に、Ｈ−syncは前述のよう
に第４図に示すPLL回路３で位相を引き込まれ、PLL回路
３からは入力Ｈ−syncに同期したシステムクロック（水
平同期信号）が出力される。
モードの場合には第５図に示す４フィールドを１周期と
した映像信号が再生され、特に、Ｈ−syncは前述のよう
に第４図に示すPLL回路３で位相を引き込まれ、PLL回路
３からは入力Ｈ−syncに同期したシステムクロック（水
平同期信号）が出力される。
一方、レーザビデオディスクプレーヤ１には特殊再生モ
ードとしてスチルモードという静止画モードがある。こ
の場合、一般に、レーザビデオディスクプレーヤ１でス
チルモードにすると第１及び第２フィールドのみ、或い
は、第３及び第４フィールドのみというように常に２つ
のフィールドが繰り返し出力される。即ち、第６図に示
す如く、第１フィールド（第６図（Ａ））、第２フィー
ルド（第６図（Ｂ））を再生し終わると、通常再生モー
ドでは第３フィールド（第６図（Ｃ）の破線）を再生す
るところを第１フィールド（第６図（Ｃ）の実線）を再
生し、同様に通常再生モードでは第４フィールド（第６
図（Ｄ）の破線）を再生するところを第２フィールド
（第６図（Ｄ）の実線）を再生する。このとき、サブキ
ャリアの方は前述のカラーフレームの位相関係を保持し
ていないと色ずれを生じるためにスチルモードの場合で
も通常再生モード（第５図）と同様の位相を以て出力さ
れ、このようにするためにはレーザビデオディスクプレ
ーヤ１において、Ｈ−syncの方を２フィールド毎にサブ
キャリアの1/2波長分ずれて（期間Ｐ）出力するように
回路が構成されている（即ち、サブキャリアは各フィー
ルドで連続していないと色ずれを生じるため、このよう
にしないためにＨ−syncの位相を２フィールド毎に期間
Ｐずらして辻褄合わせを行なっている）。
ードとしてスチルモードという静止画モードがある。こ
の場合、一般に、レーザビデオディスクプレーヤ１でス
チルモードにすると第１及び第２フィールドのみ、或い
は、第３及び第４フィールドのみというように常に２つ
のフィールドが繰り返し出力される。即ち、第６図に示
す如く、第１フィールド（第６図（Ａ））、第２フィー
ルド（第６図（Ｂ））を再生し終わると、通常再生モー
ドでは第３フィールド（第６図（Ｃ）の破線）を再生す
るところを第１フィールド（第６図（Ｃ）の実線）を再
生し、同様に通常再生モードでは第４フィールド（第６
図（Ｄ）の破線）を再生するところを第２フィールド
（第６図（Ｄ）の実線）を再生する。このとき、サブキ
ャリアの方は前述のカラーフレームの位相関係を保持し
ていないと色ずれを生じるためにスチルモードの場合で
も通常再生モード（第５図）と同様の位相を以て出力さ
れ、このようにするためにはレーザビデオディスクプレ
ーヤ１において、Ｈ−syncの方を２フィールド毎にサブ
キャリアの1/2波長分ずれて（期間Ｐ）出力するように
回路が構成されている（即ち、サブキャリアは各フィー
ルドで連続していないと色ずれを生じるため、このよう
にしないためにＨ−syncの位相を２フィールド毎に期間
Ｐずらして辻褄合わせを行なっている）。
このようにスチールモードではＨ−syncの位相が２フィ
ールド毎に本来のタイミングからずれ、即ち、第４図に
おけるPLL回路３では第６図（Ｃ），（Ｄ）の破線のタ
イミングにくると思っていたＨ−syncが同図（Ｃ），
（Ｄ）の実線のタイミングに現われるため、位相比較器
４の出力が大きく変化し、この結果、PLL回路３によっ
て入力Ｈ−syncを引き込むまでに時間がかかり、この
間、PLL回路３が発生するシステムクロックからのＨ−s
yncとレーザビデオディスクプレーヤ１からの入力Ｈ−s
yncとがずれていることになる。このずれを生じている
間、CRTの画面では水平方向に歪みを生じることにな
る。
ールド毎に本来のタイミングからずれ、即ち、第４図に
おけるPLL回路３では第６図（Ｃ），（Ｄ）の破線のタ
イミングにくると思っていたＨ−syncが同図（Ｃ），
（Ｄ）の実線のタイミングに現われるため、位相比較器
４の出力が大きく変化し、この結果、PLL回路３によっ
て入力Ｈ−syncを引き込むまでに時間がかかり、この
間、PLL回路３が発生するシステムクロックからのＨ−s
yncとレーザビデオディスクプレーヤ１からの入力Ｈ−s
yncとがずれていることになる。このずれを生じている
間、CRTの画面では水平方向に歪みを生じることにな
る。
そこで、従来のPLL回路３では、VCO5を応答性の速いも
のに選定し、上記ずれを素早く補正してCRTの表示画面
上目立たないようにしている。つまり、第６図（Ｃ），
（Ｄ）に示す期間Ｐのずれは垂直同期信号の直後に現わ
れるので、上記補正を垂直ブランキング期間内に行なう
ようにしている。
のに選定し、上記ずれを素早く補正してCRTの表示画面
上目立たないようにしている。つまり、第６図（Ｃ），
（Ｄ）に示す期間Ｐのずれは垂直同期信号の直後に現わ
れるので、上記補正を垂直ブランキング期間内に行なう
ようにしている。
一般に応答性の速いVCOは電圧変化に対して敏感である
ことから、上記従来例のものは、応答性が早くてずれを
素早く補正できる反面、ノイズ等の外乱に対して弱く、
誤動作する虞れがある等の問題点があった。
ことから、上記従来例のものは、応答性が早くてずれを
素早く補正できる反面、ノイズ等の外乱に対して弱く、
誤動作する虞れがある等の問題点があった。
本発明は、タイミングのずれたそれぞれのフレームに適
した２つのPLL回路を設けることにより、スチル再生モ
ードにした場合、応答性が遅いVCOを使用して外乱に強
いPLL回路であり乍ら入力Ｈ−syncとPLL回路のシステム
クロックからのＨ−syncとのずれを素早く吸収できる映
像信号用位相ロック回路を提供することを目的とする。
した２つのPLL回路を設けることにより、スチル再生モ
ードにした場合、応答性が遅いVCOを使用して外乱に強
いPLL回路であり乍ら入力Ｈ−syncとPLL回路のシステム
クロックからのＨ−syncとのずれを素早く吸収できる映
像信号用位相ロック回路を提供することを目的とする。
第１図は本発明の原理ブロック図を示す。同図中、40は
ビデオディスクプレーヤで、通常再生モードでは前述の
４フィールドを１周期とした映像信号（第５図）を出力
し、一方、スチル再生モードでは２フィールド単位の映
像信号（第６図）を出力する。41は制御信号発生回路
で、再生同期信号から奇数及び偶数フィールドの組み合
わせになるフレーム毎に制御信号を得る。42は第１のPL
L回路で、制御信号により、あるフレームの再生同期信
号の同期引き込みを行ない、これに続くフレームの再生
同期信号の同期引き込みを行なわない動作をフレーム毎
に繰り返す。43は第２のPLL回路で、制御信号により、
上記あるフレームの再生同期信号の同期引き込みを行な
わず、上記これに続くフレームの再生同期信号を同期引
き込みを行なう動作をフレーム毎に繰り返す。44は切替
回路で、上記制御信号により、第１及び第２のPLL回路4
2,43のうち同期引き込みを行なっている方のPLL回路の
出力を取り出すように切り替える。
ビデオディスクプレーヤで、通常再生モードでは前述の
４フィールドを１周期とした映像信号（第５図）を出力
し、一方、スチル再生モードでは２フィールド単位の映
像信号（第６図）を出力する。41は制御信号発生回路
で、再生同期信号から奇数及び偶数フィールドの組み合
わせになるフレーム毎に制御信号を得る。42は第１のPL
L回路で、制御信号により、あるフレームの再生同期信
号の同期引き込みを行ない、これに続くフレームの再生
同期信号の同期引き込みを行なわない動作をフレーム毎
に繰り返す。43は第２のPLL回路で、制御信号により、
上記あるフレームの再生同期信号の同期引き込みを行な
わず、上記これに続くフレームの再生同期信号を同期引
き込みを行なう動作をフレーム毎に繰り返す。44は切替
回路で、上記制御信号により、第１及び第２のPLL回路4
2,43のうち同期引き込みを行なっている方のPLL回路の
出力を取り出すように切り替える。
スチルモードにした場合、あるフレーム（Ｈ−syncは通
常再生モードのＨ−syncと同じタイミング）では第１の
PLL回路42で同期引き込みを行ない、これに続くフレー
ム（Ｈ−syncは通常再生モードのＨ−syncから所定期間
ずれる）では第２のPLL回路43で同期引き込みを行な
い、フレーム毎に第１及び第２のPLL回路42,43の出力を
切り替える。このように、２つの異なるフレームのＨ−
syncに夫々同期するPLL回路が夫々設けられているた
め、PLL回路のVCOに応答性の遅いものを用いても、スチ
ルモード特有のフレーム毎のＨ−syncのずれを素早く吸
収でき、安定した同期引き込みを行ない得る。
常再生モードのＨ−syncと同じタイミング）では第１の
PLL回路42で同期引き込みを行ない、これに続くフレー
ム（Ｈ−syncは通常再生モードのＨ−syncから所定期間
ずれる）では第２のPLL回路43で同期引き込みを行な
い、フレーム毎に第１及び第２のPLL回路42,43の出力を
切り替える。このように、２つの異なるフレームのＨ−
syncに夫々同期するPLL回路が夫々設けられているた
め、PLL回路のVCOに応答性の遅いものを用いても、スチ
ルモード特有のフレーム毎のＨ−syncのずれを素早く吸
収でき、安定した同期引き込みを行ない得る。
第２図は本発明の一実施例のブロック図を示し、同図
中、第４図と同一構成部分には同一番号を付す。第２図
中、10はPLL回路（第１のPLL回路）で、システムクロッ
ク（例えば23MHz）を発生するVCO11,VCO11の出力を15.7
5kHzまで分周する分周回路12,入力Ｈ−syncと分周回路1
2の出力とを位相比較する位相比較器13,位相比較器13の
出力を保持する保持回路14にて構成されている。20はPL
L回路（第２のPLL回路）で、PLL回路10と同様に、VCO2
1,分周回路22,位相比較器23,保持回路24にて構成されて
いる。
中、第４図と同一構成部分には同一番号を付す。第２図
中、10はPLL回路（第１のPLL回路）で、システムクロッ
ク（例えば23MHz）を発生するVCO11,VCO11の出力を15.7
5kHzまで分周する分周回路12,入力Ｈ−syncと分周回路1
2の出力とを位相比較する位相比較器13,位相比較器13の
出力を保持する保持回路14にて構成されている。20はPL
L回路（第２のPLL回路）で、PLL回路10と同様に、VCO2
1,分周回路22,位相比較器23,保持回路24にて構成されて
いる。
30は奇数フィールド／偶数フィールド判別回路（E/O判
別回路）で、例えば奇数フィールドにＨレベル、偶数フ
ィールドにＬレベルを出力する。31は1/2分周回路で、E
/O判別回路30の出力周波数を1/2に分周してイネーブル
制御信号として保持回路14,24のイネーブルを制御す
る。E/O判別回路30,1/2分周回路31にて制御信号発生回
路が構成されている。32は切替回路で、1/2分周回路31
の出力（切替制御信号）によって分周回路12,22の出力
のいずれかを切り替えて出力する。
別回路）で、例えば奇数フィールドにＨレベル、偶数フ
ィールドにＬレベルを出力する。31は1/2分周回路で、E
/O判別回路30の出力周波数を1/2に分周してイネーブル
制御信号として保持回路14,24のイネーブルを制御す
る。E/O判別回路30,1/2分周回路31にて制御信号発生回
路が構成されている。32は切替回路で、1/2分周回路31
の出力（切替制御信号）によって分周回路12,22の出力
のいずれかを切り替えて出力する。
次に本発明の動作について第３図に示すタイミングチャ
ートと共に説明する。
ートと共に説明する。
第２図において、同期分離回路２から分離されて取り出
された垂直同期信号ａ（Ｖ−sync）（第３図（Ａ））及
びＨ−syncはE/O判別回路30に供給され、ここで奇数フ
ィールドにＨレベル、偶数フィールドにＬレベルとなる
判別信号ｂ（第３図（Ｂ））とされる。判別信号ｂは1/
2分周回路31にて周波数を1/2にされ、例えば、第１及び
第２フィールドにＨレベル、次の第１及び第２フィール
ドにＬレベルとなる制御信号ｃ（第３図（Ｃ））とされ
る。
された垂直同期信号ａ（Ｖ−sync）（第３図（Ａ））及
びＨ−syncはE/O判別回路30に供給され、ここで奇数フ
ィールドにＨレベル、偶数フィールドにＬレベルとなる
判別信号ｂ（第３図（Ｂ））とされる。判別信号ｂは1/
2分周回路31にて周波数を1/2にされ、例えば、第１及び
第２フィールドにＨレベル、次の第１及び第２フィール
ドにＬレベルとなる制御信号ｃ（第３図（Ｃ））とされ
る。
いま、スチルモードの場合、第６図（Ａ），（Ｂ）に示
す第１及び第２フィールド（Ｈ−syncは通常再生モード
の時と同じタイミング）では1/2分周回路31の出力制御
信号ｃはＨレベルとなり、これにより、PLL回路10の保
持回路14はスルー状態（保持動作を行なわない）、PLL
回路20の保持回路24は保持状態とされる一方、切替回路
32はPLL回路10の出力を選択する側に切り替えられる。
ここで、同期分離回路２からのＨ−sync（第６図
（Ａ），（Ｂ））及び分周回路12の出力Ｈ−syncは位相
比較器13にて位相比較され、位相比較誤差信号がVCO11
にフィードバックされ、周知のPLL動作によって位相合
わせ込みが行なわれる。これにより、分周回路12からの
Ｈ−syncは入力Ｈ−sync（第６図（Ａ），（Ｂ））に同
期をとられ、切替回路32を介してCRTに供給される。こ
のとき、PLL回路20の保持回路24は保持状態であるの
で、位相比較器23には同期分離回路２からのＨ−sync
（第６図（Ａ），（Ｂ））が供給されるもこれに同期を
とられることはない。
す第１及び第２フィールド（Ｈ−syncは通常再生モード
の時と同じタイミング）では1/2分周回路31の出力制御
信号ｃはＨレベルとなり、これにより、PLL回路10の保
持回路14はスルー状態（保持動作を行なわない）、PLL
回路20の保持回路24は保持状態とされる一方、切替回路
32はPLL回路10の出力を選択する側に切り替えられる。
ここで、同期分離回路２からのＨ−sync（第６図
（Ａ），（Ｂ））及び分周回路12の出力Ｈ−syncは位相
比較器13にて位相比較され、位相比較誤差信号がVCO11
にフィードバックされ、周知のPLL動作によって位相合
わせ込みが行なわれる。これにより、分周回路12からの
Ｈ−syncは入力Ｈ−sync（第６図（Ａ），（Ｂ））に同
期をとられ、切替回路32を介してCRTに供給される。こ
のとき、PLL回路20の保持回路24は保持状態であるの
で、位相比較器23には同期分離回路２からのＨ−sync
（第６図（Ａ），（Ｂ））が供給されるもこれに同期を
とられることはない。
次に、第６図（Ｃ），（Ｄ）の実線に示す第１及び第２
フィールド（Ｈ−syncは通常再生モードの時と期間Ｐず
れている）では1/2分周回路31の出力制御信号ｃはＬレ
ベルとなり、これにより、PLL回路20の保持回路24はス
ルー、PLL回路10の保持回路14は保持状態とされる一
方、切替回路32はPLL回路20の出力を選択する側に切り
替えられる。ここで、周期分離回路２からのＨ−sync
（第６図（Ｃ），（Ｄ）の実線）及び分周回路22の出力
Ｈ−syncは位相比較器23にて位相比較され、PLL動作に
よって位相合わせ込みが行なわれる。これにより、分周
回路22からのＨ−syncは入力Ｈ−sync（第６図（Ｃ），
（Ｄ）の実線）に同期をとられ、切替回路22を介してCR
Tに供給される。このとき、PLL回路10の保持回路14は保
持状態であるので、位相比較器13には同期分離回路２か
らＨ−sync（第６図（Ｃ），（Ｄ）の実線）が供給され
るもこれに同期をとられることはなく、保持回路14で保
持された位相比較器13の出力（先の第１及び第２フィー
ルド時の最終出力）をVCO11にフィールドバックされて
第６図（Ａ），（Ｂ）に示すＨ−syncに同期をとられる
ことになる。
フィールド（Ｈ−syncは通常再生モードの時と期間Ｐず
れている）では1/2分周回路31の出力制御信号ｃはＬレ
ベルとなり、これにより、PLL回路20の保持回路24はス
ルー、PLL回路10の保持回路14は保持状態とされる一
方、切替回路32はPLL回路20の出力を選択する側に切り
替えられる。ここで、周期分離回路２からのＨ−sync
（第６図（Ｃ），（Ｄ）の実線）及び分周回路22の出力
Ｈ−syncは位相比較器23にて位相比較され、PLL動作に
よって位相合わせ込みが行なわれる。これにより、分周
回路22からのＨ−syncは入力Ｈ−sync（第６図（Ｃ），
（Ｄ）の実線）に同期をとられ、切替回路22を介してCR
Tに供給される。このとき、PLL回路10の保持回路14は保
持状態であるので、位相比較器13には同期分離回路２か
らＨ−sync（第６図（Ｃ），（Ｄ）の実線）が供給され
るもこれに同期をとられることはなく、保持回路14で保
持された位相比較器13の出力（先の第１及び第２フィー
ルド時の最終出力）をVCO11にフィールドバックされて
第６図（Ａ），（Ｂ）に示すＨ−syncに同期をとられる
ことになる。
以後、上記のような動作が２フィールド毎に繰り返さ
れ、結局、PLL回路10は通常再生モードと同じＨ−sync
が再生される第１及び第２フィールド（第６図（Ａ），
（Ｂ））のＨ−syncに同期をとられ、一方のPLL回路20
は通常再生モードのＨ−syncから期間ＰずれたＨ−sync
が再生される第１及び第２フィールド（第６図（Ｃ），
（Ｄ）の実線）のＨ−syncに同期をとられ、２フィール
ド毎にPLL回路10,20の各出力が交互に切り替えられて取
り出される。これにより、スチル再生モード特有の２フ
ィールド毎のＨ−syncのずれがあってもこれを素早く吸
収でき、安定した同期引き込みを行ない得る。従って、
VCO11,21は応答性の遅いものでよく、これにより、ノイ
ズ等の外乱に対して強く、誤動作の虞れが少なくなる。
れ、結局、PLL回路10は通常再生モードと同じＨ−sync
が再生される第１及び第２フィールド（第６図（Ａ），
（Ｂ））のＨ−syncに同期をとられ、一方のPLL回路20
は通常再生モードのＨ−syncから期間ＰずれたＨ−sync
が再生される第１及び第２フィールド（第６図（Ｃ），
（Ｄ）の実線）のＨ−syncに同期をとられ、２フィール
ド毎にPLL回路10,20の各出力が交互に切り替えられて取
り出される。これにより、スチル再生モード特有の２フ
ィールド毎のＨ−syncのずれがあってもこれを素早く吸
収でき、安定した同期引き込みを行ない得る。従って、
VCO11,21は応答性の遅いものでよく、これにより、ノイ
ズ等の外乱に対して強く、誤動作の虞れが少なくなる。
〔発明の効果〕 以上説明した如く、本発明によれば、２つの異なるフレ
ームのＨ−syncに夫々同期するPLL回路が夫々設けられ
ているため、PLL回路のVCOに応答性の遅いものを用いて
も、スチル再生モード特有のフレーム毎のＨ−syncのず
れを素早く吸収でき、安定した同期引き込みを行ない
得、安定した映像を得ることができ、VCOは応答性の遅
いものでよいのでノイズ等の外乱に対して強く、誤動作
の虞れが少なくなる。
ームのＨ−syncに夫々同期するPLL回路が夫々設けられ
ているため、PLL回路のVCOに応答性の遅いものを用いて
も、スチル再生モード特有のフレーム毎のＨ−syncのず
れを素早く吸収でき、安定した同期引き込みを行ない
得、安定した映像を得ることができ、VCOは応答性の遅
いものでよいのでノイズ等の外乱に対して強く、誤動作
の虞れが少なくなる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、 第３図は本発明の動作タイミングチャート、 第４図は従来のブロック図、 第５図は通常再生モードの信号タイミング図、 第６図はスチル再生モードの信号タイミング図である。 図において、 １はレーザビデオディスクプレーヤ、 ２は同期分離回路、 10,20はPLL回路、 11,21はVCO、 12,22は分周回路、 13,23は位相比較回路、 14,24は保持回路、 30は奇数フィールド／偶数フィールド判別回路、 31は1/2分周回路、 32,44は切替回路、 40はビデオディスクプレーヤ、 41は制御信号発生回路、 42は第１のPLL回路、 43は第２のPLL回路 を示す。
Claims (1)
- 【請求項１】ビデオディスクプレーヤ（40）から再生さ
れた同期信号をPLL（フェーズ・ロックド・ループ）動
作によって引き込み、該再生同期信号に同期した信号を
発生する映像信号用位相ロック回路において、 上記再生同期信号から奇数フィールド及び偶数フィール
ドの組み合わせになるフレーム毎に制御信号を得る制御
信号発生回路（41）と、 該制御信号により、あるフレームの再生同期信号の同期
引き込みを行ない、これに続くフレームの再生同期信号
の同期引き込みを行なわない動作をフレーム毎に繰り返
す第１のPLL回路（42）と、 上記制御信号により、上記あるフレームの再生同期信号
の同期引き込みを行なわず、上記これに続くフレームの
再生同期信号の同期引き込みを行なう動作をフレーム毎
に繰り返す第２のPLL回路（43）と、 上記制御信号により、上記第１及び第２のPLL回路（4
2）（43）のうち同期引き込みを行なっている方のPLL回
路の出力を取り出すように切り替える切替回路（44）と
よりなることを特徴とする映像信号用位相ロック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271318A JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
| US07/426,041 US5126854A (en) | 1988-10-27 | 1989-10-24 | Phase lock circuit for generating a phase synched synchronizing video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271318A JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117284A JPH02117284A (ja) | 1990-05-01 |
| JPH0722380B2 true JPH0722380B2 (ja) | 1995-03-08 |
Family
ID=17498381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271318A Expired - Lifetime JPH0722380B2 (ja) | 1988-10-27 | 1988-10-27 | 映像信号用位相ロツク回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5126854A (ja) |
| JP (1) | JPH0722380B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218449A (en) * | 1992-02-24 | 1993-06-08 | Samsung Electronics Co., Ltd. | Nervous clock signal generator for video recorder |
| JP3754070B2 (ja) * | 1994-02-15 | 2006-03-08 | ラムバス・インコーポレーテッド | 遅延ロック・ループ |
| TW488161B (en) * | 1999-05-03 | 2002-05-21 | Koninkl Philips Electronics Nv | Playback apparatus for reproducing a video signal recorded on an information carrier |
| US7268825B2 (en) * | 2003-04-01 | 2007-09-11 | Thomson Licensing Llc | Digital synchronizing generator |
| US20060215296A1 (en) * | 2005-03-24 | 2006-09-28 | Gennum Corporation | Bidirectional referenceless communication circuit |
| US9014323B2 (en) * | 2013-08-30 | 2015-04-21 | Nxp B.V. | Clock synchronizer for aligning remote devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138310C2 (de) * | 1980-09-26 | 1983-12-22 | Hitachi, Ltd., Tokyo | Schaltungsanordnung zur Steuerung der Horizontal-Synchronsignale für ein PCM-Signal-Wiedergabegerät |
| JPS5850827A (ja) * | 1981-09-08 | 1983-03-25 | Fujitsu Ltd | フェーズ・ロック・ループ回路 |
| US4616259A (en) * | 1984-04-27 | 1986-10-07 | General Electric Company | Instant phase correction in a phase-locked loop |
| JPS6133575U (ja) * | 1984-07-28 | 1986-02-28 | ソニー株式会社 | クロツク形成回路 |
| US4646103A (en) * | 1985-03-20 | 1987-02-24 | Hitachi, Ltd. | Optical recording method |
| JPS62155691A (ja) * | 1985-12-27 | 1987-07-10 | Victor Co Of Japan Ltd | カラ−映像信号の記録再生装置 |
| JPS63174497A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | カラ−デコ−ダの同期信号発生回路 |
-
1988
- 1988-10-27 JP JP63271318A patent/JPH0722380B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-24 US US07/426,041 patent/US5126854A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5126854A (en) | 1992-06-30 |
| JPH02117284A (ja) | 1990-05-01 |
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