JPH0722475A - ダイボンディング方法およびダイボンダ - Google Patents

ダイボンディング方法およびダイボンダ

Info

Publication number
JPH0722475A
JPH0722475A JP18695293A JP18695293A JPH0722475A JP H0722475 A JPH0722475 A JP H0722475A JP 18695293 A JP18695293 A JP 18695293A JP 18695293 A JP18695293 A JP 18695293A JP H0722475 A JPH0722475 A JP H0722475A
Authority
JP
Japan
Prior art keywords
wafer
image
defective
chip
taken out
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18695293A
Other languages
English (en)
Inventor
Isao Kudo
勲 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP18695293A priority Critical patent/JPH0722475A/ja
Publication of JPH0722475A publication Critical patent/JPH0722475A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【目的】 不良品チップの取り出しの確認を行えるダイ
ボンディング方法を提供すること。 【構成】 予め、ウエハ上の半導体素子の位置と対応す
る良否の情報に基づいてステップ1aにてマッピング像
を生成し、ウエハから半導体素子を取り出した際にウエ
ハの全体の画像をステップ1bにおいて光学読み取り機
構にて取り込み、取り込んだ画像と生成したマッピング
像とをステップ1cにて比較し、その比較が一致した場
合にはステップ1dにてYesとなり良品チップを正確
に取り出したと判断する。また、比較が一致しない場合
にはステップ1dにてNoとなり不良品チップを取り出
したとしてステップ1fにて警告を行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、複数の半導体素子が形
成されたウエハから良品の半導体素子を取り出してリー
ドフレームに移載するダイボンディング方法とダイボン
ダとに関するものである。
【0002】
【従来の技術】複数の半導体素子が形成されたウエハ
は、ウエハテスタ等により各半導体素子の電気的な良、
不良の検査や外観検査等の検査工程が成された後、ダイ
シング工程を経てチップ状に分割される。ダイシング工
程の後には、ウエハから良品の半導体素子を取り出して
リードフレーム上に移載するダイボンディング工程がダ
イボンダにより行われる。このダイボンディング工程で
ウエハから半導体素子を取り出す際、先の検査において
不良品と判断された半導体素子にはインクが付着され不
良品であることを示すようにしている。
【0003】しかし、このようなインクの付着による
良、不良の区分けにおいては、インクの品質によるウエ
ハへの悪影響が問題となるため、近年では検査工程で得
られるウエハ上の半導体素子の位置と良、不良とを対応
させた、いわゆるマッピングデータを用いて良品のみを
ダイボンドするようにしている。
【0004】このマッピングデータは、図4に示すよう
な構造により例えばフロッピーディスク等の記憶媒体に
記憶されているものであり、主としてデバイス基本情報
と各ウエハ毎の情報とから成るものである。デバイス基
本情報としては、デバイス名とチップサイズ(X、
Y)、およびチップ数(X、Y)とウエハ3上の位置を
得る際の基準となる基準チップ位置(XY)とから構成
されている。また、各ウエハ毎の情報としては、ウエハ
IDを先頭としてX、Y座標毎の各半導体素子の良、不
良のカテゴリーデータが格納されている。
【0005】このようなマッピングデータを用いてダイ
ボンディングを行うには、マッピングデータのカテゴリ
ーデータが良品となっている良品チップ3a(図中白抜
き部分)のみを取り出すようにダイボンダに指示を与
え、一方の不良となっている不良品チップ3b(図中斜
線部分)はそのまま残すようにする。つまり、マッピン
グデータ内の良品となっているチップの座標(X、Y)
をダイボンダに与え、その座標(X、Y)に対応する位
置のチップの画像を光学読み取り機構にて取り込み、画
像に写し出されたチップの位置にピックアップアームを
移動して取り出すようにする。そして、チップを取り出
した状態でピックアップアームをリードフレームの方向
へ移動してチップを熱圧着等により接続する。
【0006】
【発明が解決しようとする課題】しかしながらこのよう
なダイボンディング方法およびダイボンダには次のよう
な問題がある。すなわち、ウエハからチップ状の半導体
素子を取り出す際、予めウエハを接着保持している樹脂
テープを引き延ばすことにより各半導体素子の間隔を広
げて取り出し易いようにしている。このため、樹脂テー
プの引き延ばし量の誤差により各半導体素子の配置に相
違が生じ、ダイボンダによる半導体素子の取り出し位置
がずれてしまう場合がある。特に、マッピングデータを
用いたダイボンディングにおいては、不良品チップにイ
ンクを付着することがないため、ダイボンダによる半導
体素子の取り出し位置がずれて不良品チップを取り出し
てしまった場合でも確認することは不可能である。
【0007】つまり、ダイボンダに設けられた光学読み
取り機構では取り出そうとするチップの画像を取り込ん
でいるが、その画像に基づいて写し出されているチップ
が良品であるが不良品であるかを判別するのは不可能で
ある。このため、間違って不良品チップがリードフレー
ムへ搭載されてしまうと、パッケージ工程の後まで良、
不良の判別が確認できないことになり、大量の不良品を
製造してしまうことになる。
【0008】
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたダイボンディング方法およ
びダイボンダである。すなわち、このダイボンディング
方法は、複数の半導体素子が形成されたウエハを分割し
た後、このウエハから半導体素子を取り出してリードフ
レームに移載する方法であり、ウエハから半導体素子を
取り出した際にウエハの全体の画像を光学読み取り機構
にて取り込み、取り込んだ画像に基づいてウエハから取
り出した半導体素子が良品であるか不良品であるかを確
認するようにしたボンディング方法である。
【0009】また、予め、ウエハ上の半導体素子の位置
と対応する良品、不良品の情報に基づいたマッピング像
を生成しておき、半導体素子を取り出した際に光学読み
取り機構にてウエハの全体の画像を取り込んで、取り込
んだウエハの全体の画像と生成したマッピング像とを比
較することによりウエハから取り出した半導体素子が良
品であるか不良品であるかを確認するようにしたダイボ
ンディング方法でもある。
【0010】また、ウエハに形成された複数の半導体素
子をそれぞれ取り出してリードフレームへ移載するダイ
ボンダにおいては、ウエハから半導体素子を取り出した
状態でそのウエハの全体の画像を得るための光学読み取
り機構と、ウエハ上の半導体素子の位置と対応する良
品、不良品の情報に基づいたマッピング像を生成するた
めのマッピング像生成部と、光学読み取り機構による取
り込み画像とマッピング像生成部によるマッピング像と
を比較するための比較部と、比較部からの信号に基づい
て警告信号を発生させる警告回路とを備えたものであ
る。
【0011】
【作用】ウエハから半導体素子を取り出した際にそのウ
エハの全体の画像を光学読み取り機構にて取り込むこと
で、その全体画像に基づいて取り出した半導体素子のウ
エハ上の位置を確認し、さらに、その位置の半導体素子
が良品であるか不良品であるかを確認することができ
る。また、予め、ウエハ上の半導体素子の位置と対応す
る良品、不良品の情報に基づいたマッピング像を生成し
ておき、ウエハから半導体素子を取り出した際に取り込
んだウエハの全体画像とそのマッピング像とを比較する
ことで、その半導体素子が良品であるか不良品であるか
の確認をする。すなわち、この比較の結果、ウエハの全
体画像とマッピング像とが一致すれば正確に良品を取り
出しているものと判断し、反対に一致しなければ間違っ
て不良品を取り出したものと判断することができる。
【0012】また、ウエハの全体の画像を得るための光
学読み取り機構により、取り込み画像上におけるウエハ
の大きさを調節し、マッピング像生成部によるマッピン
グ像のウエハの大きさと合わせることで、2つの画像を
正確に比較することができるようになる。
【0013】
【実施例】以下に、本発明のダイボンディング方法およ
びダイボンダの実施例を図に基づいて説明する。図1は
本発明のダイボンディング方法を説明する流れ図、図2
は本発明のダイボンダのブロック図、図3は画像の比較
について説明する図である。すなわち、このダイボンデ
ィング方法は、検査工程を経て半導体素子の良品、不良
品が区分けされたウエハ3をダイシング工程にて分割し
た後、そのウエハ3から半導体素子を取り出してリード
フレームへ移載する方法である。
【0014】このダイボンディング方法を行うためのダ
イボンダ1は、主として、ウエハ3を位置決めするため
のステージ30と、ウエハ3から半導体素子を取り出す
ためのピックアップアーム31と、リードフレーム(図
示せず)を位置決めするためのフレームフィーダ32
と、フレームフィーダ32の略中央に設けられウエハ3
から取り出した半導体素子をリードフレーム上に熱圧着
等で接続するためのボンディングステージ33とが備え
られたものである。
【0015】さらに、このダイボンダ1には、ウエハ3
にマークされたウエハIDやウエハ3から取り出す半導
体素子の画像を取り込むための第1光学読み取り機構4
とその画像を認識するための認識装置21、および、例
えば第1光学読み取り機構4よりも倍率が小さくウエハ
3全体の画像を得ることができる第2光学読み取り機構
5とその画像の認識装置11、マッピング像生成部1
2、比較部13とから構成される検査部10とが設けら
れている。
【0016】このダイボンダ1を用いたダイボンディン
グを行うに先立ち、ウエハ3は所定の検査が成されてお
り、ウエハ3内の半導体素子の良品と不良品との区分け
が行われている。この検査の結果は、従来と同様に図4
に示すような良否情報としてフロッピーディスク等の記
憶媒体に記憶されている。さらに、ダイボンディングを
行う前にウエハ3は樹脂テープ(図示せず)に接着保持
された状態でチップ状に分割(ダイシング)されてお
り、しかも、その樹脂テープを引き延ばすことで各チッ
プの間隔が広げられている。
【0017】このような状態でウエハ3をダイボンダ1
のウエハローダアンローダ23にセットし、制御回路2
からの指示に従ってダイボンディングを開始する。以
下、このダイボンダ1を用いたダイボンディング方法を
ステップ順に説明する。先ず、図1のステップ1aに示
すマッピング像の生成として、図4に示す良否情報に基
づいてウエハ3における良品、不良品のマッピング像4
0(図3参照)を生成する。
【0018】マッピング像40を生成するには、先ず、
良否情報が記憶されたフロッピーディスク(図示せず)
をフロッピーディスクドライブ(FDD)22にセット
し、この状態で、第1光学読み取り機構4を用いてウエ
ハ3上にマークされたウエハIDを読み取り、認識装置
21を介してそのウエハIDを制御回路2とマッピング
像生成部12とへ送る。このウエハIDに基づいてマッ
ピング像生成部12はフロッピーディスクに記憶された
良否情報を読み出し、ウエハ3上のチップの座標(X、
Y)とその位置に対応する良品、不良品のデータをマッ
プ状に出力する。この際、良品チップ3aの表示に対し
て不良品チップ3bの表示を反転させた2値画像として
表すようにする。
【0019】次に、図1のステップ1bに示すウエハ全
体の画像取り込みとして、ウエハ3からチップを取り出
した際に第2光学読み取り機構5を用いてウエハ3の全
体の画像を取り込む。第2光学読み取り機構5は第1光
学読み取り機構4よりも倍率の低いものを用い、しかも
その倍率を調節することによりウエハ3の全体の画像を
得るようにする。この画像は認識装置11を介して図3
に示すような取り込み画像50として表される。
【0020】すなわち、ウエハ3上で良品チップ3aと
して取り出された部分と、不良品チップ3bとして残さ
れた部分との反射光の光量差により2値化処理を施し、
それぞれ反転した画像で表すようにする。このようなウ
エハ3の全体画像を得る際に第2光学読み取り機構5の
倍率を調節することで、ウエハ3を接着保持している樹
脂テープの引き延ばし量に誤差が生じていても一定の大
きさの全体画像を得ることができ、その誤差を吸収する
ことができる。
【0021】次に、図1のステップ1cに示す取り込み
画像とマッピング像との比較として、先に述べた取り込
み画像50とマッピング像40との比較を行う。すなわ
ち、マッピング像生成部12にて生成されたマッピング
像40と第2光学読み取り機構5にて取り込んだ取り込
み画像50とを比較部13に入力し、ボンディング完了
領域における2つの画像の比較、つまり、2つの画像の
信号(2値信号)の差分を計算する。なお、2つの画像
を比較するにあたり、予め取り込み画像50とマッピン
グ像40の全体の大きさが合わせられているため、確実
な差分計算を行うことができる。
【0022】そして、図1のステップ1dの判断に示す
ように、比較の結果2つの画像が一致するかどうかを判
断し、一致する場合にはYesとなりステップ1eに示
す正常となる。つまり、2つの画像が一致すればマッピ
ング像40が示す良品チップの位置と対応するウエハ3
上のチップを正確に取り出したということになる。
【0023】一方、比較の結果2つの画像が一致しなか
った場合にはステップ1dの判断でNoとなり、ステッ
プ1fに示すように警告を行う。つまり、2つの画像が
一致しないということは、マッピング像40の示す良品
チップ以外の位置に対応するチップ(すなわち、不良品
チップ)を取り出したということになり、その段階で警
告回路14から警告信号を発生させてアラームを鳴らし
てオペレータに知らせたり、または警告回路14からの
警告信号によりダイボンダ1の稼働を停止させたりす
る。
【0024】これにより、間違って不良品チップを取り
出した場合であってもそのままダイボンディング工程を
進行させてしまうことが無くなり、次の工程へ進む前に
リードフレームへ搭載したチップの良品、不良品の検査
を行うことができるようになる。
【0025】なお、本実施例においては取り込み画像5
0とマッピング像40との比較に基づいてウエハ3から
取り出したチップが良品であるか不良品であるかを確認
する方法を示したが、本発明はこれに限定されず、ウエ
ハ3から取り出したチップの位置を認識し、その位置に
対応するチップの良否情報からそれが良品であるか不良
品であるかを確認するようにすればどんな方法を用いて
も良い。
【0026】
【発明の効果】以上説明したように、本発明のダイボン
ディング方法およびダイボンダによれば次のような効果
がある。すなわち、このダイボンディング方法では樹脂
テープの引き延ばし量に誤差が生じていても、ウエハの
全体画像を得るとともにその取り込み画像とマッピング
像とを比較することで、取り出したチップが良品である
か不良品であるかを正確に確認することができる。
【0027】また、このダイボンダによれば、光学読み
取り機構の倍率を調節して取り込んだ画像上におけるウ
エハの大きさを一定にできるため、取り込み画像とマッ
ピング像との比較を確実に行うことができ、取り出した
チップが良品であるか不良品であるかの正確な検査を行
うことができるようになる。このようなダイボンディン
グ方法およびダイボンダにより、間違って不良品のチッ
プをボンディングしてしまっても次の工程へ進む前に検
査することができるため、大量の不良品を製造すること
が無くなり製品の歩留り向上を図ることが可能となる。
【図面の簡単な説明】
【図1】本発明のダイボンディング方法を説明する流れ
図である。
【図2】本発明のダイボンダのブロック図である。
【図3】画像の比較について説明する図である。
【図4】チップの良否情報の格納について説明する図で
ある。
【符号の説明】
1 ダイボンダ 2 制御回路 3 ウエハ 4 第1光学読み取り機構 5 第2光学読み取り機構 12 マッピング像生成部 13 比較部 14 警告回路 40 マッピング像 50 取り込み画像

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数の半導体素子が形成されたウエハを
    分割した後、該ウエハから前記半導体素子を取り出して
    リードフレームに移載するダイボンディング方法におい
    て、 前記ウエハから前記半導体素子を取り出した際に該ウエ
    ハの全体の画像を光学読み取り機構にて取り込み、 取り込んだ前記画像に基づいて前記ウエハから取り出し
    た半導体素子が良品であるか不良品であるかを確認する
    ようにしたことを特徴とするダイボンディング方法。
  2. 【請求項2】 予め、前記ウエハ上の半導体素子の位置
    と対応する良品、不良品の情報に基づいたマッピング像
    を生成しておき、 前記光学読み取り機構にて前記ウエハの全体の画像を取
    り込むとともに、取り込んだ該ウエハの全体の画像と生
    成した前記マッピング像とを比較することにより、該ウ
    エハから取り出した半導体素子が良品であるか不良品で
    あるかを確認するようにしたことを特徴とする請求項1
    記載のダイボンディング方法。
  3. 【請求項3】 ウエハに形成された複数の半導体素子を
    それぞれ取り出してリードフレームへ移載するダイボン
    ダにおいて、 前記ウエハから半導体素子を取り出した状態で該ウエハ
    の全体の画像を得るための光学読み取り機構と、 前記ウエハ上の半導体素子の位置と対応する良品、不良
    品の情報に基づいたマッピング像を生成するためのマッ
    ピング像生成部と、 前記光学読み取り機構による取り込み画像と前記マッピ
    ング像生成部によるマッピング像とを比較するための比
    較部と、 前記比較部からの信号に基づいて警告信号を発生させる
    警告回路とを備えたことを特徴とするダイボンダ。
JP18695293A 1993-06-29 1993-06-29 ダイボンディング方法およびダイボンダ Pending JPH0722475A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18695293A JPH0722475A (ja) 1993-06-29 1993-06-29 ダイボンディング方法およびダイボンダ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18695293A JPH0722475A (ja) 1993-06-29 1993-06-29 ダイボンディング方法およびダイボンダ

Publications (1)

Publication Number Publication Date
JPH0722475A true JPH0722475A (ja) 1995-01-24

Family

ID=16197600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18695293A Pending JPH0722475A (ja) 1993-06-29 1993-06-29 ダイボンディング方法およびダイボンダ

Country Status (1)

Country Link
JP (1) JPH0722475A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135013A (ja) * 2004-11-04 2006-05-25 Renesas Technology Corp 実装装置及び実装方法
JP2008311430A (ja) * 2007-06-14 2008-12-25 Nec Electronics Corp 半導体チップ検出装置及びこれを用いた半導体チップ検出方法
JP2014096524A (ja) * 2012-11-12 2014-05-22 Canon Machinery Inc ピックアップ方法およびピックアップ装置
WO2014128923A1 (ja) * 2013-02-22 2014-08-28 上野精機株式会社 マップ照合装置、照合方法及び照合プログラム
JP2016072381A (ja) * 2014-09-29 2016-05-09 ファスフォードテクノロジ株式会社 半導体若しくは電子部品実装装置及び半導体若しくは電子部品実装方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135013A (ja) * 2004-11-04 2006-05-25 Renesas Technology Corp 実装装置及び実装方法
JP2008311430A (ja) * 2007-06-14 2008-12-25 Nec Electronics Corp 半導体チップ検出装置及びこれを用いた半導体チップ検出方法
JP2014096524A (ja) * 2012-11-12 2014-05-22 Canon Machinery Inc ピックアップ方法およびピックアップ装置
WO2014128923A1 (ja) * 2013-02-22 2014-08-28 上野精機株式会社 マップ照合装置、照合方法及び照合プログラム
TWI603077B (zh) * 2013-02-22 2017-10-21 上野精機股份有限公司 Map matching device, comparison method and comparison program
JP2016072381A (ja) * 2014-09-29 2016-05-09 ファスフォードテクノロジ株式会社 半導体若しくは電子部品実装装置及び半導体若しくは電子部品実装方法

Similar Documents

Publication Publication Date Title
US7573280B2 (en) Semiconductor device, method and apparatus for testing same, and method for manufacturing semiconductor device
CN110729210B (zh) 半导体制造装置以及半导体器件的制造方法
JP6818608B2 (ja) ダイボンディング装置および半導体装置の製造方法
JP2591464B2 (ja) ダイボンディング装置
JPH0722475A (ja) ダイボンディング方法およびダイボンダ
JP2008172203A (ja) 半導体チップの選別装置
KR100328634B1 (ko) 웨이퍼 프로브 시스템의 웨이퍼 핸들링 장치에서의 사전 정렬장치
JP3418929B2 (ja) ピックアップ装置及びチップ位置決め方法
KR100583529B1 (ko) 반도체 기판의 결함 관리 및 수율 산출 시스템 및 그 방법
JPH1167876A (ja) ダイ認識方法および半導体製造装置
JP2005044949A (ja) 半導体チップの選別装置、半導体チップの選別方法、及び半導体チップの製造方法
JPH0950945A (ja) 半導体装置の製造方法
JPH08330390A (ja) ピックアップ装置及びピックアップ方法
JPH0367108A (ja) 半導体装置の製造方法
JPH09148387A (ja) 半導体製品の処理装置
JP4093930B2 (ja) フレーム搬送プローバ
JPH0917813A (ja) ダイボンディング方法
JP2702836B2 (ja) ダイボンディング装置
JPH10233350A (ja) 半導体チップおよびそれを用いた半導体装置の製造システム
JP2668566B2 (ja) ペレットの形状認識方法
JP3300264B2 (ja) 半導体チップ認識方法
JPH0713994B2 (ja) 半導体製造装置
JP2990134B2 (ja) 半導体チップ、半導体試験装置及び半導体装置試験方法
JPH01227442A (ja) 半導体ダイボンディング方法
JP2002083784A (ja) 半導体装置の製造方法