JPH07225567A - アクティブマトリクス型液晶表示装置の階調駆動回路及びその液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置の階調駆動回路及びその液晶表示装置Info
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- JPH07225567A JPH07225567A JP1721394A JP1721394A JPH07225567A JP H07225567 A JPH07225567 A JP H07225567A JP 1721394 A JP1721394 A JP 1721394A JP 1721394 A JP1721394 A JP 1721394A JP H07225567 A JPH07225567 A JP H07225567A
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Abstract
(57)【要約】
【目的】 ドライバ回路の外部に階調電圧値の異なるラ
ンプ電圧を２種類以上配置し、ランプ電圧の生成時間を
短縮し、走査信号が導通状態の時間内でデータバス電位
を保持している期間を十分確保し、液晶セルに正確にデ
ータバス電位を書き込めるアクティブマトリクス型液晶
表示装置の階調駆動回路及びその液晶表示装置を提供す
る。 【構成】 パルス幅変調回路２３は階調データ（ｎビッ
ト）に応じた幅のパルスに変換後、デコード回路２４に
入力し、このデコード回路２４は階調データ（ｍビッ
ト）に応じて、出力回路２５に入力される外部階調電圧
Ｖref-1 〜Ｖre f-8 を、アナログスイッチ２５−１〜２
５−８を介して選択後、パルス幅変調回路２３の出力パ
ルス幅の時間、アナログスイッチ２５−１〜２５−８を
オン状態にし、オフ時はハイインピーダンス状態にし、
外部階調電圧Ｖref-1 〜Ｖref-8は、パルス電圧にラン
プ電圧を重畳させ、該パルス電圧、ランプ電圧を異なる
電圧値に設定する。
ンプ電圧を２種類以上配置し、ランプ電圧の生成時間を
短縮し、走査信号が導通状態の時間内でデータバス電位
を保持している期間を十分確保し、液晶セルに正確にデ
ータバス電位を書き込めるアクティブマトリクス型液晶
表示装置の階調駆動回路及びその液晶表示装置を提供す
る。 【構成】 パルス幅変調回路２３は階調データ（ｎビッ
ト）に応じた幅のパルスに変換後、デコード回路２４に
入力し、このデコード回路２４は階調データ（ｍビッ
ト）に応じて、出力回路２５に入力される外部階調電圧
Ｖref-1 〜Ｖre f-8 を、アナログスイッチ２５−１〜２
５−８を介して選択後、パルス幅変調回路２３の出力パ
ルス幅の時間、アナログスイッチ２５−１〜２５−８を
オン状態にし、オフ時はハイインピーダンス状態にし、
外部階調電圧Ｖref-1 〜Ｖref-8は、パルス電圧にラン
プ電圧を重畳させ、該パルス電圧、ランプ電圧を異なる
電圧値に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイの中
間調表示を可能とする階調駆動回路及びその液晶表示装
置に関するものである。
間調表示を可能とする階調駆動回路及びその液晶表示装
置に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、以下に示
すようなものがあった。図９は従来のアクティブマトリ
クス型液晶表示装置の階調駆動回路図である。図９に示
すように、１は、例えば８ビットの階調データ信号
Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号であるスタート
信号ＳＴと、データシフトクロックＣＰとが入力される
８ビット×６０のシフトレジスタ回路、２はシフトレジ
スタ回路１の出力が入力される、例えば８ビット×６０
のラッチ回路であり、ＬＯＡＤ信号でシフトレジスタ回
路１の出力が、ラッチ回路２に格納される。
すようなものがあった。図９は従来のアクティブマトリ
クス型液晶表示装置の階調駆動回路図である。図９に示
すように、１は、例えば８ビットの階調データ信号
Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号であるスタート
信号ＳＴと、データシフトクロックＣＰとが入力される
８ビット×６０のシフトレジスタ回路、２はシフトレジ
スタ回路１の出力が入力される、例えば８ビット×６０
のラッチ回路であり、ＬＯＡＤ信号でシフトレジスタ回
路１の出力が、ラッチ回路２に格納される。
【０００３】ラッチ回路２の出力は、パルス幅変調回路
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶS を得る駆動法で
あった。
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶS を得る駆動法で
あった。
【０００４】そのアクティブマトリクス型液晶表示装置
の階調駆動動作を図１０を用いて説明すると、まず、シ
フトレジスタ回路１にスタート信号ＳＴとしてｎライン
目の水平同期信号が入力されると、ｎライン目の階調デ
ータ信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰによ
り、該シフトレジスタ回路１内を順次転送されていく。
の階調駆動動作を図１０を用いて説明すると、まず、シ
フトレジスタ回路１にスタート信号ＳＴとしてｎライン
目の水平同期信号が入力されると、ｎライン目の階調デ
ータ信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰによ
り、該シフトレジスタ回路１内を順次転送されていく。
【０００５】６０画素分のデータ転送が終了すると、シ
フトエンドパルスＨＯ60が、該シフトレジスタ回路１よ
り出力され、次段の階調駆動回路（図示なし）へ、スタ
ートパルスとして入力される。例えば、６００個のデー
タを転送する場合は、６００÷６０＝１０個の階調駆動
回路がカスケード接続されることになる。以上のように
して、ｎライン目のデータ転送が完了すると、ＬＯＡＤ
信号により、ｎライン目のデータをラッチ回路２に格納
する。次に、スタート信号ＳＴとして、ｎ＋１ライン目
の水平同期信号がシフトレジスタ回路１に入力される
と、ｎ＋１ライン目の階調データ信号が、該シフトレジ
スタ回路１内を順次転送され、以下同様の動作を繰り返
す。
フトエンドパルスＨＯ60が、該シフトレジスタ回路１よ
り出力され、次段の階調駆動回路（図示なし）へ、スタ
ートパルスとして入力される。例えば、６００個のデー
タを転送する場合は、６００÷６０＝１０個の階調駆動
回路がカスケード接続されることになる。以上のように
して、ｎライン目のデータ転送が完了すると、ＬＯＡＤ
信号により、ｎライン目のデータをラッチ回路２に格納
する。次に、スタート信号ＳＴとして、ｎ＋１ライン目
の水平同期信号がシフトレジスタ回路１に入力される
と、ｎ＋１ライン目の階調データ信号が、該シフトレジ
スタ回路１内を順次転送され、以下同様の動作を繰り返
す。
【０００６】図１１において、階調表示データＤ0 ，
…，Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納される
と、格納されたデータは、そのラッチ回路２の出力
Ｑ0 ，…，Ｑ7 より、一致回路３−２に入力される。同
時に、ＬＯＡＤ信号は、パルス幅変調回路３を構成する
クロック数カウンタ３−１のＲＳＴに入力され、そのク
ロック数カウンタ３−１はリセットされる。また、パル
ス幅変調回路３を構成するフリップ・フロップ３−３が
セットされる。
…，Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納される
と、格納されたデータは、そのラッチ回路２の出力
Ｑ0 ，…，Ｑ7 より、一致回路３−２に入力される。同
時に、ＬＯＡＤ信号は、パルス幅変調回路３を構成する
クロック数カウンタ３−１のＲＳＴに入力され、そのク
ロック数カウンタ３−１はリセットされる。また、パル
ス幅変調回路３を構成するフリップ・フロップ３−３が
セットされる。
【０００７】クロック数カウンタ３−１は、パルス幅制
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとを、Ｑm とｇm のデータが対になるように（ｍ
＝０，…，７）ＥＸ・ＮＯＲ回路に入力して得られる信
号と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入
力して、一致回路出力を得る。一致回路３−２で得られ
た出力は、フリップフロップ３−３のリセット端子に入
力され、フリップフロップ３−３の出力はリセットされ
る。
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとを、Ｑm とｇm のデータが対になるように（ｍ
＝０，…，７）ＥＸ・ＮＯＲ回路に入力して得られる信
号と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入
力して、一致回路出力を得る。一致回路３−２で得られ
た出力は、フリップフロップ３−３のリセット端子に入
力され、フリップフロップ３−３の出力はリセットされ
る。
【０００８】以上のようにして、階調データに応じたパ
ルス幅のパルス幅変調回路出力ＰOを得る。例えば、ｎ
−１ライン目の階調データが１６進数で００（１０進数
で０）の時、パルス幅変調回路出力ＰO は、ＬＯＡＤ信
号で立ち上がり、１個目のＣＰＧクロックで立ち下がる
信号となる。また、階調データが１６進数でＦＦ（１０
進数で２５５）の時は、ＬＯＡＤ信号で立ち下がり、２
５６個目のＣＰＧクロックで立ち下がるＰO 出力とな
る。
ルス幅のパルス幅変調回路出力ＰOを得る。例えば、ｎ
−１ライン目の階調データが１６進数で００（１０進数
で０）の時、パルス幅変調回路出力ＰO は、ＬＯＡＤ信
号で立ち上がり、１個目のＣＰＧクロックで立ち下がる
信号となる。また、階調データが１６進数でＦＦ（１０
進数で２５５）の時は、ＬＯＡＤ信号で立ち下がり、２
５６個目のＣＰＧクロックで立ち下がるＰO 出力とな
る。
【０００９】その出力ＰO は、レベルシフタ回路４を介
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給される。前記Ｖref は、水平同期信号周期の
例えばランプ状電圧波形を有する信号である。すると、
アナログスイッチ５の出力ＶS は、前記出力ＰO が
“Ｈ”の期間だけ基準電圧Ｖref と同じ電圧となり、出
力ＰO が“Ｌ”の期間は、ハイインピーダンス状態とな
る。
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給される。前記Ｖref は、水平同期信号周期の
例えばランプ状電圧波形を有する信号である。すると、
アナログスイッチ５の出力ＶS は、前記出力ＰO が
“Ｈ”の期間だけ基準電圧Ｖref と同じ電圧となり、出
力ＰO が“Ｌ”の期間は、ハイインピーダンス状態とな
る。
【００１０】例えば、ｎ−１ライン目のように階調デー
タが００の場合、出力ＶS は、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
Ｖs は、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。ところで、アク
ティブマトリクス型液晶表示装置は図１２に示す回路構
成である。
タが００の場合、出力ＶS は、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
Ｖs は、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。ところで、アク
ティブマトリクス型液晶表示装置は図１２に示す回路構
成である。
【００１１】図において、６はデータ信号回路であり、
前記した階調駆動回路で構成されている。７は走査信号
回路、８はデータ信号回路６の出力に接続されるデータ
バスライン、９は走査信号回路７の出力に接続される走
査バスライン、１０はデータバスライン８と走査バスラ
イン９との交差部に設けられる、例えば、ａ−Ｓｉ薄膜
トランジスタ（以下、ＴＦＴと称す）、１１はその一方
がＴＦＴ１０と接続される液晶セルで、その液晶セル１
１の他方は、対向電極１３と接続され、電気的に、例え
ば０．１（ｐＦ）程度のコンデンサとなっている。１２
は液晶セル１１でなるコンデンサと並列に設けられた蓄
積容量で、例えば、０．５（ｐＦ）のコンデンサであ
る。
前記した階調駆動回路で構成されている。７は走査信号
回路、８はデータ信号回路６の出力に接続されるデータ
バスライン、９は走査信号回路７の出力に接続される走
査バスライン、１０はデータバスライン８と走査バスラ
イン９との交差部に設けられる、例えば、ａ−Ｓｉ薄膜
トランジスタ（以下、ＴＦＴと称す）、１１はその一方
がＴＦＴ１０と接続される液晶セルで、その液晶セル１
１の他方は、対向電極１３と接続され、電気的に、例え
ば０．１（ｐＦ）程度のコンデンサとなっている。１２
は液晶セル１１でなるコンデンサと並列に設けられた蓄
積容量で、例えば、０．５（ｐＦ）のコンデンサであ
る。
【００１２】また、前記データバスライン８は、液晶を
介して、対向電極１３と対向配置しており、コンデンサ
１４を形成し、またデータバスライン８と走査バスライ
ン９間の寄生容量によりコンデンサ１５を形成してい
る。対角１０インチの液晶表示装置ならば、データバス
ライン８のコンデンサは、例えば１０（ｐＦ）程度であ
る。このデータバスラインの容量Ｃと、アナログスイッ
チのオン抵抗Ｒからなる時定数τ＝ＣＲにより、ランプ
状電圧波形のサンプリング時間（ＣＰＧクロックの周
期）がほぼ決定する。現行のＣＰＧ周期は１００ｎｓで
ある。
介して、対向電極１３と対向配置しており、コンデンサ
１４を形成し、またデータバスライン８と走査バスライ
ン９間の寄生容量によりコンデンサ１５を形成してい
る。対角１０インチの液晶表示装置ならば、データバス
ライン８のコンデンサは、例えば１０（ｐＦ）程度であ
る。このデータバスラインの容量Ｃと、アナログスイッ
チのオン抵抗Ｒからなる時定数τ＝ＣＲにより、ランプ
状電圧波形のサンプリング時間（ＣＰＧクロックの周
期）がほぼ決定する。現行のＣＰＧ周期は１００ｎｓで
ある。
【００１３】図１０におけるアナログスイッチ５の出力
Ｖs が、図１２におけるデータバスライン８に供給され
ると、そのデータバスライン８の電位は、アナログスイ
ッチ５の出力Ｖs が確定している期間はＶS と同電位で
ある。この時、コンデンサ１４は前記出力Ｖs に応じて
充電される。出力Ｖs がハイインピーダンス状態となる
と、充電されたコンデンサ１４で決まる電位となる。す
なわち、ハイインピーダンス状態となる直前の電位に保
持されることになる。例えば、図１０のｎ−１ライン目
の場合、ハイインピーダンス期間は電位Ｖ2 に保持され
る。
Ｖs が、図１２におけるデータバスライン８に供給され
ると、そのデータバスライン８の電位は、アナログスイ
ッチ５の出力Ｖs が確定している期間はＶS と同電位で
ある。この時、コンデンサ１４は前記出力Ｖs に応じて
充電される。出力Ｖs がハイインピーダンス状態となる
と、充電されたコンデンサ１４で決まる電位となる。す
なわち、ハイインピーダンス状態となる直前の電位に保
持されることになる。例えば、図１０のｎ−１ライン目
の場合、ハイインピーダンス期間は電位Ｖ2 に保持され
る。
【００１４】したがって、ｎ−１ライン目のＶS 出力期
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 がデータ
バス電位を保持している時間ＴHD1 中、液晶セル１１及
び蓄積容量１２に印加され、ｎライン目の出力期間で
は、走査信号ＶＧn がＴＦＴ１０を導通状態として、最
終的に電位Ｖ2 がデータバス電位を保持している時間Ｔ
HD2 中印加される。
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 がデータ
バス電位を保持している時間ＴHD1 中、液晶セル１１及
び蓄積容量１２に印加され、ｎライン目の出力期間で
は、走査信号ＶＧn がＴＦＴ１０を導通状態として、最
終的に電位Ｖ2 がデータバス電位を保持している時間Ｔ
HD2 中印加される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、データバス電位が高電圧になると、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間ＴHDn が短くなる。現行のＴＦＴにおいては、デ
ータバスの電位を液晶セルに正確に書き込むためには、
２５μｓ程度のデータバス電位の保持時間が必要にな
る。現行の回路構成においては、走査時間を４０μｓに
設定すると、ランプ波形を２５６階調サンプリングする
のに要求される時間は、２５．６μｓ〔２５６ステップ
×１００ｎｓ（ＣＰＧ周期）〕であるため、十分なデー
タバス電位の保持時間が確保できないという問題点があ
った。
成の装置では、データバス電位が高電圧になると、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間ＴHDn が短くなる。現行のＴＦＴにおいては、デ
ータバスの電位を液晶セルに正確に書き込むためには、
２５μｓ程度のデータバス電位の保持時間が必要にな
る。現行の回路構成においては、走査時間を４０μｓに
設定すると、ランプ波形を２５６階調サンプリングする
のに要求される時間は、２５．６μｓ〔２５６ステップ
×１００ｎｓ（ＣＰＧ周期）〕であるため、十分なデー
タバス電位の保持時間が確保できないという問題点があ
った。
【００１６】本発明は、以上述べたデータバス電圧の保
持時間を十分確保できないという問題点を除去するため
に、ドライバ回路の外部に、階調電圧値の異なるランプ
電圧を２種類以上配置し、ランプ電圧の生成時間を短縮
し、走査信号が導通状態の時間内でデータバス電位を保
持している期間を十分確保し、液晶セルに正確にデータ
バス電位を書き込めるアクティブマトリクス型液晶表示
装置の階調駆動回路及びその液晶表示装置を提供するこ
とを目的とする。
持時間を十分確保できないという問題点を除去するため
に、ドライバ回路の外部に、階調電圧値の異なるランプ
電圧を２種類以上配置し、ランプ電圧の生成時間を短縮
し、走査信号が導通状態の時間内でデータバス電位を保
持している期間を十分確保し、液晶セルに正確にデータ
バス電位を書き込めるアクティブマトリクス型液晶表示
装置の階調駆動回路及びその液晶表示装置を提供するこ
とを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、アクティブマトリクス型液晶表示装置の
階調駆動回路において、各表示画素を２K レベル（Ｋは
２以上の整数）の階調表示を行なうアクティブマトリク
ス型液晶表示装置の階調駆動回路において、Ｋビットの
階調データを順次転送するシフトレジスタ回路と、この
シフトレジスタ回路の内容を格納するラッチ回路と、こ
のラッチ回路に格納された階調データの内、下位ｎビッ
トが入力されるパルス幅変調回路と、前記ラッチ回路に
格納された階調データの内、上位ｍビットが入力される
とともに、前記パルス幅変調回路の出力信号が入力され
るデコード回路と、このデコード回路に接続されるとと
もに、１出力に対して２m 個のアナログスイッチと階調
電圧値の異なる２m 種類電源を外部に配置し、前記アナ
ログスイッチの一端に外部階調電圧を接続し、このアナ
ログスイッチの他端側は共通接続する出力回路とを備
え、前記パルス幅変調回路は階調データ（ｎビット）に
応じた幅のパルスに変換後、前記デコード回路に入力
し、該デコード回路は階調データ（ｍビット）に応じ
て、前記出力回路に入力される外部階調電圧を前記アナ
ログスイッチを介して選択後、前記パルス幅変調回路の
出力パルス幅の時間、前記アナログスイッチをオン状態
にし、オフ時はハイインピーダンス状態にし、外部階調
電圧はパルス電圧にランプ電圧を重畳させ、該パルス電
圧、ランプ電圧を異なる電圧値に設定するようにしたも
のである。
成するために、アクティブマトリクス型液晶表示装置の
階調駆動回路において、各表示画素を２K レベル（Ｋは
２以上の整数）の階調表示を行なうアクティブマトリク
ス型液晶表示装置の階調駆動回路において、Ｋビットの
階調データを順次転送するシフトレジスタ回路と、この
シフトレジスタ回路の内容を格納するラッチ回路と、こ
のラッチ回路に格納された階調データの内、下位ｎビッ
トが入力されるパルス幅変調回路と、前記ラッチ回路に
格納された階調データの内、上位ｍビットが入力される
とともに、前記パルス幅変調回路の出力信号が入力され
るデコード回路と、このデコード回路に接続されるとと
もに、１出力に対して２m 個のアナログスイッチと階調
電圧値の異なる２m 種類電源を外部に配置し、前記アナ
ログスイッチの一端に外部階調電圧を接続し、このアナ
ログスイッチの他端側は共通接続する出力回路とを備
え、前記パルス幅変調回路は階調データ（ｎビット）に
応じた幅のパルスに変換後、前記デコード回路に入力
し、該デコード回路は階調データ（ｍビット）に応じ
て、前記出力回路に入力される外部階調電圧を前記アナ
ログスイッチを介して選択後、前記パルス幅変調回路の
出力パルス幅の時間、前記アナログスイッチをオン状態
にし、オフ時はハイインピーダンス状態にし、外部階調
電圧はパルス電圧にランプ電圧を重畳させ、該パルス電
圧、ランプ電圧を異なる電圧値に設定するようにしたも
のである。
【００１８】また、前記請求項１記載のアクティブマト
リクス型液晶表示装置の階調駆動回路と、これにより駆
動される液晶パネルとを備えた液晶表示装置を得る。
リクス型液晶表示装置の階調駆動回路と、これにより駆
動される液晶パネルとを備えた液晶表示装置を得る。
【００１９】
【作用】本発明によれば、上記したように、外部から階
調電圧値の異なる２種類以上のランプ電圧を入力し、階
調駆動回路内においてランプ電圧と同数のアナログスイ
ッチを配置し、各ランプ電圧をアナログスイッチの一端
に入力し、アナログスイッチの他端側は共通にし、階調
データの上位データをデコード回路を介して複数のラン
プ電圧群から１種類のランプ電圧を選択する。選択され
たアナログスイッチは下位データにより生成されるパル
ス幅の時間のアナログスイッチをオン状態にし、階調駆
動回路内にランプ電圧を出力する。
調電圧値の異なる２種類以上のランプ電圧を入力し、階
調駆動回路内においてランプ電圧と同数のアナログスイ
ッチを配置し、各ランプ電圧をアナログスイッチの一端
に入力し、アナログスイッチの他端側は共通にし、階調
データの上位データをデコード回路を介して複数のラン
プ電圧群から１種類のランプ電圧を選択する。選択され
たアナログスイッチは下位データにより生成されるパル
ス幅の時間のアナログスイッチをオン状態にし、階調駆
動回路内にランプ電圧を出力する。
【００２０】したがって、各表示画素を２K レベル（Ｋ
は２以上の整数）の階調表示を行なうアクティブマトリ
クス型液晶表示装置の階調駆動回路において、例えば、
階調電圧値の異なる８種類のランプ電圧を入力し、ラン
プ電圧のステップ時間を３２ステップに設定することが
できるので、ランプ電圧の生成期間を、従来の１／８に
短縮することができる。
は２以上の整数）の階調表示を行なうアクティブマトリ
クス型液晶表示装置の階調駆動回路において、例えば、
階調電圧値の異なる８種類のランプ電圧を入力し、ラン
プ電圧のステップ時間を３２ステップに設定することが
できるので、ランプ電圧の生成期間を、従来の１／８に
短縮することができる。
【００２１】また、階調レベルは、８種類のランプ電圧
をデコード回路とパルス幅制御回路の論理積により選択
し、２５６階調レベルを達成することができる。更に、
ランプ電圧の生成時間を従来の１／８に短縮することが
できるため、１走査時間内のデータバス電圧の保持時間
を十分確保することができ、現行のＴＦＴにおいてもデ
ータバスの電位を液晶セルに正確に書き込むことがで
き、表示品質の向上を図ることができる。
をデコード回路とパルス幅制御回路の論理積により選択
し、２５６階調レベルを達成することができる。更に、
ランプ電圧の生成時間を従来の１／８に短縮することが
できるため、１走査時間内のデータバス電圧の保持時間
を十分確保することができ、現行のＴＦＴにおいてもデ
ータバスの電位を液晶セルに正確に書き込むことがで
き、表示品質の向上を図ることができる。
【００２２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すア
クティブマトリクス型液晶表示装置の駆動回路図であ
る。この図に示すように、２１は、例えば８ビットの階
調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号で
あるスタート信号ＳＴと、データシフトクロックＣＰと
が入力される、例えば、１回路（ＳＲ−１）が８ビット
×１９２回路からなるシフトレジスタ回路、２２はシフ
トレジスタ回路２１の出力が入力される、例えば、１回
路（Ｌ−１）が８ビットで１９２回路からなるラッチ回
路であり、ＬＯＡＤ信号により格納される。
ながら詳細に説明する。図１は本発明の実施例を示すア
クティブマトリクス型液晶表示装置の駆動回路図であ
る。この図に示すように、２１は、例えば８ビットの階
調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号で
あるスタート信号ＳＴと、データシフトクロックＣＰと
が入力される、例えば、１回路（ＳＲ−１）が８ビット
×１９２回路からなるシフトレジスタ回路、２２はシフ
トレジスタ回路２１の出力が入力される、例えば、１回
路（Ｌ−１）が８ビットで１９２回路からなるラッチ回
路であり、ＬＯＡＤ信号により格納される。
【００２３】ラッチ回路２２の出力（Ｄ0 〜Ｄ7 ）は、
例えば上位３ビット（Ｄ5 〜Ｄ7 ）がデコード回路（Ｄ
ＥＣ−１）２４に入力し、下位５ビット（Ｄ0 〜Ｄ4 ）
がパルス幅変調回路（ＰＷＭ−１）２３に入力される。
パルス幅変調回路２３の出力（ＰＷＭ）はデコード回路
２４に入力される。デコード回路２４は出力回路２５内
のアナログスイッチ群（２５−１〜２５−８）を選択
後、選択したアナログスイッチをオン／オフ制御する。
例えば上位３ビット（Ｄ5 〜Ｄ7 ）がデコード回路（Ｄ
ＥＣ−１）２４に入力し、下位５ビット（Ｄ0 〜Ｄ4 ）
がパルス幅変調回路（ＰＷＭ−１）２３に入力される。
パルス幅変調回路２３の出力（ＰＷＭ）はデコード回路
２４に入力される。デコード回路２４は出力回路２５内
のアナログスイッチ群（２５−１〜２５−８）を選択
後、選択したアナログスイッチをオン／オフ制御する。
【００２４】出力回路２５はアナログスイッチ群より構
成され、１出力に対して、例えば、８個のアナログスイ
ッチが接続されている。アナログスイッチ群の一端に
は、例えば、階調電圧値の異なる８種類のランプ電圧
（階調電圧Ｖref-1 はアナログスイッチ２５−１に接続
し、階調電圧Ｖref-8 はアナログスイッチ２５−８に接
続する）が供給され、アナログスイッチを共通に接続可
能な他端側より出力ＶO-1〜ＶO-192 を得る。
成され、１出力に対して、例えば、８個のアナログスイ
ッチが接続されている。アナログスイッチ群の一端に
は、例えば、階調電圧値の異なる８種類のランプ電圧
（階調電圧Ｖref-1 はアナログスイッチ２５−１に接続
し、階調電圧Ｖref-8 はアナログスイッチ２５−８に接
続する）が供給され、アナログスイッチを共通に接続可
能な他端側より出力ＶO-1〜ＶO-192 を得る。
【００２５】次に、このアクティブマトリクス型液晶表
示装置の階調駆動回路の動作を図２を用いて説明する。
まず、シフトレジスタ回路２１にスタート信号ＳＴとし
て、ｎライン目の水平同期信号が入力されると、ｎライ
ン目の階調データ信号Ｄ0 〜Ｄ7 は、データシフトクロ
ックＣＰにより、該シフトレジスタ内を順次転送されて
いく。１９２画素分のデータ転送が終了すると、シフト
エンドパルスＨＯが該シフトレジスタ回路２１より出力
され、次段の階調駆動回路（図示なし）へスタートパル
スとして入力される。
示装置の階調駆動回路の動作を図２を用いて説明する。
まず、シフトレジスタ回路２１にスタート信号ＳＴとし
て、ｎライン目の水平同期信号が入力されると、ｎライ
ン目の階調データ信号Ｄ0 〜Ｄ7 は、データシフトクロ
ックＣＰにより、該シフトレジスタ内を順次転送されて
いく。１９２画素分のデータ転送が終了すると、シフト
エンドパルスＨＯが該シフトレジスタ回路２１より出力
され、次段の階調駆動回路（図示なし）へスタートパル
スとして入力される。
【００２６】転送するデータ数に応じて同様にして階調
駆動回路がカスケード接続される。以上のようにして、
ｎライン目のデータ転送が完了すると、ＬＯＡＤ信号に
より、ｎライン目の階調データＤ0 〜Ｄ7 がラッチ回路
２２に格納される。次にスタート信号ＳＴとして、ｎ＋
１ライン目の水平同期信号がシフトレジスタ回路２１に
入力されると、ｎ＋１ライン目の階調データ信号が、該
シフトレジスタ回路２１内を順次転送され、以下同様の
動作を繰り返す。
駆動回路がカスケード接続される。以上のようにして、
ｎライン目のデータ転送が完了すると、ＬＯＡＤ信号に
より、ｎライン目の階調データＤ0 〜Ｄ7 がラッチ回路
２２に格納される。次にスタート信号ＳＴとして、ｎ＋
１ライン目の水平同期信号がシフトレジスタ回路２１に
入力されると、ｎ＋１ライン目の階調データ信号が、該
シフトレジスタ回路２１内を順次転送され、以下同様の
動作を繰り返す。
【００２７】図３に、パルス幅変調回路２３を示す。階
調データの下位５ビット（Ｄ0 〜Ｄ4 ）が、ＬＯＡＤ信
号でラッチ回路２２に格納されると、格納されたデータ
は、そのラッチ回路２２の出力（Ｑ１〜Ｑ５）より、一
致回路２３−２に入力される。同時にＬＯＡＤ信号は、
パルス幅変調回路２３を構成するクロック数カウンタ２
３−１のＲＳＴに入力され、そのクロック数カウンタ２
３−１はリセットされる。また、パルス幅変調回路２３
を構成するフリップ・フロップ２３−３のセット入力Ｓ
にもＬＯＡＤ信号が入力され、そのフリップ・フロップ
２３−３がセットされる。
調データの下位５ビット（Ｄ0 〜Ｄ4 ）が、ＬＯＡＤ信
号でラッチ回路２２に格納されると、格納されたデータ
は、そのラッチ回路２２の出力（Ｑ１〜Ｑ５）より、一
致回路２３−２に入力される。同時にＬＯＡＤ信号は、
パルス幅変調回路２３を構成するクロック数カウンタ２
３−１のＲＳＴに入力され、そのクロック数カウンタ２
３−１はリセットされる。また、パルス幅変調回路２３
を構成するフリップ・フロップ２３−３のセット入力Ｓ
にもＬＯＡＤ信号が入力され、そのフリップ・フロップ
２３−３がセットされる。
【００２８】クロック数カウンタ２３−１は、パルス幅
制御クロックＣＰＧをカウントし、出力（Ｇ１〜Ｇ５）
より、一致回路２３−２へ入力される。その一致回路２
３−２は、ラッチ回路２２の出力Ｑ１〜Ｑ５のデータ
と、クロック数カウンタ２３−１の出力Ｇ１〜Ｇ５のデ
ータとを、Ｑm とＧm のデータが対になるように（ｍ＝
１〜５）ＥＸ・ＮＯＲ（排他的ＮＯＲ）回路に入力して
得られる信号と、パルス幅制御クロックＣＰＧとをＡＮ
Ｄ回路に入力して、一致回路出力を得る。
制御クロックＣＰＧをカウントし、出力（Ｇ１〜Ｇ５）
より、一致回路２３−２へ入力される。その一致回路２
３−２は、ラッチ回路２２の出力Ｑ１〜Ｑ５のデータ
と、クロック数カウンタ２３−１の出力Ｇ１〜Ｇ５のデ
ータとを、Ｑm とＧm のデータが対になるように（ｍ＝
１〜５）ＥＸ・ＮＯＲ（排他的ＮＯＲ）回路に入力して
得られる信号と、パルス幅制御クロックＣＰＧとをＡＮ
Ｄ回路に入力して、一致回路出力を得る。
【００２９】一致回路２３−２で得られた出力は、フリ
ップフロップ２３−３のリセットＲに入力され、フリッ
プ・フロップ２３−３はリセットされ、フリップ・フロ
ップ２３−３からはパルス幅変調回路出力ＰＭＷが出力
される。以上のようにして、階調データの下位５ビット
に対応したパルス幅（ＰＷＭ）を得る。
ップフロップ２３−３のリセットＲに入力され、フリッ
プ・フロップ２３−３はリセットされ、フリップ・フロ
ップ２３−３からはパルス幅変調回路出力ＰＭＷが出力
される。以上のようにして、階調データの下位５ビット
に対応したパルス幅（ＰＷＭ）を得る。
【００３０】例えば、図２よりｎライン目のラッチ回路
２２内の階調データが、１６進数で２ＦＨ（２進数で０
０１０１１１１）の時、パルス幅変調回路２３に入力さ
れるデータは、下位５ビットの１６Ｈ進数で０Ｆ（２進
数で０１１１１）、デコード回路２４に入力されるデー
タは、上位３ビットの１６進数で１Ｈ（２進数で００
１）が入力される。
２２内の階調データが、１６進数で２ＦＨ（２進数で０
０１０１１１１）の時、パルス幅変調回路２３に入力さ
れるデータは、下位５ビットの１６Ｈ進数で０Ｆ（２進
数で０１１１１）、デコード回路２４に入力されるデー
タは、上位３ビットの１６進数で１Ｈ（２進数で００
１）が入力される。
【００３１】パルス幅制御クロック数ＣＰＧは、パルス
幅変調回路に入力される階調データのビット数（５ビッ
ト）で決定し、３２クロック入力される。ｎライン目の
パルス幅変調回路２３の出力（ＰＷＭ）は、ＬＯＡＤ信
号で立ち上がり、階調データ（１６進数で階調データ：
００Ｈは１クロック、０１Ｈは２クロック、０ＦＨは１
６クロック、１ＦＨは３２クロック）と、制御クロック
数との一致信号により、リセットされ、デコード回路２
４に入力される。
幅変調回路に入力される階調データのビット数（５ビッ
ト）で決定し、３２クロック入力される。ｎライン目の
パルス幅変調回路２３の出力（ＰＷＭ）は、ＬＯＡＤ信
号で立ち上がり、階調データ（１６進数で階調データ：
００Ｈは１クロック、０１Ｈは２クロック、０ＦＨは１
６クロック、１ＦＨは３２クロック）と、制御クロック
数との一致信号により、リセットされ、デコード回路２
４に入力される。
【００３２】また、デコード回路２４は、例えば、図４
に示すように、階調データの上位３ビット（Ｄ5 ，
Ｄ6 ，Ｄ7 ）をデコーダ２４−１でデコードして、８種
類のデコード信号（Ｑ１〜Ｑ８：選択される信号は１つ
だけハイレベルに設定される）を生成する。８種類のデ
コード信号は、パルス幅変調回路出力（ＰＷＭ）との論
理積信号で出力回路２５内のアナログスイッチをオン／
オフ制御（Ｖref-n の選択信号）する。
に示すように、階調データの上位３ビット（Ｄ5 ，
Ｄ6 ，Ｄ7 ）をデコーダ２４−１でデコードして、８種
類のデコード信号（Ｑ１〜Ｑ８：選択される信号は１つ
だけハイレベルに設定される）を生成する。８種類のデ
コード信号は、パルス幅変調回路出力（ＰＷＭ）との論
理積信号で出力回路２５内のアナログスイッチをオン／
オフ制御（Ｖref-n の選択信号）する。
【００３３】デコード信号により、アナログスイッチの
一端に接続された階調電圧部（Ｖre f-1 〜Ｖref-8 ）を
１つ選択し、パルス幅時間（ＰＷＭ）アナログスイッチ
をオン状態にする。オフ後は、ハイインピーダンス状態
になる。例えば、図５に示す階調データと階調電圧の関
係より、上位３ビットの状態により８種類の階調電圧を
選択する。例えば、０Ｈ（２進数：０００）の場合はＶ
ref-1 を選択する。また、７Ｈ（２進数：１１１）の場
合は、Ｖref-8 を選択する。
一端に接続された階調電圧部（Ｖre f-1 〜Ｖref-8 ）を
１つ選択し、パルス幅時間（ＰＷＭ）アナログスイッチ
をオン状態にする。オフ後は、ハイインピーダンス状態
になる。例えば、図５に示す階調データと階調電圧の関
係より、上位３ビットの状態により８種類の階調電圧を
選択する。例えば、０Ｈ（２進数：０００）の場合はＶ
ref-1 を選択する。また、７Ｈ（２進数：１１１）の場
合は、Ｖref-8 を選択する。
【００３４】図６に階調電圧駆動波形、図７に液晶駆動
電圧対透過率（Ｖ−Ｔ）特性を示す。階調電圧駆動波形
は１走査期間内において、ランプ電圧期間と保持電圧期
間で構成される。ランプ電圧期間を任意の時間サンプリ
ングすることにより階調電圧を生成する。サンプリング
数はパルス幅制御クロック数で決定し、この実施例では
３２パルスになる。
電圧対透過率（Ｖ−Ｔ）特性を示す。階調電圧駆動波形
は１走査期間内において、ランプ電圧期間と保持電圧期
間で構成される。ランプ電圧期間を任意の時間サンプリ
ングすることにより階調電圧を生成する。サンプリング
数はパルス幅制御クロック数で決定し、この実施例では
３２パルスになる。
【００３５】階調電圧（Ｖref-1 〜Ｖref-8 ）の駆動範
囲は、図７に示した液晶駆動電圧対透過率（Ｖ−Ｔ特
性）の関係より、例えばＶref-1 はＶ1 〜Ｖ2 期間に相
当し、階調数としては、１〜３２階調の電圧レベルを生
成する。Ｖref-2 はＶ2 〜Ｖ3期間に相当し、階調数は
３３〜６４階調の電圧レベルを生成する。同様に８電源
目のＶref-8 はＶ8 〜Ｖ9 期間に相当し、階調数は２２
５〜２５６階調の電圧レベルを生成する。
囲は、図７に示した液晶駆動電圧対透過率（Ｖ−Ｔ特
性）の関係より、例えばＶref-1 はＶ1 〜Ｖ2 期間に相
当し、階調数としては、１〜３２階調の電圧レベルを生
成する。Ｖref-2 はＶ2 〜Ｖ3期間に相当し、階調数は
３３〜６４階調の電圧レベルを生成する。同様に８電源
目のＶref-8 はＶ8 〜Ｖ9 期間に相当し、階調数は２２
５〜２５６階調の電圧レベルを生成する。
【００３６】図８にアクティブマトリクス型液晶表示装
置の回路構成を示す。３０は液晶パネルからなる液晶表
示装置、３１はデータ信号回路であり、本発明の階調駆
動回路で構成されている。その外の部分は、従来の回路
と同様である。すなわち、３２は走査信号回路、３３は
データ信号回路３１の出力に接続されるデータバスライ
ン、３４は走査信号回路３２の出力に接続される走査バ
スライン、３５はデータバスライン３３と走査バスライ
ン３４との交差部に設けられる、例えば、ａ─Ｓｉ薄膜
トランジスタ（以下ＴＦＴと称す）、３６はその一方が
ＴＦＴ３５と接続される液晶セルで、その液晶セル３６
の他方は、対向電極３８と接続され、電気的に、例えば
０．１ｐＦ程度のコンデンサとなっている。３７は液晶
セル３６でなるコンデンサと並列に設けられた蓄積容量
で、例えば０．５ｐＦのコンデンサである。
置の回路構成を示す。３０は液晶パネルからなる液晶表
示装置、３１はデータ信号回路であり、本発明の階調駆
動回路で構成されている。その外の部分は、従来の回路
と同様である。すなわち、３２は走査信号回路、３３は
データ信号回路３１の出力に接続されるデータバスライ
ン、３４は走査信号回路３２の出力に接続される走査バ
スライン、３５はデータバスライン３３と走査バスライ
ン３４との交差部に設けられる、例えば、ａ─Ｓｉ薄膜
トランジスタ（以下ＴＦＴと称す）、３６はその一方が
ＴＦＴ３５と接続される液晶セルで、その液晶セル３６
の他方は、対向電極３８と接続され、電気的に、例えば
０．１ｐＦ程度のコンデンサとなっている。３７は液晶
セル３６でなるコンデンサと並列に設けられた蓄積容量
で、例えば０．５ｐＦのコンデンサである。
【００３７】また、前記データバスライン３３は液晶を
介して、対向電極３８と対向配置しており、コンデンサ
３９を形成し、また、データバスライン３３と走査バス
ライン３４間の寄生容量によりコンデンサ４０を形成し
ている。対角１０インチの液晶表示装置ならば、データ
バスライン３３のコンデンサは例えば１０ｐＦ程度であ
る。
介して、対向電極３８と対向配置しており、コンデンサ
３９を形成し、また、データバスライン３３と走査バス
ライン３４間の寄生容量によりコンデンサ４０を形成し
ている。対角１０インチの液晶表示装置ならば、データ
バスライン３３のコンデンサは例えば１０ｐＦ程度であ
る。
【００３８】次に、本発明の液晶ディスプレイの階調駆
動動作について図２を用いて説明する。ここでは、ｎラ
イン目の階調データを基に階調駆動方法を説明する。ｎ
ライン目の階調データは、ｎ＋１ライン目の走査時間内
に処理される。まず、ｎ＋１ライン目のデコード回路２
４内データ１Ｈ（１６進法）より階調電圧Ｖref-2 が選
択される。Ｖref-2 の選択時間（オン時間）は、パルス
幅変調回路２３の出力（ＰＷＭ）がハイ状態になると、
アナログスイッチがオン状態になり、Ｖref-2 の階調電
圧がアナログスイッチを介して、液晶表示装置内データ
バスライン３３のコンデンサ３９，４０に充電を開始
し、パルス幅変調回路２３の出力（ＰＷＭ）がロウ状態
になると、アナログスイッチがオフ状態になり、アナロ
グスイッチの出力Ｖ0 はハイインピーダンス状態にな
る。出力Ｖ0 がハイインピーダンス状態となると、充電
されたコンデンサ３９，４０で決まる電位Ｖ４８とな
る。
動動作について図２を用いて説明する。ここでは、ｎラ
イン目の階調データを基に階調駆動方法を説明する。ｎ
ライン目の階調データは、ｎ＋１ライン目の走査時間内
に処理される。まず、ｎ＋１ライン目のデコード回路２
４内データ１Ｈ（１６進法）より階調電圧Ｖref-2 が選
択される。Ｖref-2 の選択時間（オン時間）は、パルス
幅変調回路２３の出力（ＰＷＭ）がハイ状態になると、
アナログスイッチがオン状態になり、Ｖref-2 の階調電
圧がアナログスイッチを介して、液晶表示装置内データ
バスライン３３のコンデンサ３９，４０に充電を開始
し、パルス幅変調回路２３の出力（ＰＷＭ）がロウ状態
になると、アナログスイッチがオフ状態になり、アナロ
グスイッチの出力Ｖ0 はハイインピーダンス状態にな
る。出力Ｖ0 がハイインピーダンス状態となると、充電
されたコンデンサ３９，４０で決まる電位Ｖ４８とな
る。
【００３９】すなわち、ハイインピーダンス状態となる
直前の電位に保持されることになる。例えば、ｎライン
目は階調データが０２Ｈ（１６進数）であるので、ハイ
インピーダンス期間は電位Ｖ３に保持される。同様のｎ
＋２ライン目は階調データがＦＦＨ（１６進数）である
ので、ハイインピーダンス期間は電位Ｖ２５６に保持さ
れる。
直前の電位に保持されることになる。例えば、ｎライン
目は階調データが０２Ｈ（１６進数）であるので、ハイ
インピーダンス期間は電位Ｖ３に保持される。同様のｎ
＋２ライン目は階調データがＦＦＨ（１６進数）である
ので、ハイインピーダンス期間は電位Ｖ２５６に保持さ
れる。
【００４０】階調駆動電圧は、液晶セル３６の劣化を防
ぐ手段として、駆動周期（フレーム毎、走査毎）で交流
駆動（図示しない）する。したがって、ｎ＋１ライン目
のデータバス電位Ｖ４８は、走査バスライン３４を介し
て、走査信号ＶＧn-2 がＴＦＴ３５を導通状態にし、最
終的に電圧Ｖ４８が液晶セル３６及び蓄積容量３７に印
加される。
ぐ手段として、駆動周期（フレーム毎、走査毎）で交流
駆動（図示しない）する。したがって、ｎ＋１ライン目
のデータバス電位Ｖ４８は、走査バスライン３４を介し
て、走査信号ＶＧn-2 がＴＦＴ３５を導通状態にし、最
終的に電圧Ｖ４８が液晶セル３６及び蓄積容量３７に印
加される。
【００４１】また、データバス電位の保持期間ＴＨＤ-n
〜ＴＨＤ-n+2は、階調駆動電圧を生成するランプ電圧
期間と走査時間で決定する。ランプ電圧生成期間は、階
調制御クロック数と１クロックの時間で決定し、この実
施例では、３２クロック×１００ｎｓ＝３．２μｓ要す
る。走査時間を４０μｓに設定すると、データホールド
期間を３６．８μｓと十分な保持時間を確保できる。
〜ＴＨＤ-n+2は、階調駆動電圧を生成するランプ電圧
期間と走査時間で決定する。ランプ電圧生成期間は、階
調制御クロック数と１クロックの時間で決定し、この実
施例では、３２クロック×１００ｎｓ＝３．２μｓ要す
る。走査時間を４０μｓに設定すると、データホールド
期間を３６．８μｓと十分な保持時間を確保できる。
【００４２】上記したように、例えば、階調電圧値の異
なる８種類のランプ電圧を入力し、ランプ電圧のステッ
プ時間を３２ステップに設定することができるので、ラ
ンプ電圧の生成期間を、従来の１／８に短縮することが
できる。また、階調レベルは、８種類のランプ電圧をデ
コード回路とパルス幅制御回路の論理積により選択し、
２５６階調レベルを達成することができる。
なる８種類のランプ電圧を入力し、ランプ電圧のステッ
プ時間を３２ステップに設定することができるので、ラ
ンプ電圧の生成期間を、従来の１／８に短縮することが
できる。また、階調レベルは、８種類のランプ電圧をデ
コード回路とパルス幅制御回路の論理積により選択し、
２５６階調レベルを達成することができる。
【００４３】更に、ランプ電圧の生成期間を、従来の１
／８に短縮することができるため、１走査時間内のデー
タバス電圧の保持時間を十分確保することができ、現行
のＴＦＴにおいても、データバスの電位を液晶セルに正
確に書き込むことができ、表示品質の向上を図ることが
できる。また、走査時間が高速化（４０μｓから３０μ
ｓ）されても、十分なデータ保持時間を確保することが
できる。
／８に短縮することができるため、１走査時間内のデー
タバス電圧の保持時間を十分確保することができ、現行
のＴＦＴにおいても、データバスの電位を液晶セルに正
確に書き込むことができ、表示品質の向上を図ることが
できる。また、走査時間が高速化（４０μｓから３０μ
ｓ）されても、十分なデータ保持時間を確保することが
できる。
【００４４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。各表
示画素を２K レベル（Ｋは２以上の整数）の階調表示を
行なうアクティブマトリクス型液晶表示装置の階調駆動
回路において、ドライバ回路の外部に階調電圧値の異な
るランプ電圧を２種類以上配置し、ランプ電圧の生成時
間を短縮し、走査信号が導通状態の時間内でデータバス
電位を保持している期間を十分確保するとともに、液晶
セルに正確にデータバス電位を書き込むことができる。
よれば、以下のような効果を奏することができる。各表
示画素を２K レベル（Ｋは２以上の整数）の階調表示を
行なうアクティブマトリクス型液晶表示装置の階調駆動
回路において、ドライバ回路の外部に階調電圧値の異な
るランプ電圧を２種類以上配置し、ランプ電圧の生成時
間を短縮し、走査信号が導通状態の時間内でデータバス
電位を保持している期間を十分確保するとともに、液晶
セルに正確にデータバス電位を書き込むことができる。
【００４６】また、階調レベルは、例えば、８種類のラ
ンプ電圧をデコード回路とパルス幅制御回路の論理積に
より選択し、２５６階調レベルを達成することができ
る。更に、ランプ電圧の生成時間を従来の１／８に短縮
することができるため、１走査時間内のデータバス電圧
の保持時間を十分確保することができ、現行のＴＦＴに
おいてもデータバスの電位を液晶セルに正確に書き込む
ことができ、液晶表示装置の表示品質の向上を図ること
ができる。
ンプ電圧をデコード回路とパルス幅制御回路の論理積に
より選択し、２５６階調レベルを達成することができ
る。更に、ランプ電圧の生成時間を従来の１／８に短縮
することができるため、１走査時間内のデータバス電圧
の保持時間を十分確保することができ、現行のＴＦＴに
おいてもデータバスの電位を液晶セルに正確に書き込む
ことができ、液晶表示装置の表示品質の向上を図ること
ができる。
【図１】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の駆動回路図である。
液晶表示装置の駆動回路図である。
【図２】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動動作タイミングチャートであ
る。
液晶表示装置の階調駆動動作タイミングチャートであ
る。
【図３】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路におけるパルス幅変調回路
図である。
液晶表示装置の階調駆動回路におけるパルス幅変調回路
図である。
【図４】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路におけるデコード回路図で
ある。
液晶表示装置の階調駆動回路におけるデコード回路図で
ある。
【図５】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路における階調データと階調
電圧の関係を示す図である。
液晶表示装置の階調駆動回路における階調データと階調
電圧の関係を示す図である。
【図６】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路における階調電圧駆動波形
図である。
液晶表示装置の階調駆動回路における階調電圧駆動波形
図である。
【図７】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の液晶駆動電圧と透過率の関係を示す図で
ある。
液晶表示装置の液晶駆動電圧と透過率の関係を示す図で
ある。
【図８】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の回路構成図である。
液晶表示装置の回路構成図である。
【図９】従来のアクティブマトリクス型液晶表示装置の
階調駆動回路図である。
階調駆動回路図である。
【図１０】従来のアクティブマトリクス型液晶表示装置
の階調駆動動作タイミングチャートである。
の階調駆動動作タイミングチャートである。
【図１１】従来のアクティブマトリクス型液晶表示装置
の階調駆動回路におけるパルス幅変調回路図である。
の階調駆動回路におけるパルス幅変調回路図である。
【図１２】従来のアクティブマトリクス型液晶表示装置
の回路構成図である。
の回路構成図である。
２１ シフトレジスタ回路 ２２ ラッチ回路 ２３ パルス幅変調回路 ２３−１ クロック数カウンタ ２３−２ 一致回路 ２３−３ フリップ・フロップ ２４ デコード回路 ２５ 出力回路 ２５−１〜２５−８ アナログスイッチ ３０ 液晶表示装置 ３１ データ信号回路 ３２ 走査信号回路 ３３ データバスライン ３４ 走査バスライン ３５ ａ─Ｓｉ薄膜トランジスタ（ＴＦＴ） ３６ 液晶セル ３７ 蓄積容量 ３８ 対向電極 ３９，４０ コンデンサ Ｄ0 〜Ｄ7 ｎライン目の階調データ信号 ＣＰ データシフトクロック ＳＴ スタート信号 ＬＯＡＤ ＬＯＡＤ信号 ＣＰＧ パルス幅制御クロック ＰＭＷ パルス幅変調回路出力 ＶO-1 〜ＶO-192 出力 Ｖref-1 〜Ｖref-8 階調電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古谷 博司 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (2)
- 【請求項１】 各表示画素を２K レベル（Ｋは２以上の
整数）の階調表示を行なうアクティブマトリクス型液晶
表示装置の階調駆動回路において、（ａ）Ｋビットの階
調データを順次転送するシフトレジスタ回路と、（ｂ）
該シフトレジスタ回路の内容を格納するラッチ回路と、
（ｃ）該ラッチ回路に格納された階調データの内、下位
ｎビットが入力されるパルス幅変調回路と、（ｄ）前記
ラッチ回路に格納された階調データの内、上位ｍビット
が入力されるとともに、前記パルス幅変調回路の出力信
号が入力されるデコード回路と、（ｅ）該デコード回路
に接続されるとともに、１出力に対して２m 個のアナロ
グスイッチと階調電圧値の異なる２m 種類電源を外部に
配置し、前記アナログスイッチの一端に外部階調電圧を
接続し、該アナログスイッチの他端側は共通接続する出
力回路とを備え、（ｆ）前記パルス幅変調回路は階調デ
ータ（ｎビット）に応じた幅のパルスに変換後、前記デ
コード回路に入力し、該デコード回路は階調データ（ｍ
ビット）に応じて、前記出力回路に入力される外部階調
電圧を前記アナログスイッチを介して選択後、前記パル
ス幅変調回路の出力パルス幅の時間、前記アナログスイ
ッチをオン状態にし、オフ時はハイインピーダンス状態
にし、外部階調電圧はパルス電圧にランプ電圧を重畳さ
せ、該パルス電圧、ランプ電圧を異なる電圧値に設定す
るアクティブマトリクス型液晶表示装置の階調駆動回
路。 - 【請求項２】 前記請求項１記載のアクティブマトリク
ス型液晶表示装置の階調駆動回路と、これにより駆動さ
れる液晶パネルとを備えた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1721394A JPH07225567A (ja) | 1994-02-14 | 1994-02-14 | アクティブマトリクス型液晶表示装置の階調駆動回路及びその液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1721394A JPH07225567A (ja) | 1994-02-14 | 1994-02-14 | アクティブマトリクス型液晶表示装置の階調駆動回路及びその液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225567A true JPH07225567A (ja) | 1995-08-22 |
Family
ID=11937674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1721394A Withdrawn JPH07225567A (ja) | 1994-02-14 | 1994-02-14 | アクティブマトリクス型液晶表示装置の階調駆動回路及びその液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07225567A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002040982A (ja) * | 2000-07-25 | 2002-02-08 | Victor Co Of Japan Ltd | マトリクス型表示装置 |
| KR100386128B1 (ko) * | 1999-12-28 | 2003-06-02 | 닛본 덴기 가부시끼가이샤 | 액정디스플레이 및 그 구동방법 |
| KR100417310B1 (ko) * | 1999-12-28 | 2004-02-05 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치, 전기 광학 장치의 구동 회로 및 구동방법, 전자기기 |
| KR100570160B1 (ko) * | 1998-03-24 | 2006-04-12 | 세이코 엡슨 가부시키가이샤 | 전기광학장치용 디지털 드라이버 회로 및 이것을 갖춘 전기광학장치 |
| JP2009075551A (ja) * | 2007-09-21 | 2009-04-09 | Beijing Boe Optoelectronics Technology Co Ltd | 画素階調の拡張方法、画素キャパシタ充電時間駆動方法及び装置 |
-
1994
- 1994-02-14 JP JP1721394A patent/JPH07225567A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9165522B2 (en) | 2007-09-21 | 2015-10-20 | Beijing Boe Optoelectronics Technology Co., Ltd. | Method for pixel gradation extension, drive method and apparatus for charging time of pixel capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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