JPH0722597A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0722597A JPH0722597A JP15233293A JP15233293A JPH0722597A JP H0722597 A JPH0722597 A JP H0722597A JP 15233293 A JP15233293 A JP 15233293A JP 15233293 A JP15233293 A JP 15233293A JP H0722597 A JPH0722597 A JP H0722597A
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- JP
- Japan
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- control circuit
- input
- area
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- integrated circuit
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Abstract
(57)【要約】
【目的】 本発明は、マスターアレイ方式の半導体集積
回路装置に関し、機能変更や機能拡張等に柔軟に対処で
きる入出力領域を備えた。 【構成】 入出力領域内の制御回路領域に、ゲート長の
異なる複数の基本セルを形成した。
回路装置に関し、機能変更や機能拡張等に柔軟に対処で
きる入出力領域を備えた。 【構成】 入出力領域内の制御回路領域に、ゲート長の
異なる複数の基本セルを形成した。
Description
【０００１】
【産業上の利用分野】本発明は、マスターアレイ方式の
半導体集積回路装置に関する。
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来よりマスターアレイ方式の半導体集
積回路が多用されている。マスターアレイ方式とは、所
定の構造の基本セルをあらかじめＬＳＩチップ上に多数
形成しておき、基本セル内および基本セル間の配線を追
加することにより所望の動作を行う集積回路を完成させ
る方式をいう。このマスターアレイ方式では配線に関す
るマスクパターンを作成するだけで種々の集積回路を完
成させることができ、少量多品種生産に向いている。
積回路が多用されている。マスターアレイ方式とは、所
定の構造の基本セルをあらかじめＬＳＩチップ上に多数
形成しておき、基本セル内および基本セル間の配線を追
加することにより所望の動作を行う集積回路を完成させ
る方式をいう。このマスターアレイ方式では配線に関す
るマスクパターンを作成するだけで種々の集積回路を完
成させることができ、少量多品種生産に向いている。
【０００３】図４は、マスターアレイ方式のＬＳＩチッ
プの概略構成図、図５はそのＬＳＩチップの入出力領域
の拡大模式図である。マスターアレイ方式のＬＳＩチッ
プ１０は、図４に示すように、中央の領域に論理ゲート
用の基本セルを構成する多数のトランジスタが作り込ま
れた内部プリミティブ領域１１が形成されており、仕様
に応じてメタル配線を施すことにより所望の論理回路機
能が実現される。
プの概略構成図、図５はそのＬＳＩチップの入出力領域
の拡大模式図である。マスターアレイ方式のＬＳＩチッ
プ１０は、図４に示すように、中央の領域に論理ゲート
用の基本セルを構成する多数のトランジスタが作り込ま
れた内部プリミティブ領域１１が形成されており、仕様
に応じてメタル配線を施すことにより所望の論理回路機
能が実現される。
【０００４】その内部プリミティブ領域１１の周辺に
は、制御回路領域１２ａとバッファ領域１２ｂとからな
る入出力領域１２が形成されている。この入出力領域
は、外部との信号の授受を担う回路が形成される領域で
あり、そこに配置されるパッド１２ｃ（図５参照）を介
して外部との信号の授受が行なわれる。
は、制御回路領域１２ａとバッファ領域１２ｂとからな
る入出力領域１２が形成されている。この入出力領域
は、外部との信号の授受を担う回路が形成される領域で
あり、そこに配置されるパッド１２ｃ（図５参照）を介
して外部との信号の授受が行なわれる。
【０００５】この入出力領域１２を構成するバッファ領
域１２ｂには、最終段の出力バッファを形成するための
トランジスタ等が作り込まれている。また、制御回路領
域１２ａには、スルーレートコントロール回路や各種の
テスト回路等を実現するためのトランジスタ等が形成さ
れている。上述のように各領域に各機能に応じたトラン
ジスタを作り込んでおき、メタル配線を行なうことによ
り特定の機能を実現するＬＳＩチップが完成する。
域１２ｂには、最終段の出力バッファを形成するための
トランジスタ等が作り込まれている。また、制御回路領
域１２ａには、スルーレートコントロール回路や各種の
テスト回路等を実現するためのトランジスタ等が形成さ
れている。上述のように各領域に各機能に応じたトラン
ジスタを作り込んでおき、メタル配線を行なうことによ
り特定の機能を実現するＬＳＩチップが完成する。
【０００６】
【発明が解決しようとする課題】マスターアレイ方式で
は、上述のように、下地のトランジスタをあらかじめ作
り込んだものが用意され、仕様に応じてメタル配線が行
なわれることにより特定の回路機能が実現されるが、入
出力領域の仕様の変更はほとんど不可能であって、これ
を変更したいときはトランジスタを作り込む下地工程か
ら変更する必要がある。特に制御回路領域１２ａに関し
ては、近年のＬＳＩの微細化、高速化に伴って、出力信
号の変化速度を規定するスルーレートコントロール回路
や各種のテスト回路等種々の回路機能を盛り込む傾向が
強く、トランジスタを作り込む下地工程から変更するこ
となく柔軟に対処できる構造が望まれている。
は、上述のように、下地のトランジスタをあらかじめ作
り込んだものが用意され、仕様に応じてメタル配線が行
なわれることにより特定の回路機能が実現されるが、入
出力領域の仕様の変更はほとんど不可能であって、これ
を変更したいときはトランジスタを作り込む下地工程か
ら変更する必要がある。特に制御回路領域１２ａに関し
ては、近年のＬＳＩの微細化、高速化に伴って、出力信
号の変化速度を規定するスルーレートコントロール回路
や各種のテスト回路等種々の回路機能を盛り込む傾向が
強く、トランジスタを作り込む下地工程から変更するこ
となく柔軟に対処できる構造が望まれている。
【０００７】この要求に沿った提案の１つとして、特開
昭６０−３０１６４号公報に記載されたものがある。こ
れは、制御回路領域１２ａに作り込むトランジスタと、
内部プリミティブ領域１１に作り込むトランジスタとの
間で共通性をもたせておき、制御回路領域１２ａで実現
すべき回路機能がその制御回路領域１２ａに作り込んだ
トランジスタだけでは足りないときは内部プリミティブ
領域のトランジスタを流用し、一方、制御回路領域１２
ａに作り込んだトランジスタが余るときはその余ったト
ランジスタを内部プリミティブ領域１１側に融通しよう
というものである。
昭６０−３０１６４号公報に記載されたものがある。こ
れは、制御回路領域１２ａに作り込むトランジスタと、
内部プリミティブ領域１１に作り込むトランジスタとの
間で共通性をもたせておき、制御回路領域１２ａで実現
すべき回路機能がその制御回路領域１２ａに作り込んだ
トランジスタだけでは足りないときは内部プリミティブ
領域のトランジスタを流用し、一方、制御回路領域１２
ａに作り込んだトランジスタが余るときはその余ったト
ランジスタを内部プリミティブ領域１１側に融通しよう
というものである。
【０００８】この提案の方式を採用した場合、制御回路
領域１２ａがある程度柔軟性をもつこととなり、トラン
ジスタを作り込む下地工程まで変更する必要性がある程
度低減化されるが、まだ十分ではなく、例えば下地工程
を変更することなくスルーレートの微妙なコントロール
等を行なうことができる程度に制御回路領域にさらに柔
軟性をもたせることが望ましい。
領域１２ａがある程度柔軟性をもつこととなり、トラン
ジスタを作り込む下地工程まで変更する必要性がある程
度低減化されるが、まだ十分ではなく、例えば下地工程
を変更することなくスルーレートの微妙なコントロール
等を行なうことができる程度に制御回路領域にさらに柔
軟性をもたせることが望ましい。
【０００９】本発明は、上記事情に鑑み、機能変更や機
能拡張等に柔軟に対処できる入出力領域を備えたマスタ
ーアレイ方式の半導体集積回路装置を提供することを目
的とする。
能拡張等に柔軟に対処できる入出力領域を備えたマスタ
ーアレイ方式の半導体集積回路装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路装置は、半導体チップの周辺部に、
最終段の出力バッファを備えたバッファ領域と所定の回
路機能を実現する制御回路領域とを有する入出力領域が
形成されてなる、マスターアレイ方式の半導体集積回路
装置において、上記制御回路領域に、ゲート長の異なる
複数の基本セルが形成されてなることを特徴とするもの
である。
明の半導体集積回路装置は、半導体チップの周辺部に、
最終段の出力バッファを備えたバッファ領域と所定の回
路機能を実現する制御回路領域とを有する入出力領域が
形成されてなる、マスターアレイ方式の半導体集積回路
装置において、上記制御回路領域に、ゲート長の異なる
複数の基本セルが形成されてなることを特徴とするもの
である。
【００１１】ここで、上記制御回路領域が、入力バッフ
ァを構成するトランジスタの少なくとも一部を含むよう
に構成してもよい。
ァを構成するトランジスタの少なくとも一部を含むよう
に構成してもよい。
【００１２】
【作用】本発明の半導体集積回路装置は、その制御回路
領域にゲート長の異なる複数のトランジスタが形成され
ているため、それらゲート長の異なる複数のトランジス
タの中から適切なものを選択することにより、例えば微
妙なスルーレートコントロール等を実現することがで
き、極めて柔軟性の高いものとなる。
領域にゲート長の異なる複数のトランジスタが形成され
ているため、それらゲート長の異なる複数のトランジス
タの中から適切なものを選択することにより、例えば微
妙なスルーレートコントロール等を実現することがで
き、極めて柔軟性の高いものとなる。
【００１３】また、例えば、上記制御回路領域に形成さ
れたゲート長の短かいトランジスタを利用し、入力バッ
ファの、入力信号を‘Ｈ’レベル、‘Ｌ’レベルと判定
するためのしきい値の微妙な調整も可能となる。
れたゲート長の短かいトランジスタを利用し、入力バッ
ファの、入力信号を‘Ｈ’レベル、‘Ｌ’レベルと判定
するためのしきい値の微妙な調整も可能となる。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体集積回路装置の一実施例の入出力
領域の概略構造図、図２は、図１に示す入出力領域に形
成された基本セルの構造図である。図１には、同一構造
の入出力領域１２０が多数（ここでは４列のみ示す）並
んだスライス構造をなしており、各入出力領域１２０
は、それぞれ制御回路領域１２０ａとバッファ領域１２
０ｂとから構成されている。
１は、本発明の半導体集積回路装置の一実施例の入出力
領域の概略構造図、図２は、図１に示す入出力領域に形
成された基本セルの構造図である。図１には、同一構造
の入出力領域１２０が多数（ここでは４列のみ示す）並
んだスライス構造をなしており、各入出力領域１２０
は、それぞれ制御回路領域１２０ａとバッファ領域１２
０ｂとから構成されている。
【００１５】バッファ領域１２０ｂには、最終段の出力
バッファを構成する図示しないトランジスタが作り込ま
れている。本実施例の特徴は、制御回路領域１２０ａに
あり、そこには、Ｐチャンネルトランジスタ１２１ａ、
１２１ｂ、１２１ｃおよびＮチャンネルトランジスタ１
２２ａ、１２２ｂ、１２２ｃが形成されている。
バッファを構成する図示しないトランジスタが作り込ま
れている。本実施例の特徴は、制御回路領域１２０ａに
あり、そこには、Ｐチャンネルトランジスタ１２１ａ、
１２１ｂ、１２１ｃおよびＮチャンネルトランジスタ１
２２ａ、１２２ｂ、１２２ｃが形成されている。
【００１６】各トランジスタ１２１ａ、１２１ｂ、１２
１ｃ、１２２ａ、１２２ｂ、１２２ｃは、それらの１つ
ずつが図２に示すような、拡散領域１３１上に２本のゲ
ートライン１３２が形成された構造を有しており、符号
の異なるＰチャンネルトランジスタ１２１ａ、１２１
ｂ、１２１ｃは異なるゲート幅Ｗを有しており、符号の
異なるＮチャンネルトランジスタ１２２ａ、１２２ｂ、
１２２ｃも異なるゲート幅Ｗを有している。表１は、各
トランジスタのゲート幅Ｗ、ゲートライン幅Ｌの一例を
示している。
１ｃ、１２２ａ、１２２ｂ、１２２ｃは、それらの１つ
ずつが図２に示すような、拡散領域１３１上に２本のゲ
ートライン１３２が形成された構造を有しており、符号
の異なるＰチャンネルトランジスタ１２１ａ、１２１
ｂ、１２１ｃは異なるゲート幅Ｗを有しており、符号の
異なるＮチャンネルトランジスタ１２２ａ、１２２ｂ、
１２２ｃも異なるゲート幅Ｗを有している。表１は、各
トランジスタのゲート幅Ｗ、ゲートライン幅Ｌの一例を
示している。
【００１７】
【表１】 ───────────────────────── Ｗ Ｌ ───────────────────────── １２１ａ，１２２ａ １０μｍ ０．５μｍ １２１ｂ，１２２ｂ ５μｍ ０．５μｍ １２１ｃ，１２２ｃ ２μｍ ０．５μｍ ───────────────────────── 図３は、スルーレートコントロール回路付出力バッファ
回路を示した回路図である。
回路を示した回路図である。
【００１８】最終段の出力バッファ１４０は、出力バッ
ファ領域１２０ｂ（図１参照）に形成され、その前段の
インバータ１３０は、制御回路領域１２０ａに形成され
る。出力バッファ１４０は、第１の出力バッファ１４１
と第２の出力バッファ１４２との２つの出力バッファか
ら構成されており、それらの出力は、同一のパッド１５
０に接続されている。
ファ領域１２０ｂ（図１参照）に形成され、その前段の
インバータ１３０は、制御回路領域１２０ａに形成され
る。出力バッファ１４０は、第１の出力バッファ１４１
と第２の出力バッファ１４２との２つの出力バッファか
ら構成されており、それらの出力は、同一のパッド１５
０に接続されている。
【００１９】インバータ１３０のうちの第１のインバー
タ１３１、第２のインバータ１３２は、第１の出力バッ
ファ１４１の、それぞれＰチャンネルトランジスタ１４
１ａ、Ｎチャンネルトランジスタ１４１ｂの各ゲートに
接続されており、インバータ１３０のうちの第３のイン
バータ１３３、第４のインバータ１３４は、第２の出力
バッファ１４２の、それぞれＰチャンネルトランジスタ
１４２ａ、Ｎチャンネルトランジスタ１４２ｂに接続さ
れている。
タ１３１、第２のインバータ１３２は、第１の出力バッ
ファ１４１の、それぞれＰチャンネルトランジスタ１４
１ａ、Ｎチャンネルトランジスタ１４１ｂの各ゲートに
接続されており、インバータ１３０のうちの第３のイン
バータ１３３、第４のインバータ１３４は、第２の出力
バッファ１４２の、それぞれＰチャンネルトランジスタ
１４２ａ、Ｎチャンネルトランジスタ１４２ｂに接続さ
れている。
【００２０】ここで第１のインバータ１３１、第２のイ
ンバータ１３２は、図１、表１に示す、中間的なゲート
幅Ｗ＝５μｍのＰチャンネルトランジスタ１２１ｂおよ
びＮチャンネルトランジスタ１２２ｂが用いられて構成
されている。一方、第３のインバータ１３３は、ゲート
幅Ｗ＝１０μｍのＰチャンネルトランジスタ１２１ａお
よびゲート幅Ｗ＝２μｍのＮチャンネルトランジスタ１
２２ｃが用いられて構成されており、したがって第３の
インバータ１３３は、第１，第２のインバータ１３１，
１３２と比べ、論理しきい値ＶSWが電源電位ＶDD側に寄
っている。
ンバータ１３２は、図１、表１に示す、中間的なゲート
幅Ｗ＝５μｍのＰチャンネルトランジスタ１２１ｂおよ
びＮチャンネルトランジスタ１２２ｂが用いられて構成
されている。一方、第３のインバータ１３３は、ゲート
幅Ｗ＝１０μｍのＰチャンネルトランジスタ１２１ａお
よびゲート幅Ｗ＝２μｍのＮチャンネルトランジスタ１
２２ｃが用いられて構成されており、したがって第３の
インバータ１３３は、第１，第２のインバータ１３１，
１３２と比べ、論理しきい値ＶSWが電源電位ＶDD側に寄
っている。
【００２１】また、第４のインバータ１３４は、ゲート
幅Ｗ＝２μｍのＰチャンネルトランジスタ１２１ｃおよ
びゲート幅Ｗ＝１０μｍのＮチャンネルトランジスタ１
２２ａが用いられて構成されており、したがって第４の
インバータ１３４は、第３のインバータ１３３とは逆
に、第１，第２のインバータ１３１，１３２と比べ、論
理しきい値ＶSWがグラウンド電位ＧＮＤ側に寄ってい
る。
幅Ｗ＝２μｍのＰチャンネルトランジスタ１２１ｃおよ
びゲート幅Ｗ＝１０μｍのＮチャンネルトランジスタ１
２２ａが用いられて構成されており、したがって第４の
インバータ１３４は、第３のインバータ１３３とは逆
に、第１，第２のインバータ１３１，１３２と比べ、論
理しきい値ＶSWがグラウンド電位ＧＮＤ側に寄ってい
る。
【００２２】したがって第１〜第４のインバータ１３０
に同一の信号が入力され、その信号が例えば‘Ｈ’レベ
ルから‘Ｌ’レベルに変化する際は、第２のインバータ
１３２の論理しきい値ＶSWの方が第４のインバータ１３
４のそれよりも高いため、第２のインバータ１３２に接
続されたＮチャンネルトランジスタ１４１ｂが先にオン
し、次いで第４のインバータ１３４に接続されたＮチャ
ンネルトランジスタ１４２ｂがオンする。このように、
２つの出力バッファ１４１，１４２のオン，オフのタイ
ミングがずれ、これによりスルーレートコントロールが
行なわれる。
に同一の信号が入力され、その信号が例えば‘Ｈ’レベ
ルから‘Ｌ’レベルに変化する際は、第２のインバータ
１３２の論理しきい値ＶSWの方が第４のインバータ１３
４のそれよりも高いため、第２のインバータ１３２に接
続されたＮチャンネルトランジスタ１４１ｂが先にオン
し、次いで第４のインバータ１３４に接続されたＮチャ
ンネルトランジスタ１４２ｂがオンする。このように、
２つの出力バッファ１４１，１４２のオン，オフのタイ
ミングがずれ、これによりスルーレートコントロールが
行なわれる。
【００２３】上記例の他にも、ゲート幅Ｗの異なるＰチ
ャンネルトランジスタ１２１ａ，１２１ｂ，１２１ｃや
Ｎチャンネルトランジスタ１２２ａ，１２２ｂ，１２２
ｃを直列あるいは並列に接続することにより、トランジ
スタを作り込む下地工程から変更するフルカスタムに近
いレベルの論理しきい値ＶSWの選択自由度が得られる。
ャンネルトランジスタ１２１ａ，１２１ｂ，１２１ｃや
Ｎチャンネルトランジスタ１２２ａ，１２２ｂ，１２２
ｃを直列あるいは並列に接続することにより、トランジ
スタを作り込む下地工程から変更するフルカスタムに近
いレベルの論理しきい値ＶSWの選択自由度が得られる。
【００２４】また、図１に示す制御回路領域１２０ａに
配置されたゲート幅Ｗの小さいＰチャンネルトランジス
タ１２１ｃ，Ｎチャンネルトランジスタ１２２ｃを利用
することにより、下地工程の変更にまで遡らなくても、
入力バッファの、入力信号を‘Ｈ’レベル、‘Ｌ’レベ
ルと判定するためのしきい値の微妙なチューニングも容
易となる。
配置されたゲート幅Ｗの小さいＰチャンネルトランジス
タ１２１ｃ，Ｎチャンネルトランジスタ１２２ｃを利用
することにより、下地工程の変更にまで遡らなくても、
入力バッファの、入力信号を‘Ｈ’レベル、‘Ｌ’レベ
ルと判定するためのしきい値の微妙なチューニングも容
易となる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、マスターアレイ方式の半導体集積回路装
置において、入出力領域内の制御回路領域に、ゲート長
の異なる複数の基本セルを形成したものであるため、ト
ランジスタを作り込む下地工程にまで遡ることなく、例
えば出力バッファの微妙なスルーレートコントロールや
入力バッファの微妙なしきい値の調整を行なうことがで
き、設計の自由度が格段に向上する。
積回路装置は、マスターアレイ方式の半導体集積回路装
置において、入出力領域内の制御回路領域に、ゲート長
の異なる複数の基本セルを形成したものであるため、ト
ランジスタを作り込む下地工程にまで遡ることなく、例
えば出力バッファの微妙なスルーレートコントロールや
入力バッファの微妙なしきい値の調整を行なうことがで
き、設計の自由度が格段に向上する。
【図１】本発明の半導体集積回路装置の一実施例の入出
力領域の概略構造図である。
力領域の概略構造図である。
【図２】図１に示す入出力領域に形成されたトランジス
タの構造図である。
タの構造図である。
【図３】スルーレートコントロール回路付出力バッファ
回路を示した回路図である。
回路を示した回路図である。
【図４】マスターアレイ方式のＬＳＩチップの概略構成
図である。
図である。
【図５】ＬＳＩチップの入出力領域の拡大模式図であ
る。
る。
１０ ＬＳＩチップ １１ 内部プリミティブ領域 １２ 入出力領域 １２ａ 制御回路領域 １２ｂ バッファ領域 １２ｃ パッド １２０ 入出力領域 １２０ａ 制御回路領域 １２０ｂ バッファ領域 １２１ａ，１２１ｂ，１２１ｃ Ｐチャンネルトラン
ジスタ １２２ａ，１２２ｂ，１２２ｃ Ｎチャンネルトラン
ジスタ １４０，１４１，１４２ 出力バッファ １３０，１３１，１３２，１３３，１３４ インバー
タ １５０ パッド
ジスタ １２２ａ，１２２ｂ，１２２ｃ Ｎチャンネルトラン
ジスタ １４０，１４１，１４２ 出力バッファ １３０，１３１，１３２，１３３，１３４ インバー
タ １５０ パッド
Claims (2)
- 【請求項１】 半導体チップの周辺部に、最終段の出力
バッファを備えたバッファ領域と所定の回路機能を実現
する制御回路領域とを有する入出力領域が形成されてな
る、マスターアレイ方式の半導体集積回路装置におい
て、 前記制御回路領域に、ゲート長の異なる複数の基本セル
が形成されてなることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記制御回路領域に、入力バッファを構
成するトランジスタの少なくとも一部を含むことを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15233293A JPH0722597A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15233293A JPH0722597A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722597A true JPH0722597A (ja) | 1995-01-24 |
Family
ID=15538226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15233293A Pending JPH0722597A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029967A1 (en) * | 1999-10-15 | 2001-04-26 | Intel Corporation | Method and apparatus for controlling compensated buffers |
-
1993
- 1993-06-23 JP JP15233293A patent/JPH0722597A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029967A1 (en) * | 1999-10-15 | 2001-04-26 | Intel Corporation | Method and apparatus for controlling compensated buffers |
| US6300798B1 (en) | 1999-10-15 | 2001-10-09 | Intel Corporation | Method and apparatus for controlling compensated buffers |
| GB2371694A (en) * | 1999-10-15 | 2002-07-31 | Intel Corp | Method and apparatus for controlling compensated buffers |
| GB2371694B (en) * | 1999-10-15 | 2004-07-21 | Intel Corp | Method and apparatus for controlling compensated buffers |
| DE10085097B4 (de) * | 1999-10-15 | 2008-12-18 | Intel Corporation, Santa Clara | Verfahren und Einrichtung zum Steuern kompensierter Puffer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020917 |