JPH07226084A

JPH07226084A - 半導体記憶装置

Info

Publication number: JPH07226084A
Application number: JP6013814A
Authority: JP
Inventors: Akihiro Iwase; 章弘岩瀬; Eisaku Ito; 栄作伊藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-02-07
Filing date: 1994-02-07
Publication date: 1995-08-22

Abstract

(57)【要約】【目的】本発明は半導体記憶装置のライトアンプの回路
構成を簡略化し、高集積化を図りながら読み出し速度の
向上を図ることを目的とする。【構成】書き込みデータＤinが入力バッファ回路１に入
力され、書き込み動作時には一対の信号線ＬＤ，バーＬ
Ｄに相補書き込み信号が出力され、相補書き込み信号が
選択された記憶セルＣに書き込まれる。読み出し動作時
には選択された記憶セルＣから読みだされたセル情報が
信号線ＬＤ，バーＬＤを介してセンスアンプＳＡに入力
され、センスアンプＳＡでセル情報が増幅される。書き
込みデータＤinに基づいて入力バッファ回路１から相補
書き込み信号ＩＮ，バーＩＮが出力され、相補書き込み
信号ＩＮ，バーＩＮがスイッチ回路Ｓを介して信号線Ｌ
Ｄ，バーＬＤに出力され、書き込み動作時にはスイッチ
回路Ｓを閉路させる制御信号ＣＳが該スイッチ回路Ｓに
入力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、セル情報を書き込み
及び読み出し可能とした半導体記憶装置に関するもので
ある。

【０００２】近年、半導体記憶装置は益々大容量化及び
微細化が進み、メモリセルアレイ内に多数対配設される
ビット線の間隔は益々縮小されている。セル情報を書き
込み及び読み出し可能とした半導体記憶装置では、多数
対のビット線の各対毎に、あるいは複数対毎に一つのセ
ンスアンプが設けられる。また、多数対のビット線の各
対毎に、あるいは複数対毎に一つのライトアンプが設け
られている。そして、メモリセルアレイの微細化にとも
なって、ライトアンプ及びセンスアンプを形成するため
の面積も縮小される傾向にある。そこで、メモリセルア
レイの微細化を図りながらセンスアンプを形成するため
の面積を充分に確保して読み出し速度の高速化を図る必
要がある。

【０００３】

【従来の技術】セル情報を書き込み及び読み出し可能と
した半導体記憶装置の一種類であるＳＲＡＭの従来例を
図５に従って説明する。

【０００４】メモリセルアレイの一つのブロックを構成
する多数対のビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎ間にはそれぞれ多数の記憶セルＣが接続され、
各記憶セルＣにはそれぞれワード線ＷＬが接続される。

【０００５】そして、複数のワード線ＷＬの中からいず
れかのワード線ＷＬがロウデコーダ（図示しない）によ
り選択されると、選択されたワード線ＷＬに接続された
記憶セルが活性化される。

【０００６】前記各ビット線ＢＬ１，バーＢＬ１〜ＢＬ
ｎ，バーＢＬｎはそれぞれＮチャネルＭＯＳトランジス
タで構成される転送ゲートを介してローカルデータバス
ＬＤ，バーＬＤに接続される。各転送ゲートにはコラム
デコーダ（図示しない）から出力されるコラム選択信号
ＣＤ１〜ＣＤｎがそれぞれ入力される。

【０００７】前記コラム選択信号ＣＤ１〜ＣＤｎは、い
ずれか一つがＨレベルとなる。従って、前記コラム選択
信号ＣＤ１〜ＣＤｎにより、いずれか一対のビット線が
選択されて、ローカルデータバスＬＤ，バーＬＤに接続
される。

【０００８】前記ローカルデータバスＬＤ，バーＬＤは
センスアンプＳＡに接続され、同センスアンプＳＡには
データバスＤＢ，バーＤＢが接続されている。そして、
前記センスアンプＳＡはローカルデータバスＬＤ，バー
ＬＤに読み出されたセル情報を増幅して、データバスＤ
Ｂ，バーＤＢに出力する。

【０００９】外部から入力される書き込みデータＤinは
偶数段のインバータ回路で構成される入力バッファ回路
１に入力され、同入力バッファ回路１の出力信号は信号
線ＩＢを介してライトアンプ２に出力される。

【００１０】前記ライトアンプ２は多数のインバータ回
路と出力回路等が１１個のＰチャネルＭＯＳトランジス
タと、１１個のＮチャネルＭＯＳトランジスタとで構成
される。

【００１１】そして、前記信号線ＩＢを介して入力され
る前記書き込みデータＤinと、書き込み制御信号ＷＥＢ
Ｋとに基づいて前記ローカルデータバスＬＤ，バーＬＤ
に相補信号を出力する。

【００１２】このように構成されたＳＲＡＭでは、書き
込み動作時には入力バッファ回路１に入力された書き込
みデータＤinに基づいてライトアンプ２で相補信号が生
成され、その相補信号がローカルデータバスＬＤ，バー
ＬＤに出力される。

【００１３】そして、ローカルデータバスＬＤ，バーＬ
Ｄに出力された相補信号に基づいてコラム選択信号ＣＤ
１〜ＣＤｎ及びワード線により選択された記憶セルＣに
対し、ビット線を介して書き込み動作が行われる。

【００１４】また、読み出し動作時には、コラム選択信
号ＣＤ１〜ＣＤｎ及びワード線により選択された記憶セ
ルＣからビット線を介してローカルデータバスＬＤ，バ
ーＬＤにセル情報が読みだされる。

【００１５】ローカルデータバスＬＤ，バーＬＤに読み
だされたセル情報はセンスアンプＳＡで増幅されてデー
タバスＤＢ，バーＤＢに出力され、同データバスＤＢ，
バーＤＢに接続される出力バッファ回路を介して、外部
に読み出しデータとして出力される。

【００１６】

【発明が解決しようとする課題】上記のようなＳＲＡＭ
では、近年の入出力信号のビット数が８ビットから１６
ビット、３２ビット、６４ビットと飛躍的に増加し、そ
の入出力信号の多ビット化にともない、信号線ＩＢの本
数も増加している。従って、多数の信号線ＩＢを形成す
るための面積が増大し、メモリセルアレイの高集積化を
妨げている。

【００１７】また、メモリセルアレイの微細化にともな
って、センスアンプＳＡに入力される読み出しデータも
微弱化している。このような微弱な読み出しデータに関
わらす読み出し速度を確保するためにセンスアンプＳＡ
を構成するトランジスタのサイズが大型化する傾向にあ
る。従って、センスアンプＳＡを形成するための面積が
増大して、メモリセルアレイの高集積化を妨げている。

【００１８】この発明の目的は、ライトアンプの回路構
成を簡略化して同ライトアンプを形成するための面積を
縮小することにより、高集積化を図りながら読み出し速
度の向上を図り得る半導体記憶装置を提供することにあ
る。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、外部から入力される書き込みデー
タＤinが入力バッファ回路１に入力され、書き込み動作
時には前記入力バッファ回路１から出力される書き込み
信号に基づいて一対の信号線ＬＤ，バーＬＤに相補書き
込み信号が出力され、前記相補書き込み信号が選択され
た記憶セルＣに対しビット線ＢＬ，バーＢＬを介して書
き込まれ、読み出し動作時には選択された記憶セルＣか
ら読みだされたセル情報が前記信号線ＬＤ，バーＬＤを
介してセンスアンプＳＡに入力され、前記センスアンプ
ＳＡから増幅されたセル情報が出力される。前記書き込
みデータＤinに基づいて前記入力バッファ回路１から前
記相補書き込み信号ＩＮ，バーＩＮが出力され、前記相
補書き込み信号ＩＮ，バーＩＮがスイッチ回路Ｓを介し
て前記信号線ＬＤ，バーＬＤに出力され、書き込み動作
時には前記スイッチ回路Ｓを閉路させる制御信号ＣＳが
該スイッチ回路Ｓに入力される。

【００２０】また、図４に示すように前記入力バッファ
回路１は書き込み動作時に閉路される転送ゲートを介し
てデータバスＤＢ，バーＤＢに接続され、前記データバ
スＤＢ，バーＤＢは書き込み動作時に閉路される転送ゲ
ートを介してローカルデータバスＬＤ，バーＬＤに接続
され、前記センスアンプＳＡは書き込み動作時に開路さ
れる転送ゲートを介して前記データバスＤＢ，バーＤＢ
に接続され、前記センスアンプＳＡから出力される読み
出しデータは該データバスＤＢ，バーＤＢを介して出力
される。

【００２１】

【作用】書き込み動作時には、スイッチ回路Ｓが閉路さ
れる。書き込みデータＤinが入力バッファ回路１に入力
されると、同入力バッファ回路１から相補書き込み信号
ＩＮ，バーＩＮが出力される。相補書き込み信号ＩＮ，
バーＩＮはスイッチ回路Ｓを介して信号線ＬＤ，バーＬ
Ｄに出力され、選択された記憶セルＣに書き込まれる。

【００２２】また、図４に示す構成では書き込み動作時
に前記入力バッファ回路１から出力される書き込みデー
タが転送ゲートを介してデータバスＤＢ，バーＤＢに出
力され、同データバスＤＢ，バーＤＢから転送ゲートを
介してローカルデータバスＬＤ，バーＬＤに出力され
る。このとき、センスアンプＳＡとデータバスＤＢ，バ
ーＤＢとの間に介在される転送ゲートは開路されて、書
き込みデータに対するセンスアンプＳＡの出力信号の干
渉が防止される。読み出し動作時には、入力バッファ開
路１とデータバスＤＢ，バーＤＢとの間の転送下ゲート
及びデータバスＤＢ，バーＤＢとローカルデータバスＬ
Ｄ，バーＬＤとの間の転送ゲートが開路され、センスア
ンプＳＡとデータバスＤＢ，バーＤＢとの間の転送ゲー
トは閉路される。この状態では、センスアンプＳＡから
出力される読み出しデータがデータバスＤＢ，バーＤＢ
に出力される。

【００２３】

【実施例】図２は本発明を具体化した第一の実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
て説明する。

【００２４】メモリセルアレイの一つのブロックを構成
する多数対のビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，バ
ーＢＬｎ間にはそれぞれ多数の記憶セルＣが接続され、
各記憶セルＣにはそれぞれワード線ＷＬが接続される。

【００２５】そして、複数のワード線ＷＬの中からいず
れかのワード線ＷＬがロウデコーダ（図示しない）によ
り選択されると、選択されたワード線ＷＬに接続された
記憶セルが活性化される。

【００２６】前記各ビット線ＢＬ１，バーＢＬ１〜ＢＬ
ｎ，バーＢＬｎはそれぞれＮチャネルＭＯＳトランジス
タで構成される転送ゲートを介して信号線ＬＤ，バーＬ
Ｄに接続される。各転送ゲートにはコラムデコーダ（図
示しない）から出力されるコラム選択信号ＣＤ１〜ＣＤ
ｎがそれぞれ入力される。

【００２７】前記コラム選択信号ＣＤ１〜ＣＤｎは、い
ずれか一つがＨレベルとなる。従って、前記コラム選択
信号ＣＤ１〜ＣＤｎにより、いずれか一対のビット線が
選択されて、ローカルデータバスＬＤ，バーＬＤに接続
される。

【００２８】前記ローカルデータバスＬＤ，バーＬＤは
センスアンプＳＡに接続され、同センスアンプＳＡはロ
ーカルデータバスＬＤ，バーＬＤに読み出されたセル情
報を増幅して、データバスＤＢ，バーＤＢを介して出力
バッファ回路３に出力する。

【００２９】前記出力バッファ回路３はセンスアンプＳ
Ａから出力された読み出しデータを増幅して外部へ読み
出しデータＤout として出力する。外部から入力される
書き込みデータＤinは多数段のインバータ回路で構成さ
れる入力バッファ回路１に入力され、同入力バッファ回
路１の最終段の出力端子であるノードＮ２と、その前段
の出力端子であるノードＮ１がそれぞれＮチャネルＭＯ
Ｓトランジスタで構成される転送ゲートＴr2，Ｔr1を介
して前記ローカルデータバスＬＤ，バーＬＤに接続され
る。

【００３０】前記転送ゲートＴr2，Ｔr1のゲート端子に
は制御信号ＷＥＢが入力される。そして、制御信号ＷＥ
ＢがＨレベルとなると、転送ゲートＴr1，Ｔr2がオンさ
れて、ノードＮ１，Ｎ２がローカルデータバスＬＤ，バ
ーＬＤに接続される。

【００３１】従って、書き込みデータＤinが入力バッフ
ァ回路１に入力されている状態で、制御信号ＷＥＢがＨ
レベルとなると、出力端子ノードＮ１，Ｎ２から出力さ
れる相補書き込み信号ＩＮ，バーＩＮがローカルデータ
バスＬＤ，バーＬＤに出力される。

【００３２】前記センスアンプＳＡの具体的構成を図３
に従って説明する。前記データバスＤＢ，バーＤＢはＮ
チャネルＭＯＳトランジスタＴr3，Ｔr4のゲートに接続
され、同トランジスタＴr3，Ｔr4のドレインは電源Ｖcc
に接続され、ソースはＰチャネルＭＯＳトランジスタＴ
r5を介して接続される。また、前記トランジスタＴr5の
ゲートには活性化信号ＳＡＰが入力される。

【００３３】前記トランジスタＴr3のソースはＮチャネ
ルＭＯＳトランジスタＴr6のドレインに接続され、前記
トランジスタＴr4のソースはＮチャネルＭＯＳトランジ
スタＴr7のドレインに接続される。

【００３４】前記トランジスタＴr6のゲートは前記トラ
ンジスタＴr7のドレインに接続され、トランジスタＴr7
のゲートはトランジスタＴr6のドレインに接続されてい
る。前記トランジスタＴr6，Ｔr7のソースはＮチャネル
ＭＯＳトランジスタＴr8のドレインに接続され、ゲート
には活性化信号ＳＡＰが入力され、ソースはグランドＧ
ＮＤに接続される。

【００３５】前記トランジスタＴr6のドレインから出力
される出力信号バーＬＳはＮチャネルＭＯＳトランジス
タＴr9のゲートに入力され、同トランジスタＴr9のドレ
インはＰチャネルＭＯＳトランジスタＴr10 のドレイン
に接続される。前記トランジスタＴr10 のソースは電源
Ｖccに接続される。

【００３６】前記トランジスタＴr7のドレインから出力
される出力信号ＬＳはＮチャネルＭＯＳトランジスタＴ
r11 のゲートに入力され、同トランジスタＴr11 のドレ
インはＰチャネルＭＯＳトランジスタＴr12 のドレイン
に接続される。前記トランジスタＴr12 のソースは電源
Ｖccに接続される。

【００３７】前記トランジスタＴr9，Ｔr11 のドレイン
はＰチャネルＭＯＳトランジスタＴr13 を介して接続さ
れ、同トランジスタＴr13 のゲートには活性化信号ＳＡ
Ｐが入力される。

【００３８】前記トランジスタＴr9のソースはＰチャネ
ルＭＯＳトランジスタＴr14 とＮチャネルＭＯＳトラン
ジスタＴr15 のドレインに接続され、同トランジスタＴ
r14のソースは電源Ｖccに接続され、同トランジスタＴr
14 ，Ｔr15 のゲートは前記トランジスタＴr11 のドレ
インに接続されている。

【００３９】前記トランジスタＴr11 のソースはＰチャ
ネルＭＯＳトランジスタＴr16 とＮチャネルＭＯＳトラ
ンジスタＴr17 のドレインに接続され、同トランジスタ
Ｔr16 のソースは電源Ｖccに接続され、同トランジスタ
Ｔr16 ，Ｔr17 のゲートは前記トランジスタＴr9のドレ
インに接続されている。

【００４０】前記トランジスタＴr15 ，Ｔr17 のドレイ
ンはＰチャネルＭＯＳトランジスタＴr18 を介して接続
され、同トランジスタＴr18 のゲートには活性化信号Ｓ
ＡＰが入力される。

【００４１】前記トランジスタＴr15 のソースはＮチャ
ネルＭＯＳトランジスタＴr19 のドレインに接続され、
同トランジスタＴr19 のソースはグランドＧＮＤに接続
される。

【００４２】前記トランジスタＴr17 のソースはＮチャ
ネルＭＯＳトランジスタＴr20 のドレインに接続され、
同トランジスタＴr20 のソースはグランドＧＮＤに接続
される。また、前記トランジスタＴr19 ，Ｔr20 のゲー
トには活性化信号ＳＡＰが入力される。

【００４３】前記トランジスタＴr11 のドレインはイン
バータ回路４ａの入力端子に接続され、同インバータ回
路４ａの出力端子はインバータ回路４ｂの入力端子に接
続される。

【００４４】前記インバータ回路４ｂの入力端子はＰチ
ャネルＭＯＳトランジスタＴr22 を介して電源Ｖccに接
続され、前記インバータ回路４ａを構成するＮチャネル
ＭＯＳトランジスタのソースはＮチャネルＭＯＳトラン
ジスタＴr21 を介してグランドＧＮＤに接続される。そ
して、前記トランジスタＴr21 ，Ｔr22 のゲートには活
性化信号ＳＡＰが入力される。

【００４５】前記インバータ回路４ｂの出力端子はＮチ
ャネルＭＯＳトランジスタＴr23 のゲートに接続され、
同トランジスタＴr23 のドレインはデータバスＤＢに接
続されるとともに、抵抗Ｒ１を介して電源Ｖccに接続さ
れる。また、前記トランジスタＴr23 のソースはグラン
ドＧＮＤに接続される。

【００４６】前記トランジスタＴr9のドレインはインバ
ータ回路４ｃの入力端子に接続され、同インバータ回路
４ｃの出力端子はインバータ回路４ｄの入力端子に接続
される。

【００４７】前記インバータ回路４ｄの入力端子はＰチ
ャネルＭＯＳトランジスタＴr25 を介して電源Ｖccに接
続され、前記インバータ回路４ｃを構成するＮチャネル
ＭＯＳトランジスタのソースはＮチャネルＭＯＳトラン
ジスタＴr24 を介してグランドＧＮＤに接続される。そ
して、前記トランジスタＴr24 ，Ｔr25 のゲートには活
性化信号ＳＡＰが入力される。

【００４８】前記インバータ回路４ｄの出力端子はＮチ
ャネルＭＯＳトランジスタＴr26 のゲートに接続され、
同トランジスタＴr26 のドレインはデータバス・バーＤ
Ｂに接続されるとともに、抵抗Ｒ２を介して電源Ｖccに
接続される。また、前記トランジスタＴr26 のソースは
グランドＧＮＤに接続される。

【００４９】次に、上記のように構成されたＳＲＡＭの
動作を説明する。さて、書き込み動作時には外部回路か
ら入力される書き込み制御信号に基づいて、制御信号Ｗ
ＥＢはＨレベルとなり、転送ゲートＴr1，Ｔr2はオンさ
れる。

【００５０】この状態で、入力バッファ回路１に書き込
みデータＤinが入力されると、ノードＮ１，Ｎ２からロ
ーカルデータバスＬＤ，バーＬＤに相補書き込み信号Ｉ
Ｎ，バーＩＮが出力される。そして、その相補書き込み
信号ＩＮ，バーＩＮが選択された記憶セルＣに書き込み
データとして書き込まれる。

【００５１】また、書き込み動作時には、センスアンプ
ＳＡに入力される活性化信号ＳＡＰは外部から入力され
る書き込み制御信号に基づいてＬレベルとなる。する
と、センスアンプＳＡ内のトランジスタＴr8，Ｔr19 ，
Ｔr20 はオフされ、トランジスタＴr5，Ｔr13 ，Ｔr18
はオンされる。この結果、センスアンプＳＡは不活性状
態となる。

【００５２】また、トランジスタＴr22 ，Ｔr25 がオン
されるため、インバータ回路４ｂ，４ｄの出力信号はＬ
レベルとなり、トランジスタＴr23 ，Ｔr26 はオフされ
る。従って、センスアンプＳＡの出力信号はハイインピ
ーダンス状態となり、データバスＤＢ，バーＤＢの電位
の変化に干渉しない状態となる。

【００５３】一方、読み出し動作時には、制御信号ＷＥ
ＢはＬレベルとなり、トランジスタＴr1，Ｔr2はオフさ
れて、入力バッファ回路１とローカルデータバスＬＤ，
バーＬＤとの接続は遮断される。

【００５４】センスアンプ活性化信号ＳＡＰはＨレベル
となり、センスアンプＳＡが活性化される。この状態
で、選択された記憶セルＣからローカルデータバスＬ
Ｄ，バーＬＤにセル情報が読みだされると、センスアン
プＳＡはローカルデータバスＬＤ，バーＬＤに読みださ
れた僅かな電位差を増幅して、データバスＤＢ，バーＤ
Ｂに読み出しデータとして出力する。

【００５５】データバスＤＢ，バーＤＢに出力された読
み出しデータは、出力バッファ回路３を介して読み出し
データＤout として出力される。以上のようにこのＳＲ
ＡＭでは、書き込み動作時には入力バッファ回路１から
出力される相補書き込み信号ＩＮ，バーＩＮがローカル
データバスＬＤ，バーＬＤに出力され、そのローカルデ
ータバスＬＤ，バーＬＤに出力された相補書き込み信号
ＩＮ，バーＩＮに基づいて書き込み動作が行われる。

【００５６】従って、前記従来例で示したライトアンプ
を省略することができる。ライトアンプを省略できるこ
とから、同ライトアンプを形成するための面積をセンス
アンプＳＡを形成するために充当することができる。こ
の結果、メモリセルアレイの集積度を低下させることな
く、センスアンプＳＡのサイズを大型化して読み出し速
度の向上を図ることができる。

【００５７】次に、この発明を具体化した第二の実施例
を図４に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。メモリセルアレイの
構成は前記第一の実施例と同様である。ローカルデータ
バスＬＤ，バーＬＤはセンスアンプＳＡに接続され、同
センスアンプＳＡはローカルデータバスＬＤ，バーＬＤ
に読み出されたセル情報を増幅して、転送ゲートＴr27
，Ｔr28 を介してデータバスＤＢ，バーＤＢに出力す
る。前記センスアンプＳＡは前記第一の実施例と同一構
成であり、活性化信号ＳＡＰが入力される。

【００５８】前記転送ゲートＴr27 ，Ｔr28 のＮチャネ
ル側ゲートには、制御信号バーＷＥＢＫが入力され、Ｐ
チャネル側ゲートには制御信号ＷＥＢＫが入力される。
前記制御信号ＷＥＢＫは前記制御信号ＷＥＢに基づいて
生成され、読み出し動作時にＬレベルとなり、書き込み
動作時にはＨレベルとなる。また、制御信号バーＷＥＢ
Ｋは制御信号ＷＥＢＫを反転させた信号である。

【００５９】外部から入力される書き込みデータＤinは
入力バッファ回路１に入力され、同入力バッファ回路１
の相補書き込み信号ＩＮ，バーＩＮはＮチャネルＭＯＳ
トランジスタで構成される転送ゲートＴr29 ，Ｔr30 を
介してデータバスＤＢ，バーＤＢに出力される。

【００６０】前記転送ゲートＴr29 ，Ｔr30 のゲート端
子には制御信号ＷＥＢが入力される。そして、制御信号
ＷＥＢがＨレベルとなると、転送ゲートＴr29 ，Ｔr30
がオンされて、前記相補書き込み信号ＩＮ，バーＩＮが
データバスＤＢ，バーＤＢに出力される。

【００６１】前記データバスＤＢ，バーＤＢはＮチャネ
ルＭＯＳトランジスタで構成される転送ゲートＴr31 ，
Ｔr32 を介して前記ローカルデータバスＬＤ，バーＬＤ
に接続される。前記転送ゲートＴr31 ，Ｔr32 には制御
信号ＷＥＢＫが入力される。

【００６２】前記ローカルデータバスＬＤ，バーＬＤは
ＰチャネルＭＯＳトランジスタＴr33 ，Ｔr34 を介して
電源ＶDDに接続され、両ローカルデータバスＬＤ，バー
ＬＤはＰチャネルＭＯＳトランジスタＴr35 を介して接
続されている。

【００６３】前記トランジスタＴr33 ，Ｔr34 ，Ｔr35
のゲートには、制御信号ＷＥＢＫＰが入力される。制御
信号ＷＥＢＫＰは前記制御信号ＷＥＢＫに基づいて生成
され、同制御信号ＷＥＢＫの立ち下がりに基づいてＬレ
ベルとなるワンショットパルスである。

【００６４】前記データバスＤＢ，バーＤＢはＰチャネ
ルＭＯＳトランジスタＴr36 ，Ｔr37 を介して電源ＶDD
に接続され、同データバスＤＢ，バーＤＢはＰチャネル
ＭＯＳトランジスタＴr38 を介して接続されている。

【００６５】前記トランジスタＴr36 ，Ｔr37 ，Ｔr38
のゲートには、制御信号ＷＥＢＫＰが入力される。次
に、このように構成されたＳＲＡＭの動作を説明する。
書き込み動作時にはＨレベルの制御信号ＷＥＢに基づい
て転送ゲートＴr29 ，Ｔr30 がオンされる。また、Ｈレ
ベルの制御信号ＷＥＢＫに基づいて転送ゲートＴr31 ，
Ｔr32 がオンされる。また、Ｌレベルの制御信号バーＷ
ＥＢＫに基づいて転送ゲートＴr27 ，Ｔr28 がオフされ
る。また、センスアンプＳＡにはＬレベルの活性化信号
ＳＡＰが入力されて、同センスアンプＳＡは不活性状態
となる。

【００６６】この状態で、入力バッファ回路１に書き込
みデータＤinが入力されると、同入力バッファ回路１か
ら出力される相補書き込み信号ＩＮ，バーＩＮは、転送
ゲートＴr29 ，Ｔr30 、データバスＤＢ，バーＤＢ、転
送ゲートＴr31 ，Ｔr32 、ローカルデータバスＬＤ，バ
ーＬＤ及びビット線を介して、選択された記憶セルＣに
書き込まれる。

【００６７】一つの書き込みデータＤinの書き込み動作
が終了すると、制御信号ＷＥＢＫＰが一定時間Ｌレベル
となり、トランジスタＴr33 〜Ｔr35 及び同Ｔr36 〜Ｔ
r38がオンされ、ローカルデータバスＬＤ，バーＬＤ及
びデータバスＤＢ，バーＤＢが電源ＶDDレベルにリセッ
トされ、次の動作を待つ状態となる。

【００６８】読み出し動作時には、Ｌレベルの制御信号
ＷＥＢに基づいて転送ゲートＴr29，Ｔr30 がオフされ
る。また、Ｌレベルの制御信号ＷＥＢＫに基づいて転送
ゲートＴr31 ，Ｔr32 がオフされる。また、Ｈレベルの
制御信号バーＷＥＢＫに基づいて転送ゲートＴr27 ，Ｔ
r28 がオンされる。また、センスアンプＳＡにはＨレベ
ルの活性化信号が入力されて、活性状態となる。

【００６９】この状態で、選択された記憶セルＣからロ
ーカルデータバスＬＤ，バーＬＤにセル情報が読みださ
れると、センスアンプＳＡはそのセル情報を増幅して読
み出しデータとしてデータバスＤＢ，バーＤＢに出力す
る。

【００７０】以上のようにこのＳＲＡＭでは、書き込み
動作時には入力バッファ回路１から出力される相補書き
込み信号ＩＮ，バーＩＮがデータバスＤＢ，バーＤＢを
介してローカルデータバスＬＤ，バーＬＤに出力され、
そのローカルデータバスＬＤ，バーＬＤに出力された相
補書き込み信号ＩＮ，バーＩＮに基づいて書き込み動作
が行われる。

【００７１】従って、前記第一の実施例と同様にメモリ
セルアレイの集積度を低下させることなく、センスアン
プＳＡのサイズを大型化して読み出し速度の向上を図る
ことができる。

【００７２】なお、前記第二の実施例においてＮチャネ
ルＭＯＳトランジスタで構成した転送ゲートは、Ｎチャ
ネルＭＯＳトランジスタとＰチャネルＭＯＳトランジス
タとから構成される転送ゲートとし、各トランジスタの
ゲートに相補制御信号を入力して同転送ゲートを開閉す
る構成としてもよい。

【００７３】また、ローカルデータバスＬＤ，バーＬＤ
及びデータバスＤＢ，バーＤＢの電位をリセットするリ
セット回路をＰチャネルＭＯＳトランジスタで構成した
が、これをＮチャネルＭＯＳトランジスタで構成して、
前記第二の実施例で使用した制御信号を反転させた信号
で各トランジスタを駆動する構成としてもよい。

【００７４】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。（１）入力バッファ回路１の相補出力信号ＩＮ，バーＩ
ＮをデータバスＤＢ，バーＤＢを介してローカルデータ
バスＬＤ，バーＬＤに出力する。従って、入力バッファ
回路１はデータバスＤＢ，バーＤＢの近傍のいずれかに
設ければよいので、回路レイアウトが容易である。

【００７５】（２）入力バッファ回路１は多数段のイン
バータ回路を直列に接続して構成し、入力段から奇数段
目のインバータ回路と、偶数段目のインバータ回路との
出力信号を相補書き込み信号ＩＮ，バーＩＮとして出力
する。相補書き込み信号ＩＮ，バーＩＮが容易に生成さ
れる。

【００７６】

【発明の効果】以上詳述したように、この発明はライト
アンプの回路構成を簡略化して同ライトアンプを形成す
るための面積を縮小することにより、高集積化を図りな
がら読み出し速度の向上を図り得る半導体記憶装置を提
供することができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す回路図である。

【図３】センスアンプを示す回路図である。

【図４】第二の実施例を示す回路図である。

【図５】従来例を示す回路図である。

【符号の説明】

１入力バッファ回路Ｄin 書き込みデータＬＤ，バーＬＤ信号線（ローカルデータバス）Ｃ記憶セルＢＬ，バーＢＬビット線ＳＡセンスアンプＩＮ，バーＩＮ相補書き込み信号Ｓスイッチ回路ＣＳ制御信号

Claims

【特許請求の範囲】

【請求項１】外部から入力される書き込みデータ（Ｄ
in）を入力バッファ回路（１）に入力し、書き込み動作
時には前記入力バッファ回路（１）から出力される書き
込み信号に基づいて一対の信号線（ＬＤ，バーＬＤ）に
相補書き込み信号を出力し、前記相補書き込み信号を選
択された記憶セル（Ｃ）に対しビット線（ＢＬ，バーＢ
Ｌ）を介して書き込み可能とし、読み出し動作時には選
択された記憶セル（Ｃ）から読みだされたセル情報を前
記信号線（ＬＤ，バーＬＤ）を介してセンスアンプ（Ｓ
Ａ）に入力し、前記センスアンプ（ＳＡ）でセル情報を
増幅して出力する半導体記憶装置であって、前記入力バッファ回路（１）は前記書き込みデータ（Ｄ
in）に基づいて前記相補書き込み信号（ＩＮ，バーＩ
Ｎ）を出力可能とし、前記相補書き込み信号（ＩＮ，バ
ーＩＮ）をスイッチ回路（Ｓ）を介して前記信号線（Ｌ
Ｄ，バーＬＤ）に出力し、書き込み動作時には前記スイ
ッチ回路（Ｓ）を閉路させる制御信号（ＣＳ）を該スイ
ッチ回路（Ｓ）に入力したことを特徴とする半導体記憶
装置。
【請求項２】前記入力バッファ回路（１）は書き込み
動作時に閉路される転送ゲートを介してデータバス（Ｄ
Ｂ，バーＤＢ）に接続し、前記データバス（ＤＢ，バー
ＤＢ）は書き込み動作時に閉路される転送ゲートを介し
てローカルデータバス（ＬＤ，バーＬＤ）に接続し、前
記センスアンプ（ＳＡ）は書き込み動作時に開路される
転送ゲートを介して前記（データバスＤＢ，バーＤＢ）
に接続し、前記センスアンプ（ＳＡ）から出力される読
み出しデータは該データバス（ＤＢ，バーＤＢ）を介し
て出力することを特徴とする請求項１記載の半導体記憶
装置。