JP2000215675A - メモリ装置および方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 電流検知法の効率の良い速度電力積を維持し
つつ、多くの異なるワード・サイズ・モードのうち１つ
のモードに設定することができるメモリ・アーキテクチ
ャを提供する。 【解決手段】 アレイ１２，１４は４つの区画された電
流データ・バス（iGDL）１６，１８，２０，２２に結合
される。ｘ３６ワード動作モードにおいては、電流デー
タ・バスが、いくつかの電流−電圧変換器２４〜３１を
介して直接的に出力バッファ５６〜５９に導通する。ｘ
１８ワード動作モードにおいては、電流データ・バス
は、変換器を通り、電圧バス（ＶＧＤＬ／ＶＧＤＬＢ）
を介して、出力バッファ５６〜５９に導通する。ｘ３６
ワード・モードとｘ１８ワード・モードのための配線の
変更は、製造時に最上位のメタル・オプションで行う
か、ユーザによるソフトウェアのプログラミングにより
行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に集積回路（IC）
設計とその製造に関し、さらに詳しくは、２つの異なる
出力ワード・サイズに対応する高速設定可能なメモリ・
データ・バス・アーキテクチャに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】集積
回路（IC）産業は、スタティック・ランダム・アクセス
・メモリ（SRAM），ダイナミック・ランダム・アクセス
・メモリ（DRAM），埋込DRAM，不揮発性メモリ，浮動ゲ
ート・メモリおよび同様のメモリ装置であって、より高
い格納容量を持ちつつ、同時に消費電力を削減しアクセ
ス・スピードを改善するメモリ製品を提供するという課
題に直面している。図１は、従来の高密度低電力高速低
価格SRAM ICに通常用いられる現在のメモリ・アーキテ
クチャ１０を図示する。図１では、メモリ容量全体が２
つのメモリ・アレイ１２，１４に分割される。より高速
高能力の性能を得るために、図１の装置は電流検知技術
を採用する。

【０００３】電圧検知を用いる従来のSRAMメモリ回路と
は異なり、現在のSRAMメモリ装置は、電流検知を利用
し、それによって、速度能力性能の改善されたメモリ・
アレイ１２，１４からのデータの読込が行われる。従っ
て、アレイ１２，１４内のメモリ・セルが電流グローバ
ル・データ・バス１８，２０を介して電流を伝え、電流
グローバル・データ・バス線路を通る電流の大きさが、
読込動作の対象となる各メモリ・セルに格納される論理
値を決定する。たとえば、検知増幅器回路２４〜３１の
いずれかによって正の差分電流が検出されると、その値
は論理１と読み込まれる。同様に、検知増幅器回路２４
〜３１のいずれかによって負の差分電流が検出される
と、論理０が選択されたメモリ装置に関して出力され
る。電流グローバル・データ・バス１６，１８，２０，
２２は、この正または負の差分電流を図１の電流−電圧
変換器２４〜３１に供給する。変換器２４〜３１は、電
流グローバル・データ・バス１６〜２２の電流（Ｉ）を
差分電圧（Ｖ）信号に変換し、それが図１の出力回路／
ドライバ３５〜４２に供給される。

【０００４】電流検知によって、メモリ装置の性能が改
善されるが、電流検知はスタティック・ランダム・アク
セス・メモリ（SRAM）で用いられる新しい技術である。
SRAMにおける電流検知が新しいために、電流検知はIC産
業に対して多くの新たな、また困難な課題を与える。た
とえば、顧客は図１の電流検知メモリ構造を２つの選択
可能なワード・サイズ構造の１つに提供することを求め
る。詳しくは、顧客は、ｘ３６ワード・サイズ製品であ
る図１の装置を、ｘ１８ワード・サイズにも提供するこ
とを求める。

【０００５】図１は、集積回路（IC）の外部に位置する
３６個の出力端子を通じて３６ビット幅のデータのみを
提供するためにハード配線される装置を示す。図１にお
いては、アレイ１２の右半分を介して９ビットが、アレ
イ１２の左半分を介して９ビットが、アレイ１４の右半
分を介して９ビットが、そしてアレイ１４の左半分から
最後の９ビット（合計３６ビットのうち）が図示される
ように与えられる。図１のｘ１８データ・ワード・モー
ドを欲する顧客があり、この場合は、装置１０のワード
・サイズは、ｘ３６ビットからｘ１８ビットに半減され
る。この場合は、アレイ１２，１４の両方から平行に読
み込んで３６ビットとするのではなく、任意の時点では
アレイ１２または１４の一方にのみアクセスすればよ
く、それによってアクセスのたびに１８ビットだけをデ
ータ・バス出力端子の最下位ビットに提供する。ｘ１８
モードは、図１においてアーキテクチャ上の修正を必要
とするので、１８ビットが、どちらのアレイ（アレイ１
２または１４）から読み込まれるかに関わらず、正確に
低次のICピンに与えられる。

【０００６】従来の技術においては、従来のSRAM電圧検
知法を用いると、設計者は、バス１６をバス１８に電気
的に短絡させ、３状態論理をわずかに加えてバス２０を
バス２２に短絡させるだけで、ｘ１８構造とｘ３６構造
との変更を容易に行うことができる。しかし、現在のSR
AMの電流検知法を用いる場合は、バス１６，１８の短絡
とバス２０，２２の短絡は実行できない。これらのバス
を短絡させると、バス上に寄生抵抗および容量が起こ
り、電流を検知された製品の信頼性と性能に重大な劣下
を招くことになる。抵抗と容量が加わると、アレイ１
２，１４の読取動作中は、セル電流の正確で一貫した検
知がほぼ不可能になる。従って、バスの短絡により第１
メモリ構造を第２メモリ構造に変換する従来技術による
方法は、現在の電流検知SRAM装置においては不可能であ
る。

【０００７】ワード・サイズの異なる２つの製品を提供
するために用いられる別の方法は、２つの別々の集積回
路を設計することである。すなわち、１つは第１メモリ
構造用であり、もう一方は第２集積回路構造用である。
２つの全く異なる集積回路を作る場合の価格，保守，設
計，維持費，試験，製造および出荷は、魅力的な解決策
ではない。２つの集積回路を維持することは、設計によ
けいなコストがかかり、別のところに使うことのできる
貴重な技術資源を消費し、市場に置く時間が短くなり、
他の欠点をもたらす。一般に、２つの全く異なる製品ラ
インを設計せずに、ｘ１８モードにもｘ３６モードにも
容易に設定することのできる１つの製品を設計するほう
が良い。

【０００８】従って、電流検知法の効率の良い速度能力
積を維持しつつ、多くの異なるワード・サイズ・モード
のうち１つのモードに設定することのできる電流検知機
能を用いるメモリ・アーキテクチャが当産業において必
要とされる。

【０００９】

【実施例】本発明の実施例をいくつか下記に詳細に説明
するが、すべての実施例に共通して、本発明は、電流−
電圧変換器と電圧モード・グローバル・データ線路（vG
DL：voltage-mode global data line）対を予備充電等
価回路と共に用いて、電流モード・グローバル・データ
線路（iGDL： current-mode global data line）が過剰
に長くなることを避けることによって、多重ワード幅に
設定可能な電流検知メモリに存する。このアーキテクチ
ャを利用することにより、スタティック・ランダム・ア
クセス・メモリ（SRAM）メモリの読込時間が大幅に改善
され、高速の確実なデータ読込が可能になる。

【００１０】説明を簡潔明確にするために、図面内に示
される要素は必ずしも同尺に描かれないことを理解頂き
たい。たとえば、ある要素の寸法は明確にするために、
他の要素に相対して誇張される。さらに、適切と考えら
れる場合には、対応する、あるいは類似の要素を示すた
めに図面間で参照番号を繰り返し用いる。

【００１１】本発明の実施例を図２ないし図４を参照し
て、下記に詳述する。

【００１２】図２は、本発明によるメモリ５０をブロッ
ク図に示す。簡潔明確にするために、本発明を説明する
ために必要でないメモリ５０の一定の部分が図示されな
いことに留意されたい。たとえば、行列解読およびビッ
ト線路検知回路は図示されない。メモリ５０は、メモリ
・アレイまたはアレイ・ハーフ１２，１４と、電流モー
ド・グローバル・データ線路（iDGL）１６，１８，２
０，２２と、電流検知回路２４〜３１と、電圧モード・
グローバル・データ線路（vDGL）５２，５４と、入力／
出力バッファ５６〜５９とを備える。線路１６，１８，
２０，２２，５２，５４をそれぞれ本明細書においては
バスと称する。説明のために、メモリ５０は、ｘ１８の
ワード幅またはｘ３６のワード幅を有するメモリとして
構築することができる。他の実施例においては、ｘ７
２，ｘ３６，ｘ１８，ｘ１２８，ｘ６４，ｘ８，ｘ４ま
たはこれらの組み合わせである他のワード幅を用いるこ
とができる。

【００１３】メモリ・アレイ・ハーフ１２，１４の各々
は、タイル状の行列レイアウトに配列される従来のスタ
ティック・ランダム・アクセス・メモリ（SRAM）セルの
複数のブロックを備える。データは、メモリ・アレイ１
２，１４の左右両側に入出力され、アレイ１２または１
４からのデータの半分が右側から出入りし、アレイ１２
または１４からのデータの半分が左側から出入りする。
メモリ・アレイ・ハーフ１２のビット線路対（通常は相
補性を有するが図２においては明確に図示されない）
が、アレイ１２，１４内に配置される従来の電流モード
検知増幅器を介して、「iGDL0/iGDLB0」〜「iGDL8/iGDL
B8」と記される電流モード・グローバル・データ線路１
８，２０に結合される。同様に、メモリ・アレイ・ハー
フ１４のビット線路対（通常は相補性を有するが図２に
おいては明確に図示されない）が、従来の電流モード検
知増幅器を介して、これも「iGDL0/iGDLB0」〜「iGDL8/
iGDLB8」と記される電流モード・グローバル・データ線
路１６，２２に結合される。iGDL#と記される線路は通
常の信号であり、iGDLB#と記される線路は、通常の信号
の補数であり、差分信号を生成するものであることに注
目されたい。図２は、最大ワード・サイズとしてｘ３６
アーキテクチャを特定的に図示するので、バス１６，１
８，２０，２２の各々が９個のデータ・ビットを提供す
ることに留意されたい。

【００１４】図２に示されるｘ１８モードにおいては、
電流モード・グローバル・データ線路（iGDL）対の各々
が、電流検知回路２４〜３１の第１端子に結合される。
「ｖGDL0/vGDLB0」〜「vGDL8/vGDLB8」と記される電圧
モード・グローバル・データ線路（vGDL）対は、電流検
知回路２４〜３１の第２端子に結合される。電圧グロー
バル・データ線路対の他端は、入力／出力回路５６〜５
９と同様の入力／出力（I/O）回路に結合される。メモ
リ５０の右側の電圧モード・グローバル・データ線路
（vGDL）は、複数の縦型に配置される電圧モード・デー
タ線路対５２によって、入力／出力バッファ５８，５９
に結合される。メモリ５０の左側の電圧モード・グロー
バル・データ線路（vGDL）は、複数の縦型配置電圧モー
ド・データ線路対５４によって、入力／出力バッファ５
６，５７に結合される。バス５２，５４の特定のレイア
ウトおよび回路構成を、次の図３に詳細に図示する。

【００１５】図２に図示される実施例においては、メモ
リ５０はｘ１８ワード幅を有するように特定的に設定さ
れる。しかし、図２の装置は、、メタル・マスク・オプ
ションを用いることで、ｘ１８ワード幅またはｘ３６ワ
ード幅を有するように容易に設定することができる。ｘ
３６ワード幅を有するようにメモリ５０を設定する場合
は、電圧モード・グローバル・データ線路（vDGL）対５
２，５４を用いずに、メモリ５０の機能をメタル（メタ
ル・マスク・オプション）の上半分内に配線して、図１
のメモリ１０ときわめて類似するようにする。従って、
ｘ３６モードにおいては、３６個の入力／出力バッファ
３５〜４２（図１に図示）の各々が、メモリの書込サイ
クル中にメモリ外部のデータ源から入力データを受信
し、入力／出力バッファ３５〜４２がメモリの読込サイ
クル中に出力データを提供する。言い換えると、ｘ３６
モードに設定されると、メタルの最上位は、iGDL１６，
１８，２０，２２をそれぞれの電流−電圧回路２４〜３
１を介して配信し、５６〜５９に類似の３６個のI/O回
路に出すようパターニングおよびエッチングされる。従
って、このｘ３６モードにおいては、vGDLバス５２，５
４（図３参照）はメモリ装置の他の部分から全体として
分離される。ｘ３６モードにおいては、最上位のメタル
・マスク・オプションは、回路５２，５４に接続するこ
とはできない。これは、この回路が装置５０のｘ１８モ
ードでのみ必要とされるからである。

【００１６】メモリ５０をｘ１８ワード幅で動作させる
には、異なるメタル・マスク・オプションを用いて、図
２に図示されるように、縦型配置電圧モード・グローバ
ル・データ線路（vGDL）対５２，５４を電流検知回路２
４〜３１に結合する。メタル・マスク・オプションは、
３６個のオンチップ入力／出力バッファ５６〜５９のう
ち１８個の下位集合も縦型配置電圧モード・グローバル
・データ線路対５２，５４に結合する。さらに、３状態
バッファが回路２４〜３１内に配線されるので、アレイ
１２または１４のうち一方だけが、ある特定の時点にお
いて１８個の出力バッファ５６〜５９を駆動する。言い
換えると、ｘ１８モードは最上位のメタル・マスク・オ
プションを利用して、vGDL５２，５４とI/Oバッファ５
６〜５９の下位集合とを図２に図示されるように接続す
る。一方、ｘ３６モードは異なるメタル・マスク・オプ
ションを利用して、図１に示されるように、配線されて
いる３６個すべてのI/Oバッファ５６〜５９と、装置か
ら分離されるvGDL５２，５４とに装置を配線する。この
ような方法論とアーキテクチャとにより、SRAMアレイ・
レベルにおいて電流検知を用いることができ、なおかつ
ｘ３６モードおよびｘ１８モードの両方を、許容レベル
を超えるほど電流バス寄生（Ｒ，Ｃ）を大きくせずに配
線することができる。従って、図２の装置を２つのデー
タ幅モードの一方に配線し、なおかつ電流検知動作を維
持することができるようにすることによって、装置の速
度能力積を、どのような構造が選択されるかに関わらず
維持する。

【００１７】上記の説明は、ｘ１８にもｘ３６にも対応
する能動回路構成が装置上に作成されるが相互接続され
た状態におかれる方法を論ずる。ｘ１８とｘ３６のどち
らのモードが望ましいかが決定されると、メタルの最終
位が装置上に配置されて、装置をｘ１８モードまたはｘ
３６モードのいずれかに関して配線する。しかし、上述
のいずれの構造（ｘ１８もｘ３６も）は最終製造段階に
おいて装置内に同時にハード配線され、ソフトウェアを
３状態バッファまたはバス経路内に位置するヒューズ内
にプログラミングすることができることに留意された
い。両方の構造が配線されると、ユーザがプログラミン
グ可能な１つ以上のビットの集合またはICダイ上の不揮
発性永久ビットをセットして、メモリを２つのモードの
うちの一方、ｘ１８またはｘ３６に構築することができ
る。代替の形式においては、２つの異なるバス構造の経
路内のヒューズを、冗長修復動作が起こると同時に選択
的に溶かして、それによってｘ１８またはｘ３６モード
のいずれか一方をヒューズによって選択することができ
る。

【００１８】ｘ１８モードにおいて、またメモリ５０の
読込サイクルの間は、データはメモリ・アレイ・ハーフ
１２および／またはメモリ・アレイ・ハーフ１４の選択
された場所から読み込まれる。読込データの１８ビット
のうち各ビットが電流モード・グローバル・データ線路
対１６，１８，２０，２２のデータ線路対に提供され
る。データがメモリ・アレイ・ハーフ１２から読まれる
かメモリ・アレイ・ハーフ１４から読まれるかによっ
て、電流検知回路２４〜３１のうち適切な１つの回路が
用いられて、データのビットを検知電流からvGDL５２，
５４上の差分電圧へと変換する。差分電圧は、次に、バ
ス５２，５４によって入力／出力バッファ５６〜５９に
供給される。入力／出力バッファは、バス５２，５４上
の差分データ・ビットをバッファおよびラッチするよう
に機能し、読込サイクルの場合には、差分電圧を単端デ
ータ信号に変換する。この信号は、次にメモリ集積回路
（IC）の出力端子に送られる。

【００１９】書込サイクルの場合は、データの流れは読
込サイクルのデータの流れとは基本的に逆になる。メモ
リ５０に書き込まれるデータは、メモリ５０の外部のデ
ータ源から単端信号として入力／出力バッファ５６〜５
９によって受信される。

【００２０】図示される実施例においては、メタル・マ
スク・オプションを用いてメモリ５０のワード幅を設定
するが、メモリ５０は設定データを格納するためのプロ
グラミング可能レジスタなど能動回路構成を用いて複数
のワード幅間に設定することができることを当業者には
認識頂けよう。また、図示される実施例は、２つのワー
ド幅間での設定を開示するに過ぎない。他の実施例にお
いては、３つ以上のワード幅を用いることができる。こ
れらは、入力／出力バッファ５６〜５９の直前で、さら
にメタル・オプション３状態多重化を実行し、ビット・
シフトを行うことによって実現することができる。

【００２１】電圧モード・グローバル・データ線路（vG
DL）対５２，５４を用いてメモリ５０などの電流検知メ
モリのワード幅を変更することにより、過剰に長い電流
モード・グローバル・データ線路（iGDL）対の利用を回
避して、メモリにアクセスするのに要する時間を短縮
し、確実な読込データを高速で得ることができる。従っ
て、図２の装置４０は、通常、電流検知SRAMメモリに関
連する有利な速度能力積を犠牲にすることなく２つのワ
ード幅のうちの１つに容易に構築される。

【００２２】図３は、図２のメモリ５０のデータ線路対
５２，５４のうち１つの電圧グローバル・データ線路
（vGDL）差分対６５を概略図に示す。データ線路対６５
は、データ線路６８，６９（一方が他方の補数）と、予
備充電等価回路７２と、負荷回路８６，９０，９４と、
インバータ７９，８０，８３と、伝送ゲート８２，８４
とを備える。またデータ線路６８，６９に結合して、デ
ータ線路６８，６９の寄生抵抗を表す抵抗９８〜１０１
と、データ線路６８，６９間の結合容量を表すキャパシ
タ１０３，１０４も図示される。「データ（DATA）」お
よび「データＢ(DATAB）」と記される端子が、電流検知
回路２４〜３１の対応する出力端子に結合される。「VG
DLB」および「VGDL」と記される端子が、対応する入力
／出力バッファ５６〜５９に結合される。

【００２３】予備充電および等価回路７２は、Ｐチャネ
ル・トランジスタ７３〜７７を備える。Ｐチャネル・ト
ランジスタ７３，７４は、データ線路と、「VDD」と記
される電源電圧との間に結合される。「FAMP#EN#OR」と
記される制御信号と「SAL#OR」と記される制御信号のい
ずれか一方が低論理としてアサートされるとそれに応答
して、Ｐチャネル・トランジスタ７３，７４は導電状態
になり、データ線路６８，６９の電圧をVDDまたはVDD付
近まで上昇させる。Ｐチャネル・トランジスタ７５は、
データ線路６８をデータ線路６９に結合して、予備充電
の間またはそれに近接して、データ線路６８，６９の電
圧を等価にする。Ｐチャネル・トランジスタ７６，７７
は、[FAMP#EN」と記される制御信号が低論理にアサート
されるとそれに応答して、「データ（DATA）」および
「データB（DATAB）」と記される入力端子を予備充電す
る。信号名の後の「B」は、その信号が同じ名前をもつ
「Ｂ」のつかない信号の論理的補数であることを示す。

【００２４】負荷回路８６はＰチャネル・トランジスタ
８７，８８を含み、負荷回路９０はＰチャネル・トラン
ジスタ９１，９２を含み、負荷回路９４はＰチャネル・
トランジスタ９５，９６を含む。負荷回路８６，９０，
９４は、分配プルアップ回路とも呼ばれるが、データ線
路６８，６９に沿って分布して、データがデータ線路６
８，６９に送られるときにデータ線路６８，６９の間に
電圧差を生む助けとなる能動負荷として働く。たとえ
ば、データ線路６８が低になり、データ線路６９が高に
なると、負荷回路８６のＰチャネル・トランジスタ８８
が導電状態になり、データ線路６９をより迅速に高にす
る。同様に、負荷回路９０，９４のＰチャネル・トラン
ジスタ９２，９６も、データ線路６９の電圧を上げる助
けをする。

【００２５】メモリ５０がｘ１８部品として設定される
場合のメモリ５０の読込サイクルの間、電流検知回路
（たとえば回路２４）からの差分データがインバータ７
９，８０の入力端子に供給される。インバータ７９，８
０は、データ信号を反転させ、それを伝送ゲート８２，
８４に与える。[SAL」（sense amplifier latch：増幅
器ラッチ検知）と記される高論理制御信号によって伝送
ゲート８２，８４は導電状態になり、データをデータ線
路６８，６９に供給することが可能になる。図示される
実施例においては、データ線路６８，６９と、データお
よびデータＢと記される入力端子とは、上述されるよう
に、回路７２を介してメモリ・アレイ１２，１４のアク
セスに先立って、高電圧に予備充電および等価される。
負荷回路８６，９０，９４は、データ線路６８，６９の
間で差分電圧を高める助けとなる。差分電圧は次に、メ
モリ５０から、入力／出力バッファ５６〜５９のうち対
応する１つのバッファを介して目的の外部機器に送られ
る。従って、図３は、図２の装置２４〜３１の電圧出力
が、迅速に効率的に、バス１６〜２２上の電流検知に影
響を与えないようにしながら、迅速に出力電圧に変換さ
れる方法を教示する。

【００２６】図４は、図２に示されるメモリ５０の電流
検知回路２４の概略図である。他の電流検知回路２５〜
３１の各々は、電流検知回路２４と同じである。電流検
知回路２４は、それぞれI1，I2と記される入力端子を通
り電流検知回路２４に流れ込む電流I1とI2との差を検知
する。電流I1，I2間の差を用いて、電流検知回路２４に
送信されるデータを検知する。入力端子I1と相補入力端
子I2は、それぞれiGDL0およびiGDLB0に結合される。

【００２７】電流検知回路２４は、電流源として働くＰ
チャネル絶縁ゲート電界効果トランジスタ（FET: field
effect transistor）１２６，１２８を備える。FET１
２６，１２８のゲート電極は、「予備充電（PRECHARG
E）」と記される信号を受信する端子に接続される。FET
１２６，１２８のソース電極は、VDDに接続される。電
流検知回路２４は、「イネーブル（ENABLE）」と記され
る端子に接続されるゲート電極と、VDDに接続されるソ
ース電極も備える。

【００２８】電流検知回路２４は、インバータ１１２，
Ｎチャネル絶縁ゲートFET１２０，インバータ１１０お
よびＮチャネル絶縁ゲートFET１２３をさらに備える。
インバータ１１２は、Ｐチャネル絶縁ゲートFET１１６
とＮチャネル絶縁ゲートFET１１７とによって構成され
る。FET１１６，１１７のゲート電極が共に接続され
て、インバータ１１２の入力を形成する。FET１１６の
ソース電極は、インバータ１１２の第１バイアス・ノー
ドとして働き、FET１３０のドレイン電極に接続され
る。FET１１７のソース電極はインバータ１１２の第２
バイアス・ノードとして働き、FETのドレイン電極と入
力端子I1とに接続される。FET１１６，１１７のドレイ
ン電極が共に接続されて、インバータ１１２の出力を形
成する。インバータ１１２の出力は、FET１２６のドレ
イン電極と、「VO1」と記されるデータ出力端子とに接
続される。

【００２９】インバータ１１０は、Ｐチャネル絶縁ゲー
トFET１１４とＮチャネル絶縁ゲートFET１１５とによっ
て構成される。FET１１４，１１５のゲート電極が共に
接続されて、インバータ１１０の入力を形成する。FET
１１４のソース電極は、インバータ１１０の第１バイア
ス・ノードとして働き、FET１３０のドレイン電極に接
続される。FET１１５のソース電極はインバータ１１０
の第２バイアス・ノードとして働き、FET１２３のドレ
イン電極と相補入力端子I2とに接続される。FET１１
４，１１５のドレイン電極が共に接続されて、インバー
タ１１０の出力を形成する。インバータ１１０の出力
は、FET１２８のドレイン電極と、「VO2」と記される相
補データ出力端子とに接続される。

【００３０】さらに、インバータ１１２の入力はインバ
ータ１１０の出力に接続され、インバータ１１０の入力
はインバータ１１２の出力に接続される。FET１２０，
１２３のゲート電極はV_DDに接続される。FET１２０，１
２３のソース電極は接地(VSS）に接続される。

【００３１】電流検知回路は、インバータ１２４と、一
方がインバータ１１２，１１０の出力間に、他方がイン
バータ１１２，１１０の第２バイアス・ノード間に結合
される２つのスイッチとをさらに備える。好ましくは、
インバータ１１２，１１０の出力間に結合されるスイッ
チ１１８は、Ｐチャネル絶縁ゲートFETとＮチャネル絶
縁ゲートFETによって構成される２トランジスタ・パス
・ゲートである。インバータ１２４の入力は、等価信号
を受信する「EQ」と記される端子に接続される。インバ
ータ１２４の出力は、スイッチ１１８のＰチャネルFET
のゲート電極に接続される。スイッチ１１８のＮチャネ
ルFETのゲート電極は、端子EQに接続される。スイッチ
１１８のトランジスタのソース電極は、共にFET１１
６，１１７のドレイン電極に接続される。スイッチ１１
８のドレイン電極は、共にFET１１４，１１５のドレイ
ン電極に接続される。

【００３２】好ましくは、インバータ１１２，１１０の
第２バイアス・ノード間に結合されるスイッチは、Ｎチ
ャネル絶縁ゲートFET１２２によって構成される１トラ
ンジスタ・パス・ゲートである。FET１２２のゲート電
極はEQに、FET１２２のソース電極はFET１１７のソース
電極に、FET１２２のドレイン電極はFET１１５のソース
電極に接続される。

【００３３】動作中は、電流検知回路２４が、入力端子
I1と相補入力端子I2とに送信される差分電流信号を検知
することによりデータを検知する。さらに詳しくは、電
流検知回路は、それぞれ入力端子I1と相補入力端子I2を
流れるI1，I2を検知する。電流I1，I2は、差分電流信号
の第１および第２電流成分とも呼ばれる。電流検知回路
２４は、電流I1，I2に応じて、１つがFET１１７を流
れ、他方がFET１１Tを流れる２つの電流を生成する。次
に電流検知回路２４は、FET１１７を流れる電流を、FET
１１５を流れる電流と比較してデータを検知する。

【００３４】電流検知回路２４のFETを、たとえば、バ
イポーラ・トランジスタ，金属半導体トランジスタFE
T，接合トランジスタ，絶縁ゲート・バイポーラ・トラ
ンジスタなど他の種類のトランジスタと置き換えること
もできることに留意されたい。さらに、FET１２２はス
イッチとして機能し、任意の種類のスイッチと置き換え
ることもできる。当業者には明白であろうが、FETに関
して、ゲート電極は制御電極として働き、ソースおよび
ドレイン電極は電流伝導電極として働く。たとえば接地
電圧レベルからV_DDへと、出力端子VO1および相補出力端
子VO2を挟んで大きく電圧が変わるために、それらの間
に結合されるパス・ゲートは、図４に示されるように２
トランジスタ・パス・ゲートであることが好ましい。

【００３５】本発明は特定の実施例を参照して説明およ
び図示されるが、本発明をこれらの実施例に制限する意
図はない。本発明の精神および範囲から逸脱せずに修正
および変更が可能であることを当業者は認識されよう。
たとえば、本明細書に教示される手法を用いて、任意の
複数のワード・サイズ・モード（たとえば７２−３６−
１８，３２−１６，１２８−６４−３２−１６など）の
間に設定可能なメモリ装置を作成することができる。本
明細書に教示される本発明は、任意のメモリ装置、たと
えばDRAM，SRAM，キャッシュ・システム，埋込メモリ，
強電性不揮発性メモリ，EPROM，EEPROM，フラッシュ，C
CD，強磁性体装置および同様のメモリ・セルなどに用い
ることができる。本件の図２は、各アレイ１２，１４の
２つのハーフ部分を示すが、別のアーキテクチャにおい
てはメモリの一側から値を読み出すことができ、あるい
は図示されるものよりもさらに階層的に分割することも
できる。本件の方法および装置と関連して冗長策を用い
ることもできる。従って、本発明は添付の請求項の範囲
に入るすべての変更および修正を包含するものである。

【図面の簡単な説明】

【図１】従来技術によるメモリをブロック図で示す。

【図２】本発明によるメモリをブロック図で示す。

【図３】図２のメモリの電圧グローバル・データ線路対
を概略図で示す。

【図４】図２のメモリの電流検知回路を概略図で示す。

【符号の説明】

１２ 上ハーフ・コア（メモリ・アレイ） １４ 下ハーフ・コア（メモリ・アレイ） １６，１８，２０，２２ データ・バス ２４，２５，２６，２７，２８，２９，３１ 電流検知
回路 ５０ メモリ装置 ５２，５４ 電圧データ線路 ５６，５７，５８，５９ 入力／出力バッファ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１ハーフ（１２）および第２ハーフ
   （１４）を有する第１メモリ・アレイ（１２，１４）；
   前記第１メモリ・アレイの前記第１ハーフと、第１群の
   電流−電圧変換器（２８，２９）との間に結合される第
   １データ・バス（２０）；前記第１メモリ・アレイの前
   記第２ハーフと、第２群の電流−電圧変換器（３０，３
   １）との間に結合される第２データ・バス（２２）；前
   記第１群の電流−電圧変換器に結合される第３データ・
   バス（５８）；および前記第２群の電流−電圧変換器に
   結合される第４データ・バス（５９）；によって構成さ
   れることを特徴とするメモリ装置（５０）。
2. 【請求項２】 メモリ・セルの第１メモリ・アレイ；前
   記第１メモリ・アレイに結合される複数の電流増幅器；
   前記複数の電流増幅器に結合される電流グローバル・デ
   ータ・バス；前記電流グローバル・データ・バスに結合
   される複数の電流−電圧変換器；前記複数の電流−電圧
   変換器に結合される電圧グローバル・データ・バス；お
   よび前記電圧グローバル・データ・バスに結合される出
   力ドライバ；によって構成されることを特徴とするメモ
   リ装置。
3. 【請求項３】 メモリ装置を設定する方法であって：電
   流−電圧変換器に結合される電流グローバル・データバ
   スに結合されるメモリ・アレイを含む集積回路を設ける
   段階であって、前記集積回路が電圧グローバル・データ
   バスと、前記電流−電圧変換器から初期に分離される出
   力バッファとを含む段階；前記メモリ装置が、ｘＮ出力
   ワード・サイズを有して構築されるか、あるいはｘＭの
   出力ワード・サイズを有して構築されるか（ただしＭ＜
   Ｎであり、Ｍ，Ｎは有限の正の整数）を決定する段階；
   ｘＭ構造が選択される場合に、前記電圧グローバル・デ
   ータ・バスを前記電流−電圧変換器に接続し、前記出力
   バッファを前記電圧グローバル・データ・バスに接続す
   る段階；およびｘＮ構造が選択される場合に、前記電圧
   グローバル・データ・バスを用いずに前記電流−電圧変
   換器を前記出力バッファに接続する段階；によって構成
   されることを特徴とする方法。