JPH11330426A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JPH11330426A
JPH11330426A JP12910298A JP12910298A JPH11330426A JP H11330426 A JPH11330426 A JP H11330426A JP 12910298 A JP12910298 A JP 12910298A JP 12910298 A JP12910298 A JP 12910298A JP H11330426 A JPH11330426 A JP H11330426A
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Yuichi Kunori
勇一 九ノ里
Atsushi Oba
敦 大庭
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Abstract

(57)【要約】 【課題】 過消去または過書込状態のメモリセルのリー
ク電流の影響を受けることなく正確にメモリセルデータ
を読出す。 【解決手段】 ワード線（２ａ−２ｈ）に対応して対応
のワード線の信号電圧に応答して導通することにより主
ソース線（３）と副ソース線（５ａ−５ｄ）とを接続す
るソース線選択トランジスタを設ける。副ソース線（５
ａ−５ｄ）は、ワード線の組に対応して配置される。書
込／消去動作は、主ソース線から副ソース線に過大電圧
が伝達されないようにワード線およびビット線に電圧を
印加することによりチャネルホットエレクトロン／ファ
ウラー・ノルドハイム電流を用いて行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特に、フラッシュメモリと呼ばれるメモ
リセルが１個のフローティングゲート型電界効果トラン
ジスタで構成される不揮発性半導体記憶装置に関する。
より特定的には、メモリセルトランジスタのしきい値電
圧が低い場合においても安定にデータの読出を行なうた
めの構成に関する。
【０００２】
【従来の技術】情報を不揮発的に記憶するメモリとし
て、フラッシュメモリと一般に呼ばれるメモリが知られ
ている。このフラッシュメモリにおいては、メモリセル
は、１個のフローティングゲート型電界効果トランジス
タで構成される。データの記憶は、フローティングゲー
トへの電子の注入／引抜きにより行なわれる。Ｎチャネ
ルメモリセルトランジスタの場合、フローティングゲー
トへの電子の注入時、フローティングゲート型電界効果
トランジスタ（メモリセルトランジスタ）のしきい値電
圧Ｖｔｈが高くなり、一方、フローティングゲートから
電子を引抜くことにより、メモリセルトランジスタのし
きい値電圧Ｖｔｈが低くなる。フローティングゲート
は、絶縁膜で他の部分から電気的に分離されており、電
子が持続的に保持される。このフローティングゲートの
電荷量によるしきい値電圧Ｖｔｈの高低を、２値情報の
“１”および“０”に対応させる。
【０００３】データ読出時においては、高いしきい値電
圧と低いしきい値電圧の中間の電圧を制御電極に与え、
このメモリセルトランジスタに電流が流れるか否かを検
出することによりデータの読出を行なう。
【０００４】不揮発性半導体記憶装置においては、メモ
リセルは行列状に配列され、各行に対応してワード線が
配列され、また各列に対応してビット線が配列される。
しきい値電圧を小さくする場合、所定数のメモリセル単
位で実行される。フローティングゲートへの電子の注入
および引抜きの程度を示すメモリセルの書込／消去特性
にばらつきが存在する場合、あるメモリセルのしきい値
電圧Ｖｔｈが低くなり、０Ｖに近づくと、そのメモリセ
ルのリーク電流が増加する。このような、しきい値電圧
が低く、０Ｖに近くまたは負電圧となる状態は、ＮＯＲ
型フラッシュメモリにおいては「過消去」状態と呼ばれ
る。ここで、ＮＯＲ型フラッシュメモリは、１列のメモ
リセルが、すべて共通のビット線に接続される構成を称
する。一方、ＤＩＮＯＲ型フラッシュメモリにおいて
は、このようなしきい値電圧が過度に低い状態は「過書
込（オーバープログラム）」状態と呼ばれる。ここで、
ＤＩＮＯＲ型フラッシュメモリでは、１列のメモリセル
に対し複数の副ビット線が配置され、これらの副ビット
線にメモリセルが接続し、副ビット線は、選択トランジ
スタを介して主ビット線に接続される。
【０００５】このような過消去または過書込のメモリセ
ルが存在する場合、そのリーク電流により、メモリセル
データを正確に読出すことができなくなる問題が生じ
る。ここで、以下の説明においてＮＯＲ型フラッシュメ
モリにおける過消去状態およびＤＩＮＯＲ型フラッシュ
メモリにおける「過書込」を、一括して称する場合に
は、「オーバーローＶｔｈ」状態と称する。このような
オーバーローＶｔｈのメモリセルの影響を防止するため
に、選択列において、最大２ビットのメモリセルにおい
てのみメモリセル電流を流す構成が提案されている。
【０００６】図７８は、従来のＮＯＲ型フラッシュメモ
リのアレイ部の構成を概略的に示す図である。図７８に
おいては、４行３列に配列されたメモリセルＭＴを示
す。メモリセルＭＴは、各々が、１個のフローティング
ゲート型電界効果トランジスタで構成される。メモリセ
ルＭＴの各行に対応してワード線ＷＬａ、ＷＬｂ、ＷＬ
ｃおよびＷＬｄが配設され、メモリセルＭＴの各列に対
応してビット線ＢＬａ、ＢＬｂおよびＢＬｃが配設され
る。隣接するワード線の組、すなわちワード線ＷＬａお
よびＷＬｂに接続するメモリセルＭＴに対し副ソース線
ＳＳＬａが配設され、またワード線ＷＬｃおよびＷＬｄ
に接続するメモリセルＭＴに対し副ソース線ＳＳＬｂが
配設される。メモリセルの各行においては対応の行のワ
ード線ＷＬａ〜ＷＬｄ上の信号電位に応答して導通する
ソース線選択トランジスタＳＳＴａ〜ＳＳＴｄが設けら
れる。これらのソース線選択トランジスタＳＳＴａ〜Ｓ
ＳＴｄは、導通時主ソース線ＭＳＬを対応の行に配設さ
れた副ソース線ＳＳＬａまたはＳＳＬｂに接続する。さ
らに、主ソース線ＭＳＬは、ダイオードＤａおよびＤｂ
を介して副ソース線ＳＳＬａおよびＳＳＬｂに接続され
る。
【０００７】データ読出時においては、選択ワード線に
約５Ｖ、また、選択ビット線に、読出電圧として約１Ｖ
が印加され、主ソース線ＭＳＬに０Ｖが印加される。
今、ワード線ＷＬａとビット線ＢＬａの交差部に対応し
て配置されるメモリセルＭＴのデータを読出す場合を考
える。この場合、ワード線ＷＬａ上の信号電圧に従っ
て、ソース線選択トランジスタＳＳＴａが導通し、主ソ
ース線ＭＳＬが副ソース線ＳＳＬａに電気的に接続され
る。非選択ワード線ＷＬｂ〜ＷＬｄの電圧は０Ｖであ
り、ソース線選択トランジスタＳＳＴｂ〜ＳＳＴｄはオ
フ状態を維持する。したがって、副ソース線ＳＳＬｂは
フローティング状態となり、これらのワード線ＷＬｃお
よびＷＬｄに接続するメモリセルの電流経路は遮断され
る。
【０００８】ビット線ＢＬａ上に電流が流れるか否か
を、図示しないセンスアンプで検出する。ワード線ＷＬ
ｂとビット線ＢＬａの交差部に対応して配置されるメモ
リセルＭＴがオーバーローＶｔｈ状態であっても、その
リーク電流はわずかであり、選択メモリセルのデータを
正確に読出すことができる。すなわち、データ読出時に
おいて、最大１ビットのオーバーローＶｔｈのメモリセ
ルの影響が選択ビット線上に現われるだけであり、リー
ク電流を十分低減して、正確なデータの読出を図る。し
きい値電圧Ｖｔｈが負となり、リーク電流が大きくて
も、１ビット不良が生じるだけであり、誤り検出・訂正
回路でこの不良は修正できる。
【０００９】次に、ワード線ＷＬａとビット線ＢＬａの
交差部に対応して配置されたメモリセルＭＴへの書込動
作について説明する。この書込動作においては、メモリ
セルＭＴのしきい値電圧が高くされる。この場合には、
ワード線ＷＬａに約１２Ｖ、ビット線ＢＬａに約６Ｖ、
主ソース線ＭＳＬに０Ｖが印加される。ソース線選択ト
ランジスタＳＳＴａがオン状態となり、副ソース線ＳＳ
Ｌａ上に接地電圧０Ｖが伝達される。これにより、選択
メモリセルＭＴにおいて、ドレイン近傍の高電界による
アバランシェブレイクダウンにより熱電子が発生され、
この熱電子がフローティングゲートに注入される。非選
択ビット線ＢＬｂおよびＢＬｃならびに非選択ワード線
ＷＬｂ〜ＷＬｄは、接地電圧レベルに保持されて、ソー
ス線選択トランジスタＳＳＴｂ〜ＳＳＴｄはオフ状態に
なる。
【００１０】消去動作モード時、すなわちメモリセルＭ
Ｔのしきい値電圧Ｖｔｈを低くする場合には、ワード線
ＷＬａ〜ＷＬｄに０Ｖが印加され、主ソース線ＭＳＬに
約１２Ｖが印加され、かつビット線ＢＬａ〜ＢＬｃが、
すべてオープン状態（開放状態）に設定される。この主
ソース線ＭＳＬ上の１２Ｖの高電圧は、ダイオードＤａ
およびＤｂを介して副ソース線ＳＳＬａおよびＳＳＬｂ
上に伝達される。これにより、メモリセルＭＴそれぞれ
においてフローティングゲートとソースとの間に高電界
が印加され、ファウラー・ノルドハイム（ＦＮ）トンネ
リング現象により、フローティングゲートからソースへ
電子が引抜かれる。消去動作モード時においては、ワー
ド線ＷＬａ〜ＷＬｄがすべて接地電圧レベルに保持され
るため、ソース線選択トランジスタＳＳＴａ〜ＳＳＴｄ
がオフ状態を維持する。したがって、高電圧をメモリセ
ルＭＴのソースに印加するためにダイオード素子Ｄａお
よびＤｂが必要となる。
【００１１】
【発明が解決しようとする課題】図７８に示すようなフ
ラッシュメモリの場合、副ソース線を２本の隣接するワ
ード線でのみ共有する構成とすることにより、データ読
出時、ビット線それぞれにおいて、最大１ビットの過消
去状態のメモリセルのリーク電流が影響を及ぼすだけで
あり、過消去状態のメモリセルによるデータの誤った読
出を防止することが可能である。しかしながら、この図
７８に示す構成の場合、副ソース線ＳＳＬ（ＳＳＬａ，
ＳＳＬｂ）それぞれに対し、ダイオードＤ（Ｄａ，Ｄ
ｂ）を設ける必要がある。したがって、ワード線のピッ
チが、ダイオードＤａおよびＤｂの大きさにより決定さ
れ、このためワード線ピッチを小さくすることができ
ず、高集積化が困難になるという問題が生じる。
【００１２】また、このダイオードを除去することによ
り、ワード線ピッチを小さくすることが、たとえば特開
平６−２７５０８３号公報に示されている。
【００１３】図７９は、この先行技術において示される
メモリアレイ部の構成を概略的に示す図である。図７９
においては、図７８と対応する部分には同一参照番号を
付し、その詳細説明は省略する。この図７９に示すよう
に、副ソース線ＳＳＬａは、ソース線選択トランジスタ
ＳＳＴａおよびＳＳＴｂを介して主ソース線ＭＳＬに接
続され、副ソース線ＳＳＬｂは、ソース線選択トランジ
スタＳＳＴｃおよびＳＳＴｄを介して主ソース線ＭＳＬ
に接続される。
【００１４】この図７９に示す配置において、データ読
出時においては、図７８に示すメモリと同じ電圧印加が
行なわれる。一方、しきい値電圧を高くする書込モード
時においては、括弧内において示すような電圧が印加さ
れる。ここで図７９においては、ワード線ＷＬａとビッ
ト線ＢＬａのメモリセルへの書込時の電圧印加が示され
る。
【００１５】すなわち、ワード線ＷＬａは、１２Ｖに設
定され、非選択ワード線ＷＬｂ〜ＷＬｄは、接地電圧０
Ｖレベルに設定される。また、選択ビット線ＢＬａに
は、書込データに応じて０Ｖまたは６Ｖの電圧が伝達さ
れ、非選択ビット線ＢＬｂおよびＢＬｃは、オープン状
態（開放状態）に設定される。主ソース線ＭＳＬには、
６Ｖの電圧が印加される。したがってこの状態において
は、副ソース線ＳＳＬａ上には、ソース線選択トランジ
スタＳＳＴａを介して６Ｖが伝達される。選択ビット線
ＢＬａ上に伝達される電圧０Ｖおよび６Ｖは、書込デー
タの“０”および“１”に従って設定される。ビット線
ＢＬａが０Ｖに設定された場合、このビット線ＢＬａと
ワード線ＷＬａの交差部に対応して配置されるメモリセ
ルＭＴにおいては、副ソース線ＳＳＬａからビット線Ｂ
Ｌａにチャネル電流が流れ、この副ソース線ＳＳＬａに
接続する不純物領域（ソース領域）において、高電界が
発生し、この高電界によりアバランシェブレイクダウン
による熱電子（チャネルホットエレクトロン）が生成さ
れて、フローティングゲートに電子が注入される。
【００１６】一方、ビット線ＢＬａが６Ｖに設定された
場合には、メモリセルＭＴのソースおよびドレイン電圧
は同じであり、チャネル電流は流れず、フローティング
ゲートへの電子の注入は生じない。したがってこの状態
においては、消去状態を維持する。しかしながら、この
配置においては、ワード線ＷＬａ上の電圧が１２Ｖと高
電圧であるため、ビット線ＢＬｂおよびＢＬｃに接続さ
れるメモリセルトランジスタが導通し、ビット線ＢＬｂ
およびＢＬｃに、副ソース線ＳＳＬａからの電圧６Ｖが
伝達される。したがって、非選択ワード線ＷＬｂ〜ＷＬ
ｄに接続されるメモリセルのビット線に接続される不純
物領域（ドレイン領域）に対し６Ｖが伝達され、従来
「ドレインディスターブ」と呼ばれるストレスが印加さ
れ、この非選択メモリセルのビット線電圧により、ファ
ウラー・ノルドハイムトンネリング電流による電子の引
抜またはバンド間トンネリング電流による正孔のフロー
ティングゲートへの注入などにより、フローティングゲ
ートの電荷量が変化し、そのしきい値電圧が変化すると
いう問題が生じる。
【００１７】この場合、たとえば１行のメモリセルすべ
てに対し同時にデータの書込を行なうことが考えられ
る。しかしながら、データ書込時において、ドレインア
バランシェにより生成した熱電子の注入およびチャネル
ホットエレクトロンによるチャネル領域からの電子のフ
ローティングゲートへの注入時において流れる電流は大
きく（たとえば１セルあたり数１００μＡ〜数ｍＡ）、
１行のメモリセルすべてに対し同時に書込を行なうこと
は通常は、困難である。
【００１８】消去動作モード時においては、図８０に示
すように、ワード線ＷＬａ〜ＷＬｄは、すべて接地電圧
の０Ｖレベルに設定される。選択ビット線ＢＬａに約１
０Ｖの電圧が印加され、一方、非選択ビット線ＢＬｂお
よびＢＬｃは、オープン状態に設定される。この状態に
おいて、ソース線選択トランジスタＳＳＴａ〜ＳＳＴｄ
は、すべてオフ状態になり、副ソース線ＳＳＬａおよび
ＳＳＬｂは、オープン状態に設定される。この状態にお
いては、ビット線ＢＬａに接続されるメモリセルＭＴに
おいてフローティングゲートとドレインとの間に大きな
電圧が印加され、このフローティングゲートとドレイン
領域との間の高電界によるファウラー・ノルドハイム電
流により、フローティングゲートから電子が引抜かれ
る。したがって、この場合、ビット線ＢＬａに接続され
るメモリセルＭＴがすべて消去される。１つのワード線
を選択して複数ビットの同時書込みを行なう構成では、
データを保持すべきセルも消去されるため、この列単位
の消去は適用できない。
【００１９】この図７９および８０に示すように、単に
書込および消去時において、従来のフラッシュメモリの
ソース領域およびドレイン領域とその機能を逆にする構
成においても、その書込時において選択メモリセルと同
一列に接続されるメモリセルのみならず、非選択列のメ
モリセルに対しても、ドレインディスターブストレスが
印加されて安定に、データを保持することができなくな
るという問題が生じる。
【００２０】上述のような過消去の問題は、図８１に示
すようなＤＩＮＯＲ型フラッシュメモリにおいては、過
書込として生じる。
【００２１】図８１は、従来のＤＩＮＯＲ型フラッシュ
メモリの要部の構成を概略的に示す図である。図８１に
おいては、１つの主ビット線ＭＢＬに接続する２つの副
ビット線ＳＢＬａおよびＳＢＬｂを代表的に示す。メイ
ンビット線ＭＢＬには、さらに列方向に沿って複数の副
ビット線ＳＢＬが接続される。副ビット線ＳＢＬａおよ
びＳＢＬｂとワード線ＷＬａおよびＷＬｂの交差部に対
応して、メモリセルＭＴが配置される。このメモリセル
ＭＴは、フローティングゲート型電界効果トランジスタ
で構成される。副ビット線ＳＢＬａおよびＳＢＬｂは、
それぞれセクタ選択ゲートＳＧａおよびＳＧｂを介して
主ビット線ＭＢＬに接続される。このセクタ選択ゲート
ＳＧａおよびＳＧｂは、セクタ選択信号φＳＡおよびφ
ＳＢの活性化に応答して導通する。
【００２２】このＤＩＮＯＲ型フラッシュメモリにおい
ては、主ビット線ＭＢＬには、メモリセルは接続され
ず、副ビット線ＳＢＬａおよびＳＢＬｂにのみメモリセ
ルＭＴが接続される。したがってビット線のデータ読出
時における負荷容量が小さく、高速のデータの読出を行
なうことができる。
【００２３】書込動作時においては、選択ワード線に−
８Ｖ程度の電圧が印加され、選択副ビット線には６Ｖ程
度の電圧が印加され、非選択ワード線には接地電圧０Ｖ
が印加され、非選択副ビット線はフローティング状態に
保持される。このとき、選択副ビット線に書込データに
応じて０Ｖまたは６Ｖの電圧が印加される。６Ｖの電圧
が印加されたサブビット線に接続するメモリセルにおい
て、ファウラー・ノルドハイムトンネリング電流によ
り、フローティングゲートから電子が引抜かれ、メモリ
セルのしきい値電圧が低くなる。
【００２４】消去モード時においては、選択ワード線に
１０Ｖ程度の電圧が印加され、メモリセルＭＴのバック
ゲートおよび副ソース線ＳＳＬに−８Ｖ程度の電圧が印
加される。メモリセルトランジスタのチャネル全面から
のファウラー・ノルドハイムトンネリング電流を用いて
フローティングゲートへの電子の注入を行ない、メモリ
セルのしきい値電圧Ｖｔｈを高くする。
【００２５】このようなＤＩＮＯＲ型フラッシュメモリ
においては、副ビット線に接続されるメモリセルの数
は、ＮＯＲ型フラッシュメモリの数に比べて少ないもの
の、副ビット線においては数多くのメモリセルが存在し
ており、過書込状態のメモリセルが存在するときにおい
ては、リーク電流により、正確なデータの読出を行なう
ことができなくなるという問題が生じる。
【００２６】それゆえ、この発明の目的は、アレイ面積
を増大させることなく正確にデータを読出すことのでき
る不揮発性半導体記憶装置およびその製造方法を提供す
ることである。
【００２７】この発明の他の目的は、メモリセルのしき
い値電圧が低い場合においても安定にかつ正確にデータ
の読出を行なうことのできる不揮発性半導体記憶装置お
よびその製造方法を提供することである。
【００２８】
【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、行および列に配列され、各々がフロ
ーティング型トランジスタからなる複数のメモリセル
と、各行に対応して配置され、各々に対応の行のメモリ
セルの制御電極ノードが接続する複数のワード線と、列
に対応して配置され、各々に対応の列のメモリセルの第
１導通ノードが接続する複数のビット線と、各行におい
て設けられ、対応の行のワード線上の信号電圧に応答し
て選択的に導通し、導通時対応の行のメモリセルの第２
導通ノードへ基準電圧を伝達する複数の選択トランジス
タと、メモリセルのフローティングゲートへの電子の注
入動作モード時、選択メモリセルの第１および第２導通
ノード間のチャネル領域の熱電子が該選択メモリセルの
フローティングゲートへ注入されかつフローティングゲ
ートから電子を引抜く動作モード時選択メモリセルのフ
ローティングゲートとチャネル領域との間にファウラー
・ノルドハイムトンネリング電流が流れるように選択メ
モリセルの接続するワード線およびビット線の電圧を設
定する手段を備える。
【００２９】請求項２に係る不揮発性半導体記憶装置
は、行および列に配列され、各々がフローティングゲー
ト型トランジスタで構成される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルの
制御電極ノードが接続する複数のワード線と、列に対応
して配置され、各々に対応の列のメモリセルの第１導通
ノードが接続する複数のビット線と、各行において設け
られ、対応の行に配置されたワード線上の信号電圧に応
答して選択的に導通し、導通時対応の行のメモリセルの
第２導通ノードへ基準電圧を伝達する複数の選択トラン
ジスタと、メモリセルのフローティングゲートへの電子
の注入を行なう動作モード時、選択メモリセルの第１お
よび第２導通ノード間のチャネル領域と対応のフローテ
ィングゲートとの間でファウラー・ノルドハイム電流が
流れかつフローティングゲートからの電子の引抜き時、
フローティングゲートと第１導通ノードとの間にファウ
ラー・ノルドハイムトンネリング電流が流れるように選
択メモリセルに接続するワード線およびビット線の電圧
を設定する手段を備える。
【００３０】請求項３に係る不揮発性半導体記憶装置
は、請求項１または２の基準電圧が、動作モードにかか
わらず一定の電圧レベルに保持される。
【００３１】請求項４に係る不揮発性半導体記憶装置
は、請求項１または２のソース線選択トランジスタが、
フローティングゲート型電界効果トランジスタで構成さ
れる。
【００３２】請求項５に係る不揮発性半導体記憶装置
は、請求項４のソース線選択トランジスタが、メモリセ
ルと同じ書込および消去特性を有する。
【００３３】請求項６に係る不揮発性半導体記憶装置
は、フローティングゲートへの電子の注入を行なう動作
モード時、選択メモリセルと同じ行に配置された選択ト
ランジスタは、対応の行のメモリセルがすべてフローテ
ィングゲートへ電子が注入されるときそのフローティン
グゲートへ電子が注入されるように基準電圧のレベルを
設定する手段をさらに含む。
【００３４】請求項７に係る不揮発性半導体記憶装置
は、請求項４の装置が、さらに、フローティングゲート
からの電子を引抜く動作モード時、選択メモリセルと同
じ行に配置されたソース線選択トランジスタのフローテ
ィングゲートから電子を引抜くように基準電圧のレベル
を設定する手段を備える。
【００３５】請求項８に係る不揮発性半導体記憶装置
は、請求項１または２の装置において、各ビット線が、
各々に複数のメモリセルの第１導通ノートが接続する複
数の副ビット線と、複数の副ビット線に共通に設けられ
る主ビット線とを有する。
【００３６】この請求項８の不揮発性半導体記憶装置
は、さらに、主ビット線と複数の副ビット線の選択され
た副ビット線とを接続し、主ビット線電圧と所定電圧と
を比較する手段を備える。
【００３７】請求項９に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、複数のビット
線に含まれる測定対象の被判定ビット線と実質的に同じ
容量値を有する容量手段と、この容量手段を所定電圧レ
ベルに充電する手段と、容量手段と被判定ビット線と接
続しかつ被判定ビット線の電圧を基準値と比較する手段
を備える。
【００３８】請求項１０に係る不揮発性半導体記憶装置
は、請求項９の容量手段が、複数のビット線に含まれる
特定のビット線である。
【００３９】請求項１１に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、複数のビット
線の２本のビット線をそれぞれ所定電圧レベルに充電さ
れた容量手段に結合する手段と、この容量手段との結合
後、２本のビット線の電圧が同じレベルであるか否かを
判別する手段をさらに備える。
【００４０】請求項１２に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、各々が所定数
の行のメモリセルに共通に設けられ、各々が対応の所定
数の行の上に設けられたソース線選択トランジスタから
の基準電圧を対応の所定数の行のメモリセルの第２導通
ノードへ伝達する複数の基準電圧伝達線と、データ読出
モード時、選択ワード線を含む所定数の行の組において
非選択ワード線の電圧を絶対値において選択ビット線上
に伝達される電圧よりも小さくかつ選択ワード線上の電
圧と極性の異なる電圧レベルに設定する手段を備える。
【００４１】請求項１３に係る不揮発性半導体記憶装置
は、請求項１または２の不揮発性半導体記憶装置が、さ
らに、複数のワード線各々に対応してかつ互いに別々に
設けられ、各々が対応の行の選択トランジスタからの基
準電圧を対応の行のメモリセルの第２導通ノードへ伝達
する複数の基準電圧伝達線を備える。
【００４２】請求項１４に係る不揮発性半導体記憶装置
は、請求項１または２の装置において各列のメモリセル
が複数のグループに分割され、ビット線は、各列におい
て複数のグループに対応して配置されかつ各々に対応の
グループのメモリセルが接続する複数のビット線を備え
る。複数のグループは隣接行のメモリセルが異なるグル
ープに属するようにグループ化される。
【００４３】請求項１５に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、隣接する２行
の組各々に対応して配置され、各々が対応の行のソース
線選択トランジスタからの基準電圧を対応の隣接する２
行のメモリセルへ伝達する複数の基準電圧伝達線を備え
る。複数のビット線は、各列に２本ずつ配置されかつ同
一列の基準電圧伝達線を共有する行のメモリセルは異な
るビット線に接続される。
【００４４】請求項１６に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、各行に対応し
て配置され、各々が対応の行のソース線選択トランジス
タからの基準電圧を対応の行のメモリセルの第２導通ノ
ードへ伝達する配線層をさらに備える。この配線層は、
メモリセルが形成される基板よりも上層に形成される。
【００４５】請求項１７に係る不揮発性半導体記憶装置
は、請求項１６の配線層が、シート抵抗が２０Ω／□以
下である。
【００４６】請求項１８に係る不揮発性半導体記憶装置
は、請求項１４の装置が、さらに、同一列において複数
のグループ各々に対応して配置されるビット線が、異な
る配線層に形成される導電配線で形成される。
【００４７】請求項１９に係る不揮発性半導体記憶装置
は、請求項１５の２本のビット線は、互いに異なる配線
層に形成される。
【００４８】請求項２０に係る不揮発性半導体記憶装置
は、請求項１４の不揮発性半導体記憶装置が、複数のグ
ループ各々に対応して配置されるビット線の各々が、互
いに異なる配線層に形成される導電性配線を含み、かつ
行方向に隣接するビット線部分は互いに異なる配線層に
形成される配線部分を備える。
【００４９】請求項２１に係る不揮発性半導体記憶装置
は、請求項１４または１５の不揮発性半導体記憶装置に
おいて、メモリセルが形成される活性領域が、ビット線
延在方向に沿って２列に整列するようにずらせて配置さ
れる。
【００５０】請求項２２に係る不揮発性半導体記憶装置
は、請求項２１の装置において、ビット線延在方向に隣
接する２つのメモリセルがビット線への接続をとるため
のコンタクト孔を共有し、メモリセルが形成される活性
領域は、ビット線延在方向に沿って２個のメモリセルご
とにワード線延在方向に１セル分ずらせて配置される。
【００５１】請求項２３に係る不揮発性半導体記憶装置
は、請求項１または２の装置が、さらに、ソース線選択
トランジスタに基準電圧を伝達するための主基準電圧線
と、データ読出動作モード時、この主基準電圧線の電流
を検知してデータ読出を行なうセンス手段を備える。請
求項２４に係る不揮発性半導体記憶装置の製造方法は、
行および列に配列されかつ各々が制御電極とフローティ
ングゲート型電界効果型トランジスタからなる複数の不
揮発性メモリセルと、各行に対応して配置され、各々に
対応の行のメモリセルが接続する複数のワード線と、各
行に配置され、対応の行のワード線の電圧に従って導通
し、導通時対応の行のメモリセルへ基準電圧を伝達する
複数のソース線選択トランジスタとを含む不揮発性半導
体記憶装置の製造方法である。メモリセルは、コントロ
ールゲートとフローティングゲートとの間に第１のエッ
チャントに対しエッチングレートの低い絶縁膜を含む。
【００５２】この請求項２４に係る製造方法は、ソース
線選択トランジスタ形成領域とメモリセル形成領域との
境界領域において第１のエッチャントを用いて湿式エッ
チングを行なって絶縁膜を除去する工程と、この第１の
工程の後、ワード線を形成する第２の工程と、第２の工
程の後、ソース線選択トランジスタを形成するための領
域をマスクし、第１の工程でエッチングが行なわれた領
域を含む領域に対し絶縁膜をエッチング除去する第３の
工程とを含む。
【００５３】請求項２５に係る不揮発性半導体記憶装置
の製造方法は、行および列に配列され、各々がフローテ
ィングゲート型電界効果型トランジスタからなる複数の
不揮発性メモリセルと、各行に対応して配置され、各々
に対応の行のメモリセルが接続する複数のワード線と、
各行に対応して配置され、各々が対応の行のワード線の
信号電圧に応答して導通し、導通時基準電圧を伝達する
複数の選択トランジスタと、ワード線各々に対応して設
けられ、各々が対応のソース線選択トランジスタからの
基準電圧を対応のワード線に接続するメモリセルへ伝達
する複数の基準電圧伝達線とを含む不揮発性半導体記憶
装置の製造方法である。メモリセルの各々は、第１の導
通ノードと、対応の基準電圧伝達線に接続する第２の導
通ノードとを有する。この製造方法は、列方向において
隣接するメモリセルの第１導通ノードをマスクしかつ第
２導通ノード形成領域において、第１導電型のドーパン
トを注入して第２導通ノードおよび基準電圧伝達線を形
成する第１のステップと、この第１ステップの後、選択
的に第２導通ノード形成領域内に第２導電型ドーパント
を注入して第１ドーパントを相殺して分離領域を形成す
る第２の工程とを含む。
【００５４】請求項２６に係る不揮発性半導体記憶装置
の製造方法は、行および列に配列されかつ各々がフロー
ティングゲート型電界効果型トランジスタからなる複数
の不揮発性メモリセルと、各行に対応して配置され、各
々に対応の行のメモリセルが接続する複数のワード線
と、各行に対応して配置され、各々が対応の行のワード
線の信号電圧に応答して導通し、導通時基準電圧を伝達
する複数のソース線選択トランジスタと、ワード線各々
に対応して設けられ、各々が対応のソース線選択トラン
ジスタからの基準電圧を対応のワード線に接続するメモ
リセルへ伝達する複数の基準電圧伝達線とを含む不揮発
性半導体記憶装置の製造方法である。メモリセルは、第
１導通ノードと、対応の基準電圧伝達線に接続する第２
の導通ノードとを有する。
【００５５】請求項２６に係る不揮発性半導体記憶装置
の製造方法は、列方向において隣接するメモリセルの第
２導通ノードの間の分離領域をマスクして、選択的に第
２導通ノード形成のための高濃度のイオン注入を行な
い、前記メモリセルの第２導通ノードおよび基準電圧伝
達線となる不純物領域を形成するステップを備える。
【００５６】請求項２７に係る不揮発性半導体記憶装置
の製造方法は、行および列に配列されかつ各々がフロー
ティングゲート型電界効果トランジスタからなる複数の
不揮発性メモリセルと、各行に対応して配置され、各々
に対応の行のメモリセルが接続する複数のワード線と、
各行に配置され、各々が対応の行のワード線の信号電圧
に応答して導通し、導通時基準電圧を伝達する複数のソ
ース線選択トランジスタと、ワード線それぞれに対応し
て設けられ、各々が対応のソース線選択トランジスタか
らの基準電圧を対応のワード線に接続するメモリセルへ
伝達する複数の基準電圧伝達線を含む不揮発性半導体記
憶装置の製造方法である。メモリセルは、第１導通ノー
ドと、対応の基準電圧伝達線に接続する第２導通ノード
とを有する。
【００５７】この請求項２７に係る不揮発性半導体記憶
装置の製造方法は、列方向において隣接するメモリセル
の第２導通ノード形成領域およびその間の領域域にわた
って分離絶縁膜を形成しかつ所定形状にパターニングし
て第２導通ノード形成領域を露出させるステップと、こ
の分離絶縁膜をマスクとしてイオン注入を行なって第２
導通ノードおよびそれに接続する基準電圧伝達線となる
領域を形成する工程とを備える。分離絶縁膜は、熱酸化
膜である。
【００５８】請求項２８に係る不揮発性半導体記憶装置
の製造方法は、請求項２７の熱酸化膜を選択的に形成す
るステップが、列方向において隣接するメモリセルの第
２導通ノード領域およびそれらの間の領域全面にわたっ
て第１の熱酸化膜を形成するステップと、第２導通ノー
ド領域および基準電圧分離領域を除いて第１の熱酸化膜
をエッチング除去して第２導通ノード形成領域および基
準電圧伝達線形成領域を露出させるステップとを含む。
【００５９】フローティングゲートから電子を引抜く動
作モード時、選択メモリセルのフローティングゲートと
チャネル領域の間でファウラー・ノルドハイム電流によ
り電子を引抜き、かつフローティングゲートへの電子の
注入時、第１および第２導通ノード間のチャネル領域の
熱電子をフローティングゲートへ注入するように構成し
ているため、非選択ビット線上に高電圧が印加されるこ
とがなく、この非選択ビット線上のメモリセルのドレイ
ンディスターブストレスが不必要に印加されるのを防止
することができる。
【００６０】また、フローティングゲートへの電子の注
入をチャネル領域とフローティングゲートとの間のファ
ウラー・ノルドハイム電流で行ないかつフローティング
ゲートから電子の引抜きモード時、フローティングゲー
トと第２導通ノードとの間にファウラー・ノルドハイム
トンネル電流が流れるようにしているため、非選択ビッ
ト線を介してメモリセルに不必要に高電圧が印加される
ことはなく、ドレインディスターブストレスを緩和する
ことができ、安定にデータの保持を行なうことができ
る。
【００６１】また、単に、基準電圧伝達線は、ソース線
選択トランジスタにより基準電圧が伝達されるだけであ
り、ダイオードのような高電圧を印加するための素子を
設ける必要がなく、アレイ占有面積を低減することがで
き、ワード線ピッチを低減することができる。
【００６２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発半導体記憶装置のアレイ
部の構成を概略的に示す図である。図１において、Ｎチ
ャネルフローティングゲート型電界効果トランジスタで
構成されるメモリセルＭＴが行および列に配列される。
図１においては、８行６列に配列されたメモリセルＭＴ
を示す。この図１に示す構成が、行および列方向に沿っ
て繰返し設けられる。
【００６３】メモリセルの各列に対応してビット線１ａ
〜１ｆが配置される。これらのビット線１ａ〜１ｆの各
々には、対応の列のメモリセルＭＴの第１の導通ノード
としてのドレインノードが共通に接続される。メモリセ
ルＭＴの各行に対応してワード線２ａ〜２ｈが配設され
る。ワード線２ａ〜２ｈの各々には、対応の行のメモリ
セルＭＴの制御電極が接続される。
【００６４】列方向において隣接する２行のワード線に
共通に基準電圧伝達線としての副ソース線５ａ〜５ｄが
設けられる。これらの副ソース線５ａ〜５ｄの各々に
は、対応の行のメモリセルの第２の導通ノード（ソー
ス）が共通に接続される。副ソース線５ａが、ワード線
２ａおよび２ｂに共通に設けられ、副ソース線５ｂが、
ワード線２ｃおよび２ｄに共通に設けられ、副ソース線
５ｃが、ワード線２ｅおよび２ｆに共通に設けられ、副
ソース線５ｄが、ワード線２ｇおよび２ｈに共通に設け
られる。
【００６５】メモリセルＭＴの各行においてさらに、対
応の行のワード線２ａ〜２ｈ上の信号電圧に応答して導
通し、主ソース線３を対応の副ソース線５ａ〜５ｄにそ
れぞれ接続するソース線選択トランジスタ４ａ〜４ｈが
設けられる。主ソース線３上には、動作モードに関わら
ず、常時接地電圧（０Ｖ）が伝達される。次に、この図
１に示す不揮発性半導体記憶装置の書込、消去および読
出動作について説明する。
【００６６】（ｉ） 書込動作モード この図１に示す不揮発性半導体記憶装置は、ビット線１
ａ〜１ｆにメモリセルＭＴのドレインが接続されてお
り、ＮＯＲ型フラッシュメモリである。この場合、書込
動作モードは、メモリセルＭＴのしきい値電圧Ｖｔｈを
高くする動作モードであり、メモリセルＭＴのフローテ
ィングゲートへの電子の注入が行なわれる。今、ビット
線１ａとワード線２ａの交差部に対応して配置されるメ
モリセルＭＴに対する書込を行なう場合を考える。この
場合においては、図１に示すように、選択ワード線２ａ
にたとえば１０Ｖの電圧が印加され、選択ビット線１ａ
に５Ｖの電圧が印加される。非選択ワード線２ｂ〜２ｈ
および非選択ビット線１ｂ〜１ｆは、接地電圧レベルに
保持される。この状態においては、ワード線２ａに接続
するソース線選択トランジスタ４ａがオン状態となり、
主ソース線３上の接地電圧（０Ｖ）を対応の副ソース線
５ａ上に伝達する。
【００６７】この状態においては、図２（Ａ）に示すよ
うに、選択メモリセルにおいてはチャネルが形成されて
チャネル電流が流れ、このチャネル電流において加速さ
れた電子が熱電子となり、フローティングゲートへ注入
される。すなわち、選択メモリセルへの書込動作時にお
いては、チャネルホットエレクトロンを用いた書込が行
なわれる。非選択メモリセルにおいては、図２（Ｂ）に
示すように、対応のソース線選択トランジスタが、オフ
状態であり、副ソース線が、オープン状態であり、チャ
ネル電流は流れず、またドレイン高電界もドレインノー
ドの電圧が０Ｖであり生成されず、フローティングゲー
トへの電子の注入は行なわれない。
【００６８】選択ワード線２ａに接続される非選択メモ
リセルにおいては、図２（Ｃ）に示すように、ソースお
よびドレインが接地電圧（０Ｖ）であり、制御電極ノー
ドに１０Ｖの高電圧を受けるだけであり、チャネル電流
は流れず、フローティングゲートへの電子の注入は行な
われない。非選択ビット線に接続されるメモリセルにお
いては、対応のワード線上の電圧が１０Ｖまたは０Ｖで
あっても、ビット線が０Ｖの電圧レベルに保持されるた
め、ドレインディスターブストレスが印加されるのは、
この選択ビット線１ａに接続されるメモリセルだけであ
り、図８０に示す構成の不揮発性半導体記憶装置に比
べ、ドレインディスターブストレスが印加される回数を
低減することができ、ドレインディスターブストレスを
大幅に緩和することができる。
【００６９】（ｉｉ） 消去動作モード時 図３は、消去動作モード時における電圧印加態様を示す
図である。この消去モード時においては、選択メモリセ
ルのフローティングゲートから電子が引抜かれる。選択
メモリセルに対しては、図３（Ａ）に示すように、制御
電極ノードが負の−１７Ｖの電圧レベルに設定され、対
応のビット線が０Ｖに設定される。非選択ワード線にお
いては、接地電圧（０Ｖ）が伝達され、また非選択ビッ
ト線に対しても０Ｖが伝達される。この状態において、
たとえば図１に示すビット線１ａとワード線２ａの交差
部に対応して配置されるメモリセルＭＴが選択されて消
去が行なわれる場合を考える。この状態においては、図
３（Ｂ）に示すように、対応のソース線選択トランジス
タは、ゲートに−１７Ｖの電圧を受けており、この電圧
は主ソース線３上の電圧（０Ｖ）よりも低い電圧であ
り、オフ状態を維持し、副ソース線５ａは、オープン状
態となる。残りの非選択ワード線に接続されるメモリセ
ルも、図３（Ｃ）に示すらうに、その制御電極ノードに
０Ｖの電圧を受け、またビット線には０Ｖの電圧が伝達
される。非選択ワード線対応のソース線選択トランジス
タは、図３（Ｄ）に示すように、オフ状態であり、対応
の副ソース線は、オープン状態を維持する。この状態に
おいては、基板表面上のチャネル領域とフローティング
ゲートとの間に大きな電界が印加され、図３（Ｅ）に示
すように、チャネル領域全面とフローティングゲートと
の間でファウラ・ノルドハイムトンネリング電流が流
れ、このフローティングゲートに蓄積された電子が、基
板領域に引抜かれる。他の非選択メモリセルにおいて
は、その制御電極ノードが０Ｖであり、電子の引抜きは
行なわれない。したがって、選択ワード線に接続される
メモリセルに対し、一括して、消去が行なわれる。ビッ
ト線はすべて０Ｖの電圧レベルであり、また選択された
１行のメモリセルの制御電極へは、負の−１７Ｖの電圧
レベルが伝達され、かつ対応の副ソース線は、オープン
状態のためである。
【００７０】（ｉｉｉ） データ読出モード時 図４（Ａ）−（Ｄ）は、データ読出時のメモリセルへの
印加電圧を示す図である。図４（Ａ）に示すように、選
択メモリセルが接続するワード線上には３．３Ｖの電圧
が印加され、選択メモリセルが接続するビット線上には
１Ｖの電圧が印加される。選択メモリセルは、ビット線
に接続される不純物領域（普通ノード）がドレインノー
ドであり、副ソース線に接続する導通ノードがソースで
ある。したがって、この図４（Ａ）に示す選択メモリセ
ルは、そのしきい値電圧に従ってオンまたはオフ状態と
なる。選択ワード線上の電圧３．３Ｖは、書込状態にお
けるしきい値電圧Ｖｔｈと消去状態におけるしきい値電
圧Ｖｔｈの間の電圧レベルである。選択ソース線選択ト
ランジスタは、この選択ワード線上の電圧３．３Ｖを受
けて導通し、主ソース線３上の電圧を対応の副ソース線
上に伝達する（図４（Ｂ）参照）。
【００７１】一方、非選択セルにおいては、図４（Ｃ）
に示すように、ワード線上の電圧およびビット線上の電
圧はともに０Ｖである。またこの場合、対応のソース線
選択トランジスタも、図４（Ｄ）に示すように、０Ｖの
ワード線電圧を、そのゲートに受けて、オフ状態にあ
る。したがって、非選択セルは、副ソース線がオープン
状態となり、電流経路は遮断される（単に、この副ソー
ス線部分が充放電されるだけである）。
【００７２】したがって、選択セルがビット線に電流の
流れを生じさせるか否かを判定する場合、同様に、ビッ
ト線にリーク電流を流すのは、この選択メモリセルと同
じ副ソース線に接続されるメモリセルだけであり、各列
において、せいぜい１ビットのメモリセルであり、リー
ク電流を大幅に低減することができる。したがって、選
択列と同一列に配置され、かつ副ソース線を共有する非
選択メモリセルが過消去状態にあり、リーク電流を流し
ても、１つのメモリセルのリーク電流は小さく、ほぼ無
視することができ、正確かつ安定にメモリセルデータの
読出を行なうことができる。
【００７３】ワード線毎にソース線選択トランジスタを
設け、対応のワード線が選択時にのみ対応の副ソース線
に主ソース線の電圧０Ｖを伝達する構成とすることによ
り、書込モード時においても、単に同一列上のメモリセ
ルのドレインに書込のための高電圧（５Ｖ）が印加され
るだけである。残りの非選択ビット線に接続するメモリ
セルが、たとえ選択ワード線上の電圧（１０Ｖ）に従っ
てオン状態となっても、非選択ビット線の電圧は、副ソ
ース線の電圧と同じ０Ｖであり、非選択ビット線が、高
電圧レベルとなるのは防止することができ、ドレインデ
ィスターブストレスを大幅に緩和することができ、安定
に、データの破壊を伴うことなく書込動作を行なうこと
ができる。
【００７４】読出モード時においては、選択列において
最大１ビットのメモリセルのリーク電流が選択メモリセ
ルの電流に影響を及ぼすだけであり、この１ビットの非
選択メモリセルがオーバーローＶｔｈ状態（過消去状
態）であっても、正確にデータの読出を行なうことがで
きる。
【００７５】図５は、この発明の実施の形態１に従う不
揮発性半導体記憶装置の全体の構成を概略的に示す図で
ある。図５において、この不揮発性半導体記憶装置は、
メモリセルＭＴが行列状に配列されるメモリセルアレイ
１０を含む。図５においては、メモリセルアレイ１０に
おいて、１本のワード線２と１本のビット線１と対応の
副ソース線５と、このワード線２に結合されるソース線
選択トランジスタ４と、接地電圧を基準電圧として伝達
する主ソース線３を代表的に示す。
【００７６】この不揮発性半導体記憶装置は、さらに、
図示しないアドレス信号をデコードして、メモリセルア
レイ１０のアドレス指定された行に対応して配置される
ワード線を選択状態へ駆動するためのロウデコーダ１１
と、図示しないアドレス信号をデコードして、メモリセ
ルアレイ１０のアドレス指定された列を選択する列選択
信号を発生するコラムデコーダ１２と、コラムデコーダ
１２からの列選択信号に従ってメモリセルアレイ１０の
アドレス指定された列を選択する列選択回路１３を含
む。図５においては、列選択回路１３において、ビット
線１に接続する列選択ゲートＹＧを代表的に示す。
【００７７】この不揮発性半導体記憶装置は、さらに、
データ読出時、列選択回路１３により選択されたビット
線に電流が流れるか否かを検出して、データの読出を行
なうセンスアンプ１４と、データ書込動作時、書込デー
タに応じた電圧（０Ｖまたは５Ｖ）を生成する書込回路
１５と、動作モードに応じた電圧を生成してロウデコー
ダ１１へ与えるワード線電圧発生回路１６と、動作モー
ドに応じて列選択信号の電圧レベルを決定する電圧を発
生してコラムデコーダ１２へ与えるコラム電圧発生回路
１７と、主ソース線３へ接地電圧を伝達する接地回路１
８を含む。ワード線電圧発生回路１６は、書込モード時
においては、たとえば約１０Ｖの高電圧Ｖｐを生成し、
消去動作モード時には、たとえば約−１７Ｖの負電圧Ｖ
ｎを生成し、読出動作モード時には、たとえば３．３Ｖ
の電圧Ｖｃｃを生成してロウデコーダ１１へ与える。コ
ラム電圧発生回路１７は、書込モード時、書込データよ
り高い電圧を生成してコラムデコーダ１２へ与える。消
去および読出動作モード時においては、メモリセルアレ
イ１０のビット線ＢＬは、接地電圧または読出電圧１Ｖ
の電圧レベルに設定されるため、このコラムデコーダ１
２からの出力電圧は、電圧Ｖｃｃレベルに設定される。
ここで、書込モード時、コラムデコーダ１２からの列選
択信号の電圧レベルが高くされるのは、列選択回路１３
に含まれる列選択ゲートＹＧのしきい値電圧損失を防止
するためである。接地回路１８は、常時主ソース線３に
接地電圧を供給する。
【００７８】ワード線電圧発生回路１６およびコラム電
圧発生回路１７から、動作モードに応じた電圧を生成す
ることにより、選択メモリセルに対し、書込または消去
に必要な電圧が伝達される。
【００７９】図６は、図５に示すロウデコーダ１１の１
つのワード線に対する部分の構成を示す図である。ロウ
デコーダ１１は、図示しないアドレス信号をデコードす
るＮＡＮＤ回路１１ａと、ＮＡＮＤ回路１１ａの出力信
号と消去モード指示信号Ｅｒを受けるＥＸＯＲ回路１１
ｂと、ＥＸＯＲ回路１１ｂの出力信号を受けるレベル変
換機能を有するインバータ回路１１ｃを含む。ＥＸＯＲ
回路１１ｂは、電源電圧Ｖｃｃおよび接地電圧ＧＮＤを
両動作電源電圧として動作する。インバータ回路１１ｃ
は、一方の電源ノードに、電源電圧Ｖｃｃまたは高電圧
Ｖｐが与えられ、他方電源ノードに、接地電圧ＧＮＤま
たは負電圧Ｖｎが与えられる。このインバータ回路１１
ｃは、レベル変換機能を備えており、動作モードに応じ
て、ＥＸＯＲ回路１１ｂの出力信号の電圧レベルを変換
する。
【００８０】消去モード指示信号Ｅｒが非活性状態のＬ
レベルのときには、ＥＸＯＲ回路１１ｂは、バッファと
して動作し、ＮＡＮＤ回路１１ａからのデコード信号が
インバータ回路１１ｃへ伝達される。ＮＡＮＤ回路１１
ａの出力信号は、選択状態のときにＬレベルであり、し
たがって、書込および読出モード時選択ワード線ＷＬ
に、電圧ＶｃｃまたはＶｐが伝達される。消去モード時
においては、消去モード指示信号ＥｒがＨレベルとな
り、ＥＸＯＲ回路１１ｂがインバータとして動作し、選
択ワード線ＷＬ上には、インバータ回路１１ｃから負電
圧Ｖｎが伝達される。これにより、各動作モードに応じ
た電圧を、選択ワード線上に伝達することができる。
【００８１】以上のように、この発明の実施の形態１に
従えば、ＮＯＲ型フラッシュメモリにおいて、各行にお
いてソース線選択トランジスタを設け、主ソース線と副
ソース線とを選択的に接続するとともに、書込時にはチ
ャネルホットエレクトロン（ＣＨＥ）を用いてフローテ
ィングゲートへ電子を注入し、かつ消去モード時にはフ
ァウラー・ノルドハイムトンネリング電流を用いてチャ
ネル領域全面にわたってフローティングゲートから電子
を引抜くように構成しているため、非選択ビット線に接
続されるメモリセルに高電圧が印加されることなく、ド
レインディスターブストレスを大幅に緩和することがで
きる。また主ソース線の電圧レベルも常時一定であり、
ソース線電圧発生部の構成を簡略化できる。
【００８２】また、通常のデータ読出時において、各列
において最大１ビットのメモリセルのリーク電流が選択
メモリセルデータに対し影響を及ぼすだけであり、その
リーク電流値は小さく、正確にデータの読出を行なうこ
とができる。
【００８３】なお、上述の説明においては、ＮＯＲ型フ
ラッシュメモリが用いられているが、書込はチャネルホ
ットエレクトロン（ＣＨＥ）を用いて行ない、消去動作
を、チャネル全面にわたるファウラー・ノルドハイム電
流を用いる構成であれば、同様の効果を得ることができ
る。
【００８４】また、消去動作モード時においては、選択
ワード線を接地電圧（０Ｖ）に設定し、選択ビット線を
８Ｖに設定することにより、メモリセルトランジスタの
ドレイン端部を用いたファウラー・ノルドハイムトンネ
リング電流により消去を行なうことも可能である。この
場合、選択ワード線の電圧が接地電圧（０Ｖ）のレベル
にあれば、対応のソース線選択トランジスタは、オフ状
態であり、副ソース線がオープン状態となる。この場
合、選択ワード線ＷＬを負電圧として、選択ビット線に
印加される電圧レベルを低下させることも可能である。
選択ワード線を接地電圧レベルに設定する場合、チップ
全体の一括消去が行なわれる（ビット線すべてを８Ｖ程
度に設定するため）。これは、非選択ビット線に接続す
るメモリセルに高電圧が不必要に印加され、ドレインデ
ィスターブストレスが増加するのを防止するためであ
る。消去単位をチップ全体よりも小さくするためには、
ＤＩＮＯＲ型と同様に、ビット線を分割するトランジス
タを設ける必要がある。消去単位の数は、このビット線
の分割数により決定される。
【００８５】［実施の形態２］図７は、この発明の実施
の形態２に従う不揮発性半導体記憶装置の要部の構成を
示す図である。図７においては、８行８列に配列された
メモリセルＭＴのアレイの部分の構成を示す。この図７
に示す構成においては、ビット線は、メモリセル列に対
応して配置される主ビット線２１と、メモリセルＭＴが
接続する副ビット線２２に分割される。図７において、
各々が２列に配列されるメモリセルに対して設けられる
主ビット線２１ａ，２１ｂ，２１ｃおよび２１ｄを示
す。主ビット線２１ａに対しては、副ビット線２２ａａ
〜２２ａｄが設けられ、主ビット線２１ｂに対しては、
副ビット線２２ｂａ〜２２ｂｄが設けられる。また、主
ビット線２１ｃには副ビット線２２ｃａ〜２２ｃｄが設
けられ、主ビット線２１ｄに対しては副ビット線２２ｄ
ａ〜２２ｄｄが設けられる。これらの副ビット線２２ａ
ａ〜２２ａｄは、それぞれセクション選択信号φａ〜φ
ｄに応答して導通するセクション選択トランジスタ２３
ａａ〜２３ａｄを介して主ビット線２１ａに接続され
る。副ビット線２２ｂａ〜２２ｂｄは、セクション選択
信号φａ〜φｄに応答して導通するセクション選択トラ
ンジスタ２３ｂａ〜２３ｂｄを介して主ビット線２１ｂ
に接続される。副ビット線２２ｃａ〜２２ｃｄは、それ
ぞれ、セクション選択信号φａ〜φｄに応答して導通す
るセクション選択トランジスタ２３ｃａ〜２３ｃｄを介
して主ビット線２１ｃに接続される。副ビット線２２ｄ
ａ〜２２ｄｄは、それぞれ、セクション選択信号φａ〜
φｄに応答して導通するセクション選択トランジスタ２
３ｄａ〜２３ｄｄを介して主ビット線２１ｄに接続され
る。
【００８６】図７においては、２列のメモリセルに対し
て１つの主ビット線を設け、セクション選択トランジス
タ２３（２３ａａ〜２３ｄｄ）を介して対応の主ビット
線に副ビット線を接続することにより、主ビット線ピッ
チを大きくする。
【００８７】メモリセルＭＴの各行に対応してワード線
２ａ〜２ｈが配設され、隣接するワード線の対それぞれ
に対応して副ソース線５ａ〜５ｄが設けられる。ワード
線２ａ〜２ｈそれぞれに対して、ソース線選択トランジ
スタ４ａ〜４ｈが配設される。これらのソース線選択ト
ランジスタ４ａ〜４ｈは、導通時主ソース線３を対応の
副ソース線５（５ａ〜５ｄ）に接続する。
【００８８】この図７に示すメモリセルの配置は、ＤＩ
ＮＯＲ型配置と呼ばれる。次に動作について説明する。
【００８９】（ｉ） 書込動作モード：ＤＩＮＯＲ型フ
ラッシュメモリにおいては、書込動作モード時において
は、フローティングゲートから電子が引抜かれ、そのし
きい値電圧Ｖｔｈが低くされる。この書込動作モード時
においては、図８（Ａ）に示すように、選択メモリセル
が接続するワード線に負電圧−８Ｖが印加され、サブビ
ット線２２に対し、正の電圧６Ｖが印加される。この選
択ワード線に接続されるソース線選択トランジスタは、
図８（Ｂ）に示すように、選択ワード線上の負電圧−８
Ｖを受けてオフ状態となり、主ソース線の接地電圧は、
対応の副ソース線５には伝達されない。
【００９０】一方、非選択ワード線に接続されるメモリ
セルにおいては、図８（Ｃ）に示すように、そのゲート
に、接地電圧０Ｖを受け、そのサブビット線には、０Ｖ
が伝達されるかまたはオープン状態（セクション選択ト
ランジスタがオフ状態）に設定される。非選択ワード線
に接続するソース線選択トランジスタは、図８（Ｄ）に
示すように、そのゲートに、非選択ワード線上の電圧０
Ｖを受け、オフ状態となり、したがって、対応の副ソー
ス線５は、オープン状態となる。
【００９１】この図８（Ａ）に示す電圧配置において、
選択メモリセルにおいて、その制御電極ノードとドレイ
ンノードとの間に大きな電圧が印加され、フローティン
グゲートとドレインとの間にファウラー・ノルドハイム
電流（ＦＮトンネル電流）が流れ、フローティングゲー
トから電子ｅが引抜かれ、選択メモリセルのしきい値電
圧Ｖｔｈが低下する。非選択メモリセルにおいては、こ
のような電流は流れず、その状態は変化しない。
【００９２】選択ワード線に接続される非選択メモリセ
ルにおいては、その制御電極ノードに−８Ｖの負電圧が
印加されており、たとえオーバーローＶｔｈ状態であっ
ても、オフ状態を維持する。また選択メモリセルも、そ
の制御電極ノードに、負電圧を受けており、ドレイン−
ソース間は非導通状態であり、対応の副ソース線５上に
は、対応のサブビット線２２上の電圧は伝達されない。
したがって、選択ワード線に接続される非選択メモリセ
ルを介して、非選択ビット線に高電圧が伝達されること
はない。非選択メモリセルのドレインディスターブスト
レスは、この選択メモリセルと同じサブビット線に接続
されるメモリセルにおいてのみ印加されるだけであり、
他の非選択メモリセルにおいては、このようなドレイン
ディスターブストレスは印加されないため、書込時にお
けるメモリセルのドレインディスターブストレスは大幅
に緩和される。
【００９３】（ｉｉ） 消去動作モード時：ＤＩＮＯＲ
型フラッシュメモリにおいては、消去動作モード時に
は、フローティングゲートへ電子が注入され、そのしき
い値電圧Ｖｔｈが高くされる。
【００９４】選択セルに対しては、図９（Ａ）に示すよ
うに、選択ワード線上に１８Ｖの高電圧を印加する。こ
の状態においては、図９（Ｂ）に示すように、この選択
ワード線に接続するソース線選択トランジスタが導通
し、主ソース線３上の接地電圧０Ｖは、対応の副ソース
線５上に伝達される。メモリセルの基板領域には、接地
電圧が印加される。一方、非選択ワード線へは、接地電
圧０Ｖが印加され、したがって図９（Ｃ）および（Ｄ）
に示すように、この非選択ワード線に接続されるメモリ
セルは、オフ状態を維持し、また、非選択ワード線に接
続されるソース線選択トランジスタもオフ状態を維持
し、対応の副ソース線５はオープン状態となる。
【００９５】選択メモリセルにおいては、図９（Ａ）に
示すように、この制御電極ノード（ワード線２）に与え
られる高電圧１８Ｖにより、チャネル領域全面にチャネ
ルが形成され、このチャネルとフローティングゲートと
の間でファウラー・ノルドハイム電流（チャネル全面Ｆ
Ｎトンネル電流）が流れ、フローティングゲートに電子
ｅが注入され、そのしきい値電圧Ｖｔｈが上昇する。
【００９６】なお、この図９（Ａ）および（Ｃ）におい
て、サブビット線２２は、接地電圧０Ｖでなく、オープ
ン状態に設定されてもよい。選択メモリセルにおいて
は、選択ワード線上の高電圧により、チャネル領域にチ
ャネルが形成されており、特にこのサブビット線（ドレ
インノード）を接地電圧レベルに保持する必要はないた
めである。
【００９７】消去動作モード時において、選択ワード線
に接続される非選択メモリセルは、その制御電極ノード
に１８Ｖの高電圧を受けて、オン状態となる。しかしな
がら、対応の副ソース線は、接地電圧０Ｖの電圧レベル
であり、対応の非選択サブビット線に高電圧が伝達され
ることはない。
【００９８】（ｉｉｉ） 読出動作モード：読出動作モ
ード時においては、図１０（Ａ）に示すように、選択ワ
ード線上に、約３．３Ｖの電圧が印加される。この状態
において、主ビット線２１および副ビット線２２が、対
応のセクション選択トランジスタを介して接続され、約
１Ｖの読出電圧が選択副ビット線に伝達される。選択ワ
ード線に接続されるソース線選択トランジスタは、図１
０（Ｂ）に示すように、そのゲートに約３．３Ｖの電圧
を受けてオン状態となり、主ソース線２２上の電圧を対
応の副ソース線５上に伝達する。この状態において、主
ビット線２１および副ビット線２２を介して電流が流れ
るか否かを、図示しないセンスアンプにより検知してデ
ータの読出が行なわれる。
【００９９】一方、非選択メモリセルに対しては、図１
０（Ｃ）に示すように、非選択ワード線上には、接地電
圧Ｖが伝達され、また非選択サブビット線２２（選択セ
クションに属するメモリセル）へは、０Ｖが伝達され
る。一方、この非選択ワード線に接続するソース線選択
トランジスタは、図１０（Ｄ）に示すように、そのゲー
トに、接地電圧０Ｖを受けてオフ状態であり、対応の副
ソース線５は、オープン状態を維持する。したがって非
選択セルは、過書込状態であっても、リーク電流を流す
経路はなく、正確に、メモリセルのデータの読出が行な
われる。
【０１００】なお、非選択セクション（対応のセクショ
ン選択トランジスタがオフ状態のサブビット線）におい
ては、主ビット線と副ビット線とは対応のセクション選
択トランジスタにより切離されており、そのドレインノ
ードは、オープン状態となる。
【０１０１】この図７に示すようなＤＩＮＯＲ型フラッ
シュメモリの構成においても、ワード線それぞれにソー
ス線選択トランジスタを設け、選択ワード線に対応して
設けられた副ソース線に対してのみ接地電圧を伝達し、
書込動作時、ＦＮトンネル電流を用い、消去動作モード
時、チャネル全面ＦＮトンネル電流を利用することによ
り、常に、副ソース線に高電圧が印加される状態はな
く、非選択メモリセルへの高電圧印加によるドレインデ
ィスターブストレスが増加するのを防止することがで
き、確実に、メモリセルの書込、消去およびデータ読出
を行なうことができる。
【０１０２】また、この主ソース線３は、書込、消去お
よび読出動作モード時いずれにおいても接地電圧レベル
に保持されており、主ソース線の電圧レベルを切換える
必要はなく、この電圧発生部の占有面積を低減すること
ができる。
【０１０３】図１１は、この発明の実施の形態２に従う
不揮発性半導体記憶装置の全体の構成を概略的に示す図
である。図１１において、この不揮発性半導体記憶装置
は、行列状に配列される複数のメモリセルＭＴを有する
メモリセルアレイ３０を含む。このメモリセルアレイ３
０は、セクション選択トランジスタ２３により、複数の
セクションに分割される。図１１においては、１本のワ
ード線２と、１本の副ビット線２２と、この副ビット線
２２に対応して配置される１つの主ビット線２１と、ソ
ース線選択トランジスタ４および主ソース線３を代表的
に示す。
【０１０４】この不揮発性半導体記憶装置はさらに、図
示しないアドレス信号をデコードし、セクションおよび
行を選択するロウ／セクションデコーダ３１と、図示し
ないアドレス信号をデコードし、メモリセルアレイ３０
の列を選択する信号を発生するコラムデコーダ３２と、
コラムデコーダ３２からの列選択信号に従ってメモリセ
ルアレイ３０の選択列（主ビット線）を選択する列選択
回路３３と、データ読出時、選択列に電流が流れるか否
かを判別してデータの読出を行なうセンスアンプ３４
と、書込時書込データを生成して、選択列に伝達する書
込回路３５を含む。列選択回路３３は、コラムデコーダ
３２からの列選択信号に応答して導通する列選択ゲート
ＹＧを含む。選択列に対応して配置された主ビット線が
この列選択ゲートＹＧを介してセンスアンプ３４および
書込回路３５に接続される。
【０１０５】この不揮発性半導体記憶装置はさらに、動
作モードに応じて、異なる電圧レベルの電圧を生成して
ロウ／セクションデコーダ３１へ与える選択電圧発生回
路３６と、動作モードに応じた電圧を生成してコラムデ
コーダ３２へ与えるコラムデータ発生回路３７と、主ソ
ース線３に対し接地電圧を伝達する接地回路３８を含
む。
【０１０６】選択電圧発生回路３６は、書込動作モード
時、負電圧を発生してロウ／セクションデコーダ３１に
含まれるロウデコーダへ与え、また高電圧を発生してロ
ウ／セクションデコーダ３１に含まれるセクションデコ
ーダへ与える。このセクションデコーダへ書込動作時高
電圧を与えることにより、選択サブビット線上に、たと
えば６Ｖの電圧が伝達される。消去動作モード時におい
ては、この選択電圧発生回路３６は、ロウ／セクション
デコーダ３１に含まれるロウデコーダに対し約１８Ｖの
高電圧を伝達する。読出動作モード時においては、選択
電圧発生回路３６は、ロウ／セクションデコーダ３１に
対し、通常の電源電圧レベルの電圧を伝達する。
【０１０７】コラム電圧発生回路３７は、書込動作モー
ド時、書込データに応じた電圧６Ｖを伝達するために、
これより高い電圧を伝達する。これにより、書込回路３
５により生成された書込データに応じた電圧が、選択主
ビット線および選択副ビット線を介してメモリセルに伝
達される。しかしながら、主ビット線それぞれに対し、
書込データをラッチする回路が設けられている場合、こ
のコラム電圧発生回路３７を特に設ける必要はない。書
込回路３５から、通常の電源電圧または接地電圧レベル
の電圧が、主ビット線に伝達されてラッチ回路にラッチ
されるだけである。ラッチデータに従って、書込のため
の高電圧が生成される。
【０１０８】なお、選択電圧発生回路３６に含まれる高
電圧発生回路および負電圧発生回路は、通常のたとえば
チャージポンプ回路を用いた回路により実現される。
【０１０９】この図１１に見られるように、主ソース線
３へは、接地回路３８から接地電圧が伝達されていくだ
けであり、主ソース線３の電圧を、動作モードにおいて
変更する必要はなく、したがって主ソース線電圧発生部
の占有面積を低減することができる。
【０１１０】なお、上述の説明においては、ＤＩＮＯＲ
型フラッシュメモリについて説明したが、しかしなが
ら、書込動作時においては、フローティングゲートとド
レイン領域との間のファウラー・ノルドハイムトンネリ
ング電流が用いられ、消去動作時においては、チャネル
全面ファウラー・ノルドハイムトンネリング電流が利用
される構成であれば、同様の効果を得ることができる。
すなわち、通常のＮＯＲ型フラッシュメモリにおいて
も、同様の電圧印加態様により、同様の効果を得ること
ができる。
【０１１１】以上のように、この発明の実施の形態２に
従えば、ワード線の組に対応して副ソース線を接地し、
接地電圧を伝達する主ソース線に選択的に接続する構成
において、フローティングゲートから電子を引抜く動作
時において、フローティングゲートとドレイン領域との
間のファウラー・ノルドハイムトンネリング電流を利用
し、フローティングゲートへの電子注入時において、チ
ャネル全面からのファウラー・ノルドハイムトンネリン
グ電流を利用しているため、主ソース線の電圧レベルを
変化させることなく、常にメモリセルの書込／消去を非
選択メモリセルのドレインディスターバンスストレスを
増加させることなく実行することができる。また、読出
時においても、各列において、最大１ビットのメモリセ
ルのリーク電流が読出電流に影響を及ぼすだけであり、
正確なデータの読出を行なうことができ、低しきい値電
圧メモリセルが存在しても、正確にデータを読出すこと
ができる。
【０１１２】［実施の形態３］図１２は、この発明の実
施の形態３に従う不揮発性半導体記憶装置の要部の構成
を示す図である。この図１２に示す不揮発性半導体記憶
装置は、図７に示す不揮発性半導体記憶装置と以下の点
において異なっている。
【０１１３】すなわち、ワード線２ａ〜２ｈそれぞれに
対応して設けられて副ソース線５ａ〜５ｄと主ソース線
４３とを接続するためのソース線選択トランジスタ４４
ａ〜４４ｈが、フローティングゲート型電界効果トラン
ジスタで構成される。これらのフローティングゲート型
電界効果トランジスタで構成されるソース線選択トラン
ジスタ４４ａ〜４４ｈは、メモリセルＭＴと結合比（フ
ローティングゲートと基板の間の容量とフローティング
ゲートとワード線との間に形成される容量の比）が同じ
であればよい。この容量比をメモリセルＭＴおよびソー
ス線選択トランジスタ４４ａ〜４４ｈで同じとすること
により、これらの書込および消去特性が同じとなる。し
たがって、これらのフローティングゲート型電界効果ト
ランジスタで構成されるソース線選択トランジスタ４４
ａ〜４４ｈは、メモリセルＭＴと同じサイズを有する必
要はない。
【０１１４】このソース線選択トランジスタ４４ａ〜４
４ｈとして、フローティングゲート型電界効果トランジ
スタを利用することにより、メモリセルＭＴと同じフロ
ーティングゲート型電界効果トランジスタを形成するだ
けでよく、通常の１層の制御電極を有する単層絶縁ゲー
ト型電界効果トランジスタを形成するための分離領域が
不要となり、アレイ面積を低減することができる。ソー
ス線選択トランジスタとして、メモリセルＭＴと同様の
フローティングゲート型電界効果トランジスタを利用す
るため、主ソース線３に伝達される電圧も、その動作モ
ードに応じて異なり、ソース線選択トランジスタも、対
応の行のメモリセルの書込／消去状態に応じて書込／消
去状態に設定される。次に動作について説明する。
【０１１５】（ｉ） 消去動作モード：メモリセルへの
データの書込時においては、まず消去を行なった後、消
去状態と異なるデータを記憶するメモリセルへのデータ
書込が行なわれる。消去動作モード時においては、図１
３（Ａ）に示すように、選択ワード線上に、１８Ｖの電
圧が印加される。サブビット線２２へは、接地電圧０Ｖ
が、図１２に示す主ビット線２１およびセクション選択
トランジスタ２３を介して伝達される。この状態におい
ては、この選択ワード線に接続されるソース線選択トラ
ンジスタ４４も、図１３（Ｂ）に示すように、そのゲー
トに、約１８Ｖの高電圧を受け、オン状態となり、主ソ
ース線４３上の接地電圧を対応の副ソース線５上に伝達
する。したがって、選択メモリセルにおいては図１３
（Ａ）に示すように、基板表面のチャネル領域にチャネ
ルが形成され、チャネル全面からのファウラー・ノルド
ハイムトンネリング電流により、フローティングゲート
への電子の注入が行なわれる。
【０１１６】一方、非選択ワード線においては図１３
（Ｃ）に示すように、接地電圧０Ｖが伝達される。この
状態においては、図１３（Ｄ）に示すように、非選択ワ
ード線に接続されるソース線選択トランジスタもオフ状
態であり（ただし、しきい値電圧Ｖｔｈは、正の電圧レ
ベルに設定する必要がある）オフ状態となり、主ソース
線４３と副ソース線５は分離される。したがって非選択
セルも、図１３（Ｃ）に示すように、そのソースがオー
プン状態となり、フローティングゲートへの電子の注入
は行なわれない。
【０１１７】なお、この図１３（Ｃ）においては、非選
択セルのドレインへ接地電圧０Ｖが印加されているが、
これは、選択セルと同じ副ビット線に接続されるメモリ
セルを示す。非選択セルが、選択メモリセルと異なる副
ビット線に接続される場合、この非選択セルのドレイン
ノード（副ビット線２２）は、オープン状態となる。
【０１１８】したがって、この消去動作モードにおいて
は、ソース線選択トランジスタは、選択ワード線に接続
される場合、消去状態（しきい値電圧Ｖｔｈが高い状
態）に設定される。この消去では、ワード線単位での消
去が行なわれる（副ソース線が共通に設けられたメモリ
セル行単位）。
【０１１９】（ｉｉ） 書込動作モード：書込動作モー
ドにおいては、消去動作を行ない、データ書込を行なう
メモリセルの消去を行なった後、この消去状態と異なる
データを書込むメモリセルに対し、書込動作が行なわれ
る。
【０１２０】この書込動作モード時において、選択ワー
ド線上には、図１４（Ａ）に示すように、−８Ｖの負電
圧が印加される。書込単位において消去状態と異なる書
込状態に設定すべきメモリセルが存在する際、その選択
メモリセルに対しては、主ビット線およびセクション選
択トランジスタを介して副ビット線２２に書込電圧６Ｖ
が伝達される。この書込単位において少なくとも１ビッ
トのメモリセルに対し、書込が行なわれる場合、主ソー
ス線４３は、その書込電圧と同様６Ｖの電圧レベルに設
定される。この場合、したがって図１４（Ｂ）に示すよ
うに、選択ワード線に接続されるソース線選択トランジ
スタは、そのゲートに−８Ｖの電圧を受け、ドレインに
６Ｖの書込電圧を受ける。したがって、選択セルに対す
る書込が行なわれた場合、同時に、対応のソース線選択
トランジスタも同様、ファウラー・ノルドハイムトンネ
リング電流により書込が行なわれる。したがって、この
ソース線選択トランジスタのしきい値電圧Ｖｔｈが低い
状態に設定された場合、対応のワード線（または書込単
位）においては少なくとも１ビットのメモリセルに対し
書込が行なわれている。
【０１２１】一方、非選択ワード線に接続されるメモリ
セルにおいては、図１４（Ｃ）に示すように、ワード線
上に接地電圧０Ｖが伝達され、また対応の副ビット線２
２には、接地電圧０Ｖが伝達されるかまたはオープン状
態とされる（セクション選択トランジスタによる）。し
たがって、この状態においては、同様、非選択ソース線
選択トランジスタに対しても図１４（Ｄ）に示すよう
に、主ソース線４３を介して６Ｖの電圧が伝達される
が、その制御電極ノードに接地電圧０Ｖを受けており、
オフ状態となり、対応の副ソース線５は、オープン状態
となる。したがってこの非選択ソース線選択トランジス
タに対しては、単にその制御電極ノードとソースとの間
に、６Ｖの電圧が印加されるだけであり、ファウラー・
ノルドハイム電流は流れず、そのしきい値電圧は変化し
ない。
【０１２２】この書込動作モード時において、ソース線
選択トランジスタは、その一方導通ノード（ドレイン）
に主ソース線４３を介して書込電圧６Ｖを受ける。ファ
ウラー・ノルドハイムトンネリング電流を生じさせるた
めに、フローティングゲートとドレイン領域がオーバー
ラップしていることが要求されるだけであり、特に、ホ
ットエレクトロンをドレインエッジまたはソースエッジ
で発生することは要求されない。消去動作は、チャネル
全面ファウラー・ノルドハイム電流により行なわれる。
したがって、このソース線選択トランジスタは、ソース
／ドレイン対称型構造とすることにより、ソース線選択
トランジスタにおいて書込時、主ソース線４３とそのフ
ローティングゲートとの間でファウラー・ノルドハイム
トンネリング電流を生成することができる。
【０１２３】（ｉｉｉ） 読出動作モード：読出動作モ
ード時においては、選択ワード線上に３．３Ｖの電圧が
印加され、選択サブビット線上に１Ｖの読出電圧が伝達
される。この場合、選択ワード線に接続されるソース線
選択トランジスタ４４の状態に従って２つの状態が存在
する。すなわち、図１５（Ａ）に示すように、ソース線
選択トランジスタ４４が消去状態にあり、高いしきい値
電圧（高Ｖｔｈ状態）の場合には、このソース線選択ト
ランジスタ４４は、選択ワード線２上に３．３Ｖの電圧
が印加されても、オフ状態を維持する。したがってこの
状態においては、選択メモリセルＭＴのしきい値電圧も
高い状態の消去状態にあり、電流は流れないため、デー
タは正確に読出される。このソース線選択トランジスタ
４４が消去状態にある状態は、この選択ワード線に接続
されるメモリセルがすべて消去状態にあり、高Ｖｔｈ状
態にあることを示している。また、主ソース線４３に電
流が流れるか否かを識別することにより、選択ワード線
に接続されるソース線選択トランジスタが消去状態にあ
るか否かを識別することができ、１ページのデータを１
度のアクセスで読出すことができる。ただし、この読出
方法は、すべてのソース線選択トランジスタのしきい値
電圧Ｖｔｈは、正の電圧レベルであり、そのリーグ電流
は十分小さいことが前提となる。
【０１２４】選択ワード線に接続されるソース線選択ト
ランジスタ４４が、書込状態にあり、低いしきい値電圧
（低Ｖｔｈ状態）の場合には、選択ワード線上の３．３
Ｖの電圧に従ってこのソース線選択トランジスタはオン
状態となる（図１５（Ｂ）参照）。したがってこの状態
においては、選択行上の少なくとも１ビットのメモリセ
ルは書込状態であり、通常のデータ読出と同様にして、
副ビット線２２に読出電圧１Ｖを与えたとき、この副ビ
ット線からセクション選択トランジスタおよび主ビット
線を経路において電流が流れるか否かを判定することに
より、データの読出を行なうことができる。
【０１２５】非選択メモリセルにおいては、図１５
（Ｃ）に示すように、非選択ワード線上には接地電圧０
Ｖが伝達され、非選択メモリセルＭＴおよび非選択ソー
ス線選択トランジスタ４４は、オフ状態を維持する。こ
の場合、副ビット線２２は、この非選択メモリセルの位
置に応じて、書込電圧１Ｖ、接地電圧０Ｖおよびオープ
ン状態のいずれかに設定される。
【０１２６】なお、ここで、ソース線選択トランジスタ
４４が、消去状態にある場合、主ソース線４３に電流が
流れるか否かを判別すると説明している。ソース線選択
トランジスタ４４が書込状態のときには、選択時主ソー
ス線４３から副ソース線に電流が流れる。この副ソース
線は、１行にわたって延在して配設されており、比較的
大きな容量を有しており、たとえオープン状態となって
も電流は十分吸収できる。この電流検出により、選択ト
ランジスタが消去状態にあるか書込状態にあるかは正確
に識別することができる。
【０１２７】図１６は、この発明の実施の形態３の不揮
発性半導体記憶装置の全体の構成を概略的に示す図であ
る。この図１６に示す不揮発性半導体記憶装置において
は、図１１に示す構成と異なり、ソース線選択トランジ
スタ４４として、メモリセルと同じ書込／消去特性を有
するフローティングゲート型電界効果トランジスタが用
いられている。したがって、この主ソース線３の電圧を
設定するため、書込回路３５からの書込データに従って
書込モード時ソース線３の電圧を設定するソース線電圧
設定回路４８が新たに設けられる。他の構成は、図１１
に示すものと同じである。
【０１２８】書込回路３５からの書込データをソース線
電圧設定回路４８へ与えることにより、書込動作モード
時、主ソース線３を、所定の電圧０Ｖまたは書込電圧６
Ｖのいずれかに設定することができる。
【０１２９】図１７は、図１６に示すソース線電圧設定
回路４８の構成の一例を概略的に示す図である。図１７
において、ソース線電圧設定回路４８は、図１６に示す
書込回路３５からの低しきい値電圧に対応する書込デー
タをラッチするデータラッチ４８ａと、書込指示信号Ｐ
ｒに従ってデータラッチ４８ａのラッチデータおよび接
地電圧の一方を選択して主ソース線３上へ伝達するマル
チプレクサ４８ｂを含む。データラッチ４８ａは、その
一方電源ノードに、電圧Ｖｃｃ／Ｖｐを受ける。電圧Ｖ
ｃｃ／Ｖｐは、書込動作モード時において、書込高電圧
Ｖｐ（６Ｖ）に設定され、それ以外の動作モード時、電
源電圧Ｖｃｃレベルに設定される。マルチプレクサ４８
ｂは、書込指示信号Ｐｒが活性状態にあり、書込動作モ
ードを指定するとき、データラッチ４８ａのラッチデー
タを選択して主ソース線３上に伝達する選択行に１ビッ
トでも書込みされるメモリセルが存在するとき、ラッチ
データは低しきい値電圧状態に対応する。それ以外の動
作モード時においては、マルチプレクサ４８ｂは、接地
電圧を選択して主ソース線３上に伝達する。
【０１３０】これにより、選択ワード線上において、デ
ータ書込時、書込データに応じて、主ソース線３上のデ
ータ信号電圧を設定することができる。
【０１３１】図１８は、メモリセルと対応のソース線選
択トランジスタのしきい値電圧の対応関係を一覧して示
す図である。メモリセルＭＴは、書込状態の低いしきい
値電圧（低Ｖｔｈ）状態と、消去状態の高いしきい値電
圧（高Ｖｔｈ）状態を有する。対応のソース線選択トラ
ンジスタは、メモリセルＭＴが低Ｖｔｈ状態のときに
は、同様に書込まれており、低Ｖｔｈ状態にある。した
がってこの場合、メモリセル選択時、主副ビット線を介
して流れる電流は、正確にメモリセルのデータを表わし
ている。一方、メモリセルＭＴが高Ｖｔｈ状態の場合、
対応のソース選択トランジスタは、低Ｖｔｈ状態または
高Ｖｔｈ状態である。しかしながら、いずれの場合にお
いても、主副ビット線に電流が流れないため、この主副
ビット線の電流検出により、メモリセルデータの読出を
行なうことができる。
【０１３２】これに加えて、さらに、選択メモリセルが
高Ｖｔｈ状態のとき、ソース線選択トランジスタが高Ｖ
ｔｈ状態であるか否かを識別することにより、そのワー
ド線すなわち１行のメモリセルがすべて高Ｖｔｈ状態に
あるか否かを判別することができる。したがって、ある
ページ（１行）のメモリセルを順次アクセスする場合、
ソース線選択トランジスタが高Ｖｔｈ状態にあるか否か
を併せて判別することにより、該アクセスすべきページ
のメモリセルがすべて高Ｖｔｈ状態であるか否かを識別
することができ、高速アクセスが実現される。
【０１３３】図１９は、図１６に示すソース線電圧設定
回路４８の他の構成を示す図である。この図１９に示す
構成は、図１７に示す構成に加えて、さらに、センスア
ンプ３４（図１６参照）からの高Ｖｔｈ判定信号φｈｖ
に応答して活性化され、主ソース線４３に電流が流れる
か否かを検出する電流センス回路４８ｃを含む。この電
流センス回路４８ｃは、この主ソース線４３に電流が流
れない場合には、その出力信号φｐａｈを活性状態とし
て、対応の選択行のメモリセルがすべて高Ｖｔｈ状態に
あることを示す。
【０１３４】上述の説明において、センスアンプ３４の
検出データに従ってソース線電圧設定回路４８に含まれ
る電流センス回路４８ｃが活性化されている。しかしな
がら、逆に、データ読出モード時、まず電流センス回路
４８ｃが活性化され、主ソース線４３に電流が流れるか
否かをワード線選択後検出し、その後、図１６に示すセ
ンスアンプ３４によるセンス動作が行なわれるように構
成されてもよい。
【０１３５】［変更例］図２０は、この発明の実施の形
態３の変更例の構成を示す図である。この図２０におい
ては、図１に示すＮＯＲ型フラッシュメモリの構成が示
される。図２０において、メモリセルＭＴと同じ書込／
消去特性を有するフローティングゲート型電界効果トラ
ンジスタがソース線選択トランジスタ５４ａ〜５４ｆと
して用いられる。これらのソース線選択トランジスタ５
４ａ〜５４ｆは、それぞれワード線２ａ〜２ｆに対応し
て配置される。メモリセルＭＴは、３列に整列して配置
され、各列にビット線１ａ、１ｂおよび１ｃが配置され
る。主ソース線５３は、この所定数の列ごとに設けられ
てもよく、１行のメモリセルに１つのソース線５３が設
けられる必要はない。
【０１３６】この図２０に示すＮＯＲ型フラッシュメモ
リの構成においては、ソース線選択トランジスタ５４ａ
〜５４ｆは、メモリセルＭＴと同じ書込／消去特性を有
しており、先の図１２に示すＤＩＮＯＲ型フラッシュメ
モリと同様、対応の行のメモリセルの記憶データに応じ
てこれらのソース線選択トランジスタのしきい値電圧を
設定することができる。次に動作について説明する。
【０１３７】（ｉ） 消去動作モード：ＮＯＲ型フラッ
シュメモリにおいては、図２１（Ａ）に示すように消去
時、選択ワード線上には、−１７Ｖの負電圧が伝達され
る。この状態においては、図２１（Ｂ）に示すように、
選択ワード線に接続されるソース線選択トランジスタ５
４は、そのゲートに−１７Ｖの負電圧を受けており、オ
フ状態となり、対応の副ソース線５はオープン状態とな
る。選択メモリセルにおいては、フローティングゲート
とビット線１に接続される導通ノード（ドレイン）との
間にファウラー・ノルドハイムトンネリング電流が流
れ、フローティングゲートから電子が引抜かれる。この
とき、同様に、選択ワード線に接続されるソース線選択
トランジスタにおいても、主ソース線５３には、接地電
圧０Ｖが伝達されており、そのフローティングゲートか
ら電子が、ファウラー・ノルドハイムトンネリング電流
により引抜かれる。
【０１３８】一方、非選択ワード線に接続されるメモリ
セルにおいては、図２１（Ｃ）に示すように、０Ｖの電
圧が伝達され、対応のソース線選択トランジスタ５４
も、図２１（Ｄ）に示すように、オフ状態となり、対応
の副ソース線５がオープン状態となる（しきい値電圧Ｖ
ｔｈが、０Ｖよりも高いとする）。したがってこの非選
択ワード線に接続されるメモリセルにおいては、何ら電
流は流れない。したがって、選択ワード線単位でのメモ
リセルのデータの消去が行なわれる。
【０１３９】（ｉｉ） 書込動作モード：書込動作モー
ドにおいては、図２２（Ａ）に示すように、選択ワード
線２に、１０Ｖの電圧が印加され、書込を行なうメモリ
セルに対し、その書込データに応じて、対応のビット線
１上に５Ｖの電圧が伝達される（書込データが、消去状
態と同じデータの場合には、ビット線は、接地電圧レベ
ルに保持される）。この状態においては、図２２（Ｂ）
に示すように、ソース線選択トランジスタ５４も、その
制御電極ノード上の高電圧１０Ｖによりオン状態とな
り、対応の副ソース線５上に接地電圧０Ｖを伝達する。
これにより、図２２（Ａ）に示すように、選択メモリセ
ルにおいては、チャネル電流が流れ、チャネルホットエ
レクトロンがフローティングゲートに注入され、書込が
行なわれる。
【０１４０】一方、非選択ワード線に対しては、図２２
（Ｃ）に示すように、接地電圧が伝達され、また対応の
ビット線１も、接地電圧レベルに保持される。図２２
（Ｄ）に示すように、この非選択ワード線に接続される
ソース線選択トランジスタ５４も、オフ状態であり、対
応の副ソース線５は、主ソース線５３と切離される。し
たがって、図２２（Ｃ）に示すように、非選択メモリセ
ルにおいてはチャネル電流は流れず、そのしきい値電圧
は変化しない。
【０１４１】（ｉｉｉ） ソース線選択トランジスタの
書込：選択ワード線に接続されるメモリセルがすべて書
込状態に設定される場合には、対応のソース線選択トラ
ンジスタ５４も、図２３（Ａ）に示すように、書込状態
に設定される。この状態においては、ワード線２上に１
０Ｖの電圧が伝達され、主ソース線５３に５Ｖの電圧が
伝達される。副ソース線５は、接地電圧（０Ｖ）に設定
される（この構成については以下に説明する）。一方、
非選択ワード線に接続されるソース線選択トランジスタ
においては、図２３（Ｂ）に示すように、ワード線２上
の電圧は０Ｖであり、オフ状態を維持し、対応の副ソー
ス線５はオープン状態となる。したがって、選択ワード
線に接続されるメモリセルがすべて書込状態に設定され
た場合には、対応のソース線選択トランジスタ５４も、
同様、チャネル全面ＦＮ（ファウラー・ノルドハイム）
トンネリング電流により書込状態に設定される。非選択
ワード線に接続されるソース線選択トランジスタ５４
は、消去状態に保持される。
【０１４２】図２４は、このソース線選択トランジスタ
を書込状態に設定するための構成の一例を示す図であ
る。図２４に示す構成においては、副ソース線５に対
し、主ソース線５３上の電圧レベルに応答して副ソース
線５を接地電圧レベルに放電するフローティングゲート
型電界効果トランジスタ５５が設けられる。このフロー
ティングゲート型電界効果トランジスタ５５は、消去状
態に保持される。図２４に示すように、ワード線２に接
続されるメモリセルＭＴがすべて書込状態に設定される
場合、ビット線１ａ〜１ｍそれぞれに対し５Ｖの電圧が
印加される。この状態において、主ソース線５３に対し
ても、５Ｖの電圧を伝達する。これにより、フローティ
ングゲート型電界効果トランジスタ５５がオン状態とな
り、副ソース線５は接地電圧レベルに放電される。した
がって、メモリセルＭＴおよびソース線選択トランジス
タ５４は、すべて書込状態に設定することができる。
【０１４３】なおこの図２４に示す構成においては、副
ビット線５に対し、フローティングゲート型電界効果ト
ランジスタ５５が設けられる。したがって、この主ソー
ス線５３に接続されるフローティングゲート型電界効果
型トランジスタ５５は、すべてオン状態となる。したが
って、非選択ワード線に対して設けられた副ソース線５
も、接地電圧レベルに放電される。しかしながら、非選
択ワード線は、図２２に示すように、接地電圧レベルで
あり、非選択メモリセルは、オフ状態を維持し、チャネ
ル電流は流れないため、何ら悪影響を及ぼさない。
【０１４４】この図２４に示す構成において、放電用の
フローティングゲート型電界効果トランジスタ５５を設
けることにより、通常の単層ゲート型のｎチャネルＭＯ
Ｓトランジスタを用いる構成に比べて、特別な領域を専
用に設ける必要がない。しかしながら、このフローティ
ングゲート型電界効果トランジスタ５５は、通常のｎチ
ャネルＭＯＳトランジスタで置換えられてもよい。
【０１４５】（ｉｖ） 読出動作モード：読出動作モー
ド時においては、主ソース線５３上に接地電圧０Ｖが伝
達される。選択ワード線上には、たとえば約３．３Ｖの
電圧が伝達される。図２５（Ａ）に示すように、選択ワ
ード線に接続されるソース線選択トランジスタ５４が、
消去状態にあり、低しきい値電圧状態のときには、この
ソース線選択トランジスタ５４はオン状態となる。した
がって、ビット線１の電流の有無を検出することによ
り、このメモリセルＭＴの記憶データを読出すことがで
きる。
【０１４６】一方、図２５（Ｂ）に示すように、選択ワ
ード線に接続されるソース線選択トランジスタ５４が、
書込状態にあり高しきい値電圧（高Ｖｔｈ）状態のとき
に、このソース線選択トランジスタ５４は、オフ状態を
維持する。したがって、ビット線１には電流は流れな
い。しかしながら、このソース線選択トランジスタ５４
が書込状態に設定されている場合には、この選択ワード
線２に接続されるメモリセルＭＴは、すべて書込状態に
設定されている。したがって、ビット線１に電流が流れ
ないことを検出して、選択メモリセルＭＴが、書込状態
にあることを正確に判別することができる。この場合、
また、主ソース線５３も電流が流れるか否かを判別する
構成とすることにより、選択ワード線のメモリセルがす
べて書込状態にあるか否かを判別することができる。
【０１４７】非選択ワード線においては、図２５（Ｃ）
に示すように、０Ｖの電圧が伝達されるため、メモリセ
ルＭＴおよびソース線選択トランジスタ５４はともにオ
フ状態にされ、対をなすワード線が選択ワード線の場合
を除いて、副ソース線５は、オープン状態に設定され
る。したがって、これらの非選択メモリセルＭＴは、何
らビット線１に対し、電流を供給せず、読出動作に悪影
響を及ぼさない。
【０１４８】この図２４に示す構成においても、図１７
および図１９に示す構成を利用することにより、選択ワ
ード線に接続されるメモリセルがすべて書込状態のとき
に、対応のソース線選択トランジスタを書込状態に設定
し、かつ読出動作モード時において、この主ソース線５
３に電流が流れるか否かを検出することにより、１行の
すべてのメモリセルが書込状態にあることを判別するこ
とができる。
【０１４９】図２６は、この発明の実施の形態３の変更
例の不揮発性半導体記憶装置の全体の構成を概略的に示
す図である。この図２６に示す不揮発性半導体記憶装置
は、図１６に示す不揮発性半導体記憶装置の構成と、以
下の点において異なっている。すなわち、メモリセルア
レイ３０においては、ＮＯＲ型フラッシュメモリである
ため、メモリセルＭＴが、ビット線１に接続され、副ソ
ース線５に対して、ソース線選択トランジスタ５４およ
びソース線選択トランジスタをプログラムするためのフ
ローティングゲート型電界効果トランジスタ５５が設け
られる。
【０１５０】ロウデコーダ５７が、選択電圧発生回路５
６から動作モードに応じて発生される電圧を選択ワード
線上に伝達する。ソース線電圧設定回路５８が、書込動
作モード時、選択ワード線に接続されるメモリセルがす
べて書込状態を示す場合、この主ソース線５３上に伝達
される電圧を、書込電圧レベルに設定する。他の構成は
図１６に示す構成と同じであり、対応する部分には同一
参照番号を付し、詳細説明は省略する。
【０１５１】図２７は、図２６に示すソース線電圧設定
回路５８の構成の一例を概略的に示す図である。図２７
において、このソース線電圧設定回路５８は、書込デー
タが、すべてメモリセルを書込状態に設定することを示
すデータを記憶するデータラッチ５８ａと、書込動作モ
ード指示信号Ｐｒに従って、このデータラッチ５８ａの
ラッチデータと接地電圧の一方を選択して主ソース線５
３上に伝達するマルチプレクサ５８ｂを含む。
【０１５２】データラッチ５８ａは、ラッチ回路を構成
するインバータ回路５８ａａおよび５８ａｂと、初期化
信号φｒｅに従って、インバータ５８ａｂの出力ノード
およびインバータ５８ａａの入力ノードを接地電圧レベ
ルに設定するｎチャネルＭＯＳトランジスタ５８ａｃ
と、図２６に示す書込回路３５からの、書込データが、
消去状態に設定するデータであることを示す信号φｌｖ
に応答して導通し、インバータ５８ａａの出力ノードお
よびインバータ５８ａｂの入力ノードを接地電圧レベル
に設定するｎチャネルＭＯＳトランジスタ５８ａｄを含
む。
【０１５３】この図２７に示すデータラッチ５８ａの構
成において、データの書込モード時において、初期化信
号φｒｅが活性化され、インバータ５８ａａの入力ノー
ドが接地電圧レベルに設定される。したがって初期設定
時においては、インバータ５８ａａの出力信号はＨレベ
ルとなる。このＨレベルの信号が、インバータ５８ａｂ
によりインバータ５８ａａの入力部にフィードバックさ
れ、ラッチされる。書込回路３５が、書込データのう
ち、メモリセルを消去状態に設定するデータが与えられ
たときに、信号φｌｖを活性状態とし、ＭＯＳトランジ
スタ５８ａｄを導通させ、インバータ５８ａａの出力ノ
ードを接地電圧レベルに設定する。したがって、選択ワ
ード線に接続されるメモリセルがすべて書込状態に設定
される場合には、この信号φｌｖは、非活性状態を維持
するため、データラッチ５８ａは、初期設定されたＨレ
ベルのデータをラッチする。これにより、実際にメモリ
セルのデータを書込むモード時において、マルチプレク
サ５８ｂを介して主ソース線５３に、書込電圧（５Ｖ）
を伝達し、メモリセルＭＴおよびソース線選択トランジ
スタ５４をともに書込状態に設定する。
【０１５４】なお、この上述の説明においては、メモリ
セルＭＴおよびソース線選択トランジスタ５４を同時に
書込状態に設定している。しかしながら、メモリセルＭ
Ｔの書込動作が完了した後、ソース線選択トランジスタ
５４の書込状態への設定が行なわれるように構成されて
もよい。
【０１５５】以上のように、この発明の実施の形態３に
従えば、ソース線選択トランジスタとして、メモリセル
と同じ書込／消去特性を有するフローティングゲート型
電界効果トランジスタを利用しているため、ソース線選
択トランジスタとして、通常のＭＯＳトランジスタを形
成するための分離領域が不要となり、アレイ占有面積を
低減することができる。
【０１５６】また、選択ワード線においてすべてのメモ
リセルが高しきい値電圧状態のときには、対応のソース
線選択用のフローティングゲート型電界効果トランジス
タも高しきい値電圧状態に設定しているため、このソー
ス線選択トランジスタの記憶情報を主ソース線を介して
読出すことにより、選択ワード線に接続されるメモリセ
ルがすべて高しきい値電圧状態にあるか否かを容易に判
別することができ、選択ワード線の全メモリセルをアク
セスすることなく、該選択ワード線のすべてのデータを
１度のアクセスで読出すことができる。
【０１５７】［実施の形態４］図２８は、メモリアレイ
部の構成を概略的に示す図である。図２８においては、
副ソース線ＳＳＬを共有するワード線ＷＬａおよびＷＬ
ｂを示す。ワード線ＷＬａには、メモリセルＭＴａおよ
びソース線選択トランジスタＳＳＴａが接続され、ワー
ド線ＷＬｂには、メモリセルＭＴｂおよびソース線選択
トランジスタＳＳＴｂが接続される。メモリセルＭＴａ
およびＭＴｂが同じ列に配列され、ビット線ＢＬに接続
される。ここで、ビット線は、ＮＯＲ型フラッシュメモ
リのビット線およびＤＩＮＯＲ型フラッシュメモリの副
ビット線のいずれであってもよいため、符号“ＢＬ”を
用いる。また、ソース線選択トランジスタは、図２８に
示すように、ｎチャネルＭＯＳトランジスタで構成され
てもよく、またメモリセルと同じ書込／消去特性を有す
るフローティングゲート型電界効果トランジスタで構成
されてもよいため、符号“ＳＳＴ”を用いる。したがっ
て、以下の説明において、ビット線ＢＬは、ＮＯＲ型フ
ラッシュメモリのビット線およびＤＩＮＯＲ型のフラッ
シュメモリのビット線（主副ビット線）を包括的に示
し、ソース線選択トランジスタＳＳＴは、ｎチャネルＭ
ＯＳトランジスタおよびフローティングゲート型電界効
果トランジスタを包括的に示す。
【０１５８】図２８に示す構成において、メモリセルＭ
Ｔｂが、オーバーローＶｔｈ状態にある場合を考える。
メモリセルＭＴａが低しきい値電圧状態のときには、ビ
ット線ＢＬにこのオーバーローＶｔｈ状態のメモリセル
ＭＴｂにより電流が流れても、データの誤読出は生じな
い。しかしながら、メモリセルＭＴａが高Ｖｔｈ状態の
場合には、このオーバーローＶｔｈ状態のメモリセルＭ
Ｔｂにより、ビット線ＢＬに電流が流れるため、データ
の誤読出が生じる可能性がある（しきい値電圧が負とな
ったとき）。したがって、データ読出時においては、１
ビット不良が生じる可能性がある（複数ビットデータの
読出時）。通常、このようなオーバーローＶｔｈ状態の
メモリセルを検出するためには、ワード線ＷＬ（ＷＬ
ａ，ＷＬｂ）を、通常の読出時よりも低い電圧（０ない
し０．５Ｖ）の電圧レベルに設定して、ビット線ＢＬに
電流が流れるか否かを検出する。しかしながらこの状態
において、ソース線選択トランジスタＳＳＴａおよびＳ
ＳＴｂも、完全にはオン状態にはならない状態（サブス
レッショルド領域の動作）、またはオフ状態にあり、ビ
ット線ＢＬから主ソース線ＭＳＬへの電流経路には、電
流がほとんど流れない。したがって、オーバーローＶｔ
ｈ状態のメモリセル検出を行なうために、従来と同様の
手法を利用することはできない。以下に、このオーバー
ローＶｔｈ状態のメモリセルの検出手法について説明す
る。
【０１５９】図２９は、この発明の実施の形態４の不揮
発性半導体記憶装置の要部の構成を概略的に示す図であ
る。図２９においては、ＤＩＮＯＲ型フラッシュメモリ
の構成を示す。図２９において、主ビット線ＭＢＬ１〜
ＭＢＬｎは、列選択信号Ｙ１〜Ｙｎにそれぞれ応答して
導通する列選択ゲート（Ｙゲート）ＹＧ１〜ＹＧｎを介
して内部データバス６１に結合される。これらの主ビッ
ト線ＭＢＬ１〜ＭＢＬｎには、セクション選択信号φｓ
に応答して導通するセクション選択トランジスタＳＧ１
〜ＳＧｎを介して副ビット線ＳＢＬ１〜ＳＢＬｎが接続
される。ワード線ＷＬとこれらの副ビット線ＳＢＬ１〜
ＳＢＬｎの交差部に対応してメモリセルＭＴが配置され
る。これらのメモリセルＭＴは、共通に副ソース線ＳＳ
Ｌに接続され、この副ソース線ＳＳＬは、ソース線選択
トランジスタＳＳＴを介して主ソース線ＭＳＬに接続さ
れる。ソース線選択トランジスタＳＳＴは、ワード線Ｗ
Ｌ上の信号電圧に応答して導通する。
【０１６０】内部データバス６１に対しては、テスト動
作モード時、所定の電圧レベルのテスト電圧Ｖｒを発生
するテスト電圧発生回路６２と、テスト動作モード時、
このテスト電圧発生回路６２からのテスト電圧Ｖｒと内
部データバス６１上の電圧とを比較する判定回路６３を
含む。テスト電圧発生回路６２からのテスト電圧Ｖｒ
は、読出時に選択ビット線に伝達される読出電圧そのも
のであってもよく、またこの読出電圧よりも低いたとえ
ば＋０．５Ｖ程度の接地電圧よりも少し高い電圧であっ
てもよい。次に、この図２９に示す不揮発性半導体記憶
装置のオーバーローＶｔｈメモリセル検出動作について
説明する。
【０１６１】まずテストモード動作時においては、テス
ト電圧発生回路６２が活性化され、所定電圧レベルのテ
スト電圧Ｖｒを発生する。列選択信号Ｙ１〜Ｙｎは、こ
のテスト動作モード時、すべて同時に選択状態へ駆動さ
れ、主ビット線ＭＢＬ１〜ＭＢＬｎへテスト電圧Ｖｒが
伝達される。この状態においては、セクション選択信号
φｓは非活性状態にある。所定時間経過し、主ビット線
ＭＢＬ１〜ＭＢＬｎがテスト電圧Ｖｒレベルに充電され
ると、列選択信号Ｙ１〜Ｙｎをすべて非選択状態に設定
し、主ビット線ＭＢＬ１〜ＭＢＬｎをフローティング状
態に設定する。次いで、所定期間セクション選択信号φ
ｓを活性化し、セクション選択トランジスタＳＧ１〜Ｓ
Ｇｎをオン状態へ駆動する。これにより、主ビット線Ｍ
ＢＬ１〜ＭＢＬｎに充電された電荷が、対応の副ビット
線ＳＢＬ１〜ＳＢＬｎへ伝達される。ワード線ＷＬは、
すべて非選択状態とし、その電圧レベルは接地電圧（０
Ｖ）レベルに保持する。その状態において、メモリセル
にオーバーローＶｔｈ状態（過書込状態）のメモリセル
が存在する場合、このオーバーローＶｔｈ状態のメモリ
セルを介して、副ビット線に伝達された電荷が、副ソー
ス線ＳＳＬに流れる。副ソース線ＳＳＬは、ワード線Ｗ
Ｌと同程度の長さを有しており、またソース線選択トラ
ンジスタＳＳＴもオフ状態であるため、副ソース線ＳＳ
Ｌの電圧レベルが上昇する。これにより、オーバーロー
Ｖｔｈ状態のメモリセルが接続する副ビット線に対して
設けられた主ビット線の電圧レベルが低下する。この副
ビット線と主ビット線との接続を所定時間（たとえば１
００ｎｓ程度）行なった後、次いで列選択信号Ｙ１〜Ｙ
ｎを順次選択状態へ駆動し、主ビット線ＭＢＬ１〜ＭＢ
Ｌｎを順次内部データ線６１に接続する。判定回路６３
は、この内部データ６１上に主ビット線から伝達された
電圧を、テスト電圧Ｖｒと比較し、この比較結果に従っ
て、オーバーローＶｔｈ状態のメモリセルが存在するか
否かを示す信号Ｐ／Ｆを発生する。
【０１６２】図３０は、主ビット線、副ビット線および
副ソース線の容量分布を示す図である。図３０におい
て、主ビット線ＭＢＬには、寄生容量Ｃａが存在し、副
ビット線ＳＢＬには、寄生容量Ｃｂが存在し、副ソース
線ＳＳＬには、寄生容量Ｃｃが存在する。ワード線電圧
は、非選択状態の０Ｖであり、メモリセルＭＴが正常な
場合、副ビット線ＳＢＬから副ソース線ＳＳＬへの電流
経路は遮断される。したがって、この場合、主ビット線
ＭＢＬ上の電圧Ｖ１はの次式で表わされる。
【０１６３】Ｖ１＝Ｖｒ・Ｃａ／（Ｃａ＋Ｃｂ）〜Ｖｒ ここで、副ビット線ＳＢＬの寄生容量Ｃｂの容量値は、
主ビット線ＭＢＬの寄生容量Ｃａの容量値に比べて無視
できる程度であるとして近似している。
【０１６４】一方、メモリセルＭＴが、オーバーローＶ
ｔｈ状態の場合、副ビット線ＳＢＬから副ソース線ＳＳ
Ｌへ電流が流れる。したがってこの場合、主ビット線Ｍ
ＢＬ上の電圧Ｖ２は、次式で表わされる。
【０１６５】 Ｖ２＝Ｖｒ・Ｃａ／（Ｃａ＋Ｃｂ＋Ｃｃ）〜Ｖｒ／２ ここで、主ビット線ＭＢＬと副ソース線ＳＳＬの寄生容
量ＣａおよびＣｃの容量値は互いに等しいとして近似し
ている。したがって、この電圧Ｖ１およびＶ２を検出す
ることにより、選択行において、オーバーローＶｔｈ状
態のメモリセルが存在するか否かを識別することができ
る。
【０１６６】なお、図２９に示す配置において、テスト
電圧発生回路６２および判定回路６３は、内部データ線
６１を介して主ビット線ＭＢＬ１〜ＭＢＬｎに接続され
ている。これに代えて、主ビット線ＭＢＬ１〜ＭＢＬｎ
それぞれに対し、テスト電圧発生回路および判定回路を
設け、これらのテスト電圧発生回路および判定回路を、
択一的に各対応の主ビット線に接続する構成が用いられ
てもよい。内部データ線の寄生容量の影響を受けること
なく、正確に主ビット線ＭＢＬ１〜ＭＢＬｎの電圧レベ
ルを判定することができる。
【０１６７】この判定回路６３としては、通常の比較回
路が用いられればよい。また、テスト電圧発生回路６２
としては、読出時に選択ビット線に与えられる電圧を発
生する回路が用いられてもよく、またダイオードなどを
用いた定電圧発生回路が用いられてもよい。
【０１６８】［変形例］図３１は、この発明の実施の形
態４の変形例の構成を示す図である。図３１において
は、ビット線１−１〜１−ｍそれぞれに対応して、容量
素子Ｃ１〜Ｃｍが設けられる。ビット線１−１〜１−ｍ
は、それぞれ列選択信号Ｙ１〜Ｙｎに応答して導通する
列選択ゲートＹＧ１〜ＹＧｍを介して内部データ線６５
に接続される。また、他方端において、これらのビット
線１−１〜１−ｍは、テストモード指示信号ＴＥに応答
して導通するスイッチング素子ＳＷ１〜ＳＷｍを介して
容量素子Ｃ１〜Ｃｍに接続される。これらの容量素子Ｃ
１〜Ｃｍは、テスト電圧発生回路６２からのテスト電圧
Ｖｒを、スイッチング素子ＳＷａを介して受ける。スイ
ッチング素子ＳＷａは、補のテストモード指示信号ＺＴ
Ｅに応答して導通する。内部データ線６５には、テスト
電圧発生回路６２からのテスト電圧Ｖｒと選択ビット線
の電圧とを比較する判定回路６３が設けられる。
【０１６９】この図３１に示す配置においては、テスト
動作モード時、まず、スイッチング素子ＳＷａが導通状
態となり、一方、スイッチング素子ＳＷ１〜ＳＷｍが非
導通状態となる。この状態において、テスト電圧発生回
路６２からのテスト電圧Ｖｒにより、容量素子Ｃ１〜Ｃ
ｍが充電される。これらの容量素子Ｃ１〜Ｃｍの充電動
作が完了すると、次いで、スイッチング素子ＳＷ１〜Ｓ
Ｗｍが導通し、スイッチング素子ＳＷａが非導通状態と
され、容量素子Ｃ１〜Ｃｍの充電電荷が、対応のビット
線１−１〜１ｍに伝達される。ビット線１−１〜１ｍに
は、それぞれ、メモリセルが接続している。オーバーロ
ーＶｔｈ状態（過消去状態）のメモリセルが存在する場
合、この過消去状態のメモリセルを介してビット線上へ
伝達された電荷が対応の副ソース線上に伝達される。し
たがって、先の図２９および図３０に示す配置と同様、
オーバーローＶｔｈ状態のメモリセルが接続するビット
線の電圧が、テスト電圧Ｖｒのレベルよりも低下する。
所定時間が経過すると、列選択信号Ｙ１〜Ｙｍを順次選
択状態へ駆動し、判定回路６３にビット線１−１〜１−
ｍを順次接続して、判定動作を行なわせる。
【０１７０】図３１に示すような、ＮＯＲ型フラッシュ
メモリの構成においても、各ビット線に対応して容量素
子を設け、この容量素子の充電電荷を利用することによ
り、ソース線選択トランジスタが設けられる構成におい
ても、過消去状態のメモリセルが存在するか否かを容易
に識別することができる。ここで、この図３１に示す配
置においても、ワード線は、テスト動作モード時すべて
非選択状態に保持する。
【０１７１】以上のように、この発明の実施の形態４に
従えば、所定電圧レベルに充電された容量手段（容量素
子または主ビット線）の電荷をビット線または副ビット
線に伝達して、ビット線または主ビット線の電圧レベル
が低下するか否かを判別するように構成しているため、
ソース線選択トランジスタを用いる場合においても、正
確に、オーバーローＶｔｈ状態のメモリセルが存在する
か否かを識別することができる。
【０１７２】［実施の形態５］図３２は、この発明の実
施の形態５の不揮発性半導体記憶装置の要部の構成を示
す図である。図３２においては、ＮＯＲ回路フラッシュ
メモリのアレイ部および周辺部の構成を概略的に示す。
図３２において、ビット線１−１〜１−ｍは、列選択信
号Ｙ１〜Ｙｍに応答して導通する列選択ゲートＹＧ１〜
ＹＧｍを介して内部データ線７１に接続される。内部デ
ータ線７１には、テスト動作モード時、テスト電圧Ｖｒ
を発生するテスト電圧発生回路７２およびこの内部デー
タ線７１上の電圧と、分圧回路７３から与えられる電圧
Ｖｒ／２とを比較する判定回路７４を含む。テスト電圧
発生回路７２は、非活性状態時においては、出力ハイイ
ンピーダンス状態に設定される。分圧回路７３は、テス
ト電圧発生回路７２から発生されるテスト電圧Ｖｒを、
分割比２で分圧する。
【０１７３】図３２においては、ビット線１−１〜１−
ｍと交差するワード線ＷＬおよびそれに対応して配置さ
れる副ソース線ＳＳＬを代表的に示す。この副ソース線
ＳＳＬは、ワード線ＷＬ上の信号電圧に応答して導通す
るソース線選択トランジスタＳＳＴを介して主ソース線
ＭＳＬに接続される。次に、この図３２に示す不揮発性
半導体記憶装置の動作について図３３に示す信号波形図
を参照して説明する。ここで、図３３においては、ビッ
ト線１−１および１−２にオーバーローＶｔｈ状態のメ
モリセルが存在するか否かを判定する動作時の信号波形
を示す。まず、時刻ｔ０において、テスト電圧発生回路
７２を活性化し、所定の電圧レベルのテスト電圧Ｖｒを
発生して内部データ線７１上に伝達する。
【０１７４】次に、時刻ｔ１において、列選択信号Ｙ１
を選択状態へ駆動して、列選択ゲートＹＧ１をオン状態
として、テスト電圧Ｖｒをビット線１−１上に伝達し、
ビット線１−１をテスト電圧Ｖｒのレベルに充電する。
【０１７５】所定期間（ビット線１−１の充電に要する
時間）が経過すると、時刻ｔ２において、テスト電圧発
生回路７２が非活性化され、出力ハイインピーダンス状
態に設定される。この状態において、列選択信号Ｙ１は
依然活性状態を維持する。
【０１７６】次いで、時刻ｔ３において、列選択信号Ｙ
２を活性化し、列選択ゲートＹＧ２をオン状態とし、ビ
ット線１−１および１−２を電気的に接続する。この状
態において、ビット線１−１に充電された電荷が、ビッ
ト線１−２に伝達される。このビット線１−１および１
−２間の電荷の移動を行なわせるのに必要な期間が経過
すると、時刻ｔ４において列選択信号Ｙ１が非選択状態
へ駆動され、列選択ゲートＹＧ１がオフ状態となる。
【０１７７】列選択ゲートＹＧ２をオン状態とした状態
で、判定回路７４を活性化し、内部データ線７１上の電
圧レベルが、分圧回路７３からの電圧Ｖｒ／２と比較さ
れ、時刻ｔ５において、判定回路７４からこの判定結果
を示す信号Ｐ／Ｆが確定状態となる。判定動作が完了す
ると、時刻ｔ６において、列選択信号Ｙ２が非選択状態
へ駆動され、ビット線１−２に対するオーバーローＶｔ
ｈ状態（過消去状態）のメモリセルの有無の検出動作が
完了する。
【０１７８】ビット線Ｙ１に対する判定動作を行なう場
合には、列選択信号Ｙ１およびＹ２の活性化シーケンス
が逆転される。すなわち、先に列選択信号Ｙ２が所定期
間活性状態とされ、次いで列選択信号Ｙ１が所定期間活
性状態とされる。次に、判定回路７４の判定動作につい
て説明する。
【０１７９】（ｉ） ビット線１−１および１−２がと
もに正常なとき：この場合、ビット線１−１および１−
２が接続されたとき、ビット線１−１に充電された電荷
が、ビット線１−２に伝達されるだけである。したがっ
て、図３４に示すように、ビット線容量ＣＢにより電荷
の分割が行なわれる。したがって、ビット線１−１およ
び１−２は、その電圧レベルがＶｒ／２となる。判定回
路７４は、このビット線１−２の充電電圧が、Ｖｒ／２
の電圧レベルであると、ビット線１−２には、オーバー
ローＶｔｈ状態のメモリセルが存在しないと判定する。
【０１８０】（ｉｉ） 一方のビット線が不良のとき：
ビット線１−１にオーバーローＶｔｈ状態のメモリセル
が接続する場合には、図３５（Ａ）に示すように、ビッ
ト線１−１には、ビット線容量ＣＢと、副ソース線の容
量ＣＳが並列に接続される。これは、ワード線がすべて
非選択状態にあり、ソース線選択トランジスタが、すべ
てオフ状態にあるためである。ビット線１−２が、正常
であり、オーバーローＶｔｈ状態のメモリセルが接続さ
れていない場合、ビット線１−２の容量ＣＢのみがビッ
ト線電圧に影響を及ぼす。したがって、この場合、ビッ
ト線１−１および１−２の充電電圧Ｖ１は、次式で与え
られる。
【０１８１】 Ｖ１＝Ｖｒ・（ＣＢ＋ＣＳ）／（２・ＣＢ＋ＣＳ） この電圧Ｖ１は、分圧回路からの電圧Ｖｒ／２よりも高
い電圧レベルである。
【０１８２】一方、ビット線１−２において、オーバー
ローＶｔｈ状態のメモリセルが接続される場合、図３５
（Ｂ）に示すように、このビット線の１−１の容量ＣＢ
に蓄積された電荷が、ビット線１−２の寄生容量ＣＢ＋
ＣＳに分配される。したがって、この状態においては、
充電電圧Ｖ２は、次式で与えられる。
【０１８３】Ｖ２＝Ｖｒ・ＣＢ／（２・ＣＢ＋ＣＳ） この電圧レベルは、分圧回路７３から出力される電圧Ｖ
ｒ／２よりも低い電圧レベルである。判定回路７４は、
このビット線１−２の充電電圧が、充電電圧Ｖｒ／２と
異なる場合には、ビット線１−１および１−２の一方
に、オーバーローＶｔｈ状態のメモリセルが存在すると
判定し、かつその充電電圧が、電圧Ｖ１およびＶ２のい
ずれであるかに従って、オーバーローＶｔｈ状態のメモ
リセルが存在するビット線を識別する。この場合の識別
方法としては、別の方法も可能であるが、これは後に説
明する。
【０１８４】（ｉｉｉ） ビット線１−１および１−２
がともに不良のとき：ビット線１−１の充電時におい
て、同じ副ソース線に接続するメモリセルがオーバーロ
ーＶｔｈ状態の場合には、ビット線１−１充電時におい
て、この共通の副ソース線が充電される。したがって、
この状態においては、図３５（Ａ）と同じ状態となる。
一方、異なる行においてオーバーローＶｔｈ状態のメモ
リセルが存在し、ビット線１−１において、充電される
副ソース線とビット線１−２において充電される副ソー
ス線とが異なる場合、図３６に示すように、ビット線１
−１および１−２の寄生容量は、ともにビット線容量Ｃ
Ｂおよび副ソース線容量ＣＳとなり、充電電圧は、中間
電圧Ｖｒ／２の電圧レベルとなる。このような状態で
も、副ソース線の容量ＣＳは十分大きいため、ビット線
の充電時間を正常なビット線を充電するのに要する時間
に設定することにより、異常を判別することができる。
すなわち、図３３に示す充電期間（時刻ｔ２と時刻ｔ１
の間の期間）をビット線の充電のみに要する期間に設定
することにより、ビット線および副ソース線の充電電圧
がテスト電圧Ｖｒより低い電圧Ｖｒ′の電圧レベルとな
る。したがって、このビット線１−２および１−１の接
続後の充電電圧レベルが、Ｖｒ′／２の電圧レベルとな
り、中間電圧Ｖｒ／２の電圧レベルより低くなり、正確
に、電圧レベルの判定を行なうことができる。
【０１８５】図３５（Ａ）に示す構成において、ビット
線１−１の充電時において、ビット線容量ＣＢおよび副
ソース線容量ＣＳが同程度の大きさの場合、ビット線１
−１の充電時の充電電圧Ｖｒ′は、Ｖｒ／２程度とな
り、ビット線１−１および１−２の接続時の充電電圧Ｖ
１は、図３５（Ａ）において（）内に示すように中間電
圧Ｖｒ／２よりも低くなる。したがって、この場合にお
いても、ビット線１−１および１−２のいずれかが不良
であることを判別することができる。すなわち、ビット
線１−１および１−２それぞれを電荷供給源としてテス
トを行なうことにより、いずれが不良ビット線であるか
を識別することができる。
【０１８６】また、この場合、判定回路７４は、単に分
圧回路７３からの中間電圧Ｖｒ／２とビット線充電電圧
との高低を判定するだけでよく、回路構成が簡略化され
る。
【０１８７】図３７は、この発明の実施の形態５におけ
る列選択信号の発生部の構成を概略的に示す図である。
図３７において、列選択信号発生部は、テストモード指
示信号ＴＥＭに応答して活性化され、所定のシーケンス
で列アドレスを発生するアドレス発生回路７５と、テス
トモード指示信号ＴＥＭの活性化に応答して活性化さ
れ、このアドレス発生回路７５から与えられるアドレス
を充電ビット線特定アドレスとして受けて対応の列およ
び隣接列を指定するアドレス信号を所定のタイミングで
生成するアドレス制御回路７６と、このアドレス制御回
路７６からのアドレス信号に従ってスタティックにデコ
ード動作を行なって列選択信号Ｙを生成するコラムデコ
ーダ７７を含む。
【０１８８】アドレス発生回路７５およびアドレス制御
回路７６は、テストモード指示信号ＴＥＭの活性化に応
答して活性化され、所定のタイミングで列アドレス信号
をコラムデコーダ７７へ与える。コラムデコーダ７７
は、単に、このアドレス制御回路７６から与えられた列
アドレスをスタティックにデコードして列選択信号Ｙを
生成する。このアドレス発生回路７５およびアドレス制
御回路７６は、また書込／消去動作モード時において利
用されてもよい。通常のデータ読出を行なう動作モード
時においては、コラムデコーダ７７へは、図示しないコ
ラムアドレス入力バッファからの列アドレス信号が与え
られる。
【０１８９】［変更例１］図３８は、この発明の実施の
形態５の変更例１の構成を概略的に示す図である。この
図３８に示す構成においては、ビット線１−１〜１−ｍ
が、上側ビット線１−１ｕ〜１−ｍｕおよび下側ビット
線１−１ｌ〜１−ｍｌに、分離ゲートＩＧ１ｕ〜ＩＧｍ
ｕおよびＩＧ１ｌ〜ＩＧｍｌにより分割される。これら
の分離ゲートＩＧ１ｕ〜ＩＧｍｕと対応の分離ゲートＩ
Ｇ１ｌ〜ＩＧｍｌの接続ノードへは、スイッチング素子
７２ｂを介してテスト電圧発生回路７２ａからのテスト
電圧しＶｒが伝達される。テスト電圧発生回路７２ａの
発生するテスト電圧Ｖｒは、また分圧回路７２を介して
判定回路７３へ与えられる。
【０１９０】この図３８に示す構成においては、スイッ
チング素子７２ｂがテスト指示信号ＴＥの活性化に応答
して導通し、テスト電圧発生回路７２ａからのテスト電
圧Ｖｒを各分離ゲートの接続ノードへ伝達する。分離ゲ
ートＩＧ１ｕ〜ＩＧｍｕおよびＧＩ１ｌ〜ＩＧｍｌの接
続ノードの電圧が安定化すると、次いで図示しない制御
回路の制御のもとに、制御信号φＡが活性状態とされ、
分離ゲートＩＧ１ｕ〜ＩＧｍｕがオン状態となり、上側
ビット線１−１ｕ〜１−ｍｕがテスト電圧Ｖｒレベルに
充電される。この充電が所定期間行なわれると、次い
で、テスト指示信号ＴＥが非活性化され、ビット線１−
１ｕ〜１−ｍｕはフローティング状態に設定される。こ
の状態で、次いで制御信号φＡおよびφＢがともにオン
状態となり、上側ビット線１−１ｕ〜１−ｍｕが対応の
下側ビット線１−１ｌ〜１−ｍｌに電気的に接続され、
電荷が伝達される。所定期間、制御信号φＡおよびφＢ
を活性状態に保持した後、両制御信号φＡおよびφＢを
非活性状態へ駆動する。
【０１９１】次いで、列選択信号Ｙ１〜Ｙｍを順次選択
状態へ駆動し、上側ビット線１−１ｕ〜１−ｍｕの充電
電圧レベルを判定回路７３で判定する。この判定回路７
３の判定動作は、先に説明した判定回路７３の判定動作
と同じである。上側ビット線または下側ビット線におい
てオーバーローＶｔｈ状態のメモリセルが存在する場
合、そのビット線の充電電圧は、中間電圧Ｖｒ／２より
も低い電圧レベルである。これにより、ビット線単位で
オーバーローＶｔｈ状態のメモリセルが存在するか否か
を判定することができる。
【０１９２】なお、この変更例１の構成においても、テ
スト電圧発生回路７２ａからのテスト電圧Ｖｒによる充
電時間を適当な値に設定することにより、オーバーロー
Ｖｔｈ状態のメモリセルを介して副ソース線がテスト電
圧Ｖｒレベルにまで充電されるのを防止することができ
る。テストモード時以外においては、制御信号φＡおよ
びφＢはともに活性状態にあり、分離ゲートＩＧ１ｕ〜
ＩＧｍｕおよびＩＧ１Ｌ〜ＩＧｍｌは、すべてオン状態
に保持される。
【０１９３】この図３８に示す構成の場合、上側ビット
線および下側ビット線のいずれにオーバーローＶｔｈ状
態のメモリセルが存在するかを判定することはできな
い。しかしながら、ビット線単位で、オーバーローＶｔ
ｈ状態のメモリセルが存在するか否かは判定することが
できる。
【０１９４】［変更例２］図３９は、この発明の実施の
形態５の変更例２の構成を概略的に示す図である。図３
９に示す構成において、セクタ８０および８１が、ロー
カルデータバス８２を共有するように配置される。セク
タ８０は、行列状に配列されるメモリセルを有するメモ
リセルアレイ８０ａと、図示しないコラムデコーダから
の列選択信号に従ってメモリセルアレイ８０ａの列を選
択するＹゲート回路８０ｂを含む。セクタ８１は、行列
状に配列されるメモリセルを有するメモリセルアレイ８
１ａと、図示しないコラムデコーダからの列選択信号に
従ってメモリセルアレイ８１ａの選択列をローカルデー
タバス８２に接続するＹゲート回路８１ｂを含む。ロー
カルデータバス８２には、データの書込／読出を行なう
ための書込／センスアンプ回路８４が設けられ、かつテ
スト回路８３が設けられる。このテスト回路８３は、上
で説明した、テスト電圧発生回路、分圧回路および判定
回路を含む（図３２および図３８参照）。
【０１９５】書込／センスアンプ回路８４は、セクタ選
択ゲート８５を介してグローバルデータバス８６に接続
される。このセクタ選択ゲート８５は、そのゲートにセ
クタ選択信号φｓｅｃを受ける。
【０１９６】この図３９に示す構成の場合、Ｙゲート回
路８０ｂおよび８１ｂに含まれるＹゲートを選択的にロ
ーカルデータバス８２に接続し、一方のセクタの上のビ
ット線のテスト回路８３からのテスト電圧レベルの充電
および両セクタのビット線の接続を行ない、他方のセク
タのビット線の充電電圧のレベルの判定を行なう。この
テスト回路８３による電圧レベル判定動作は、図３２に
おいて示したものと同じである。同じメモリセルアレイ
内の隣接列または同一ビット線における充電電圧を利用
するのではなく、隣接セクタに含まれるメモリセルアレ
イのビット線の充電電圧を利用する。この場合において
も、各ビット線は、同じ容量値を有するため、正常ビッ
ト線であれば、充電電圧は中間電圧Ｖｒ／２の電圧レベ
ルとなり、同様の判定動作を行なうことができる。
【０１９７】以上のように、この発明の実施の形態５に
従えば、ビット線の充電電圧を利用して対応のビット線
が所定電圧レベルに充電されるか否かを判定し、該判定
結果に従って、オーバーローＶｔｈ状態（過消去状態）
のメモリセルが存在するか否かを判定しているために、
簡易な回路構成で、容易にオーバーローＶｔｈ状態のメ
モリセルの有無を判定することができる。
【０１９８】［実施の形態６］図４０は、この発明の実
施の形態６に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図４０において、内部データ線７１と
別にテスト信号線９２ａおよび９２ｂが設けられる。ビ
ット線１−１〜１−ｍは、テスト列選択信号ＴＹ１〜Ｔ
Ｙｋに応答して導通するテスト列選択ゲートＴＧ１〜Ｔ
Ｇｍを介してテスト信号線９２ａおよび９２ｂに接続さ
れる。テスト列選択信号ＴＹ１〜ＴＹｋは、２列のビッ
ト線に対し共通に発生され、２列のビット線が同時に選
択されてテスト信号線９２ａおよび９２ｂにそれぞれ接
続される。
【０１９９】テスト信号線９２ａおよび９２ｂに対し
て、さらに、テストモード指示信号ＴＥの活性化時導通
し、テスト電圧発生回路９０からのテスト電圧をテスト
信号線９２ａおよび９２ｂに伝達するトランスファゲー
ト７９と、テスト信号線９２ａおよび９２ｂ上の信号電
圧を比較する比較回路９１が設けられる。他の構成は、
図３２に示す構成と同じであり、対応する部分には同一
の参照番号を付す。
【０２００】この図４０に示す構成においては、通常動
作モード時に用いられる列選択信号Ｙ１〜Ｙｍは用いら
れない。テスト専用に設けられた信号線９２ａおよび９
２ｂを介してビット線の充電および充電電圧のレベルの
判定が行なわれる。次に、この図４０に示す不揮発性半
導体記憶装置の動作を図４１に示す信号波形図を参照し
て説明する。
【０２０１】時刻ｔ０においてテスト電圧発生回路９０
が活性化され、出力ハイインピーダンス状態から解放さ
れてテスト電圧Ｖｒを生成する。適当なタイミングで、
テストモード指示信号ＴＥが活性状態となると、トラン
スファゲートがオン状態となり、テスト信号線９２ａお
よび９２ｂには、同じ電圧レベルのテスト電圧Ｖｒが伝
達される。
【０２０２】時刻ｔ１においてテスト列選択信号ＴＹ１
が選択状態へ駆動され、テスト列選択ゲートＴＧ１およ
びＴＧ２が導通し、ビット線１−１および１−２はテス
ト信号線９２ａおよび９２ｂにそれぞれ接続される。こ
のように、ビット線１−１および１−２が、それぞれテ
スト電圧Ｖｒレベルに充電される。
【０２０３】所定時間が経過すると、時刻ｔ２におい
て、このテスト電圧発生回路９０が非活性化されて出力
ハイインピーダンス状態となり、またトランスファゲー
ト７９もテストモード指示信号ＴＥの非活性化に応答し
て非導通状態となり、ビット線ＴＹ１およびＴＹ２に対
する充電動作が完了する。
【０２０４】この状態において、時刻ｔ３においてテス
ト列選択信号ＴＹ２が選択状態へ駆動され、ビット線１
−１および１−２が、それぞれ、ビット線１−３および
１−４に電気的に接続され、これらの間で電荷が移動す
る。
【０２０５】次いで、時刻ｔ４においてテスト列選択信
号ＴＹ１を非選択状態へ駆動し、テスト列選択ゲートＴ
Ｇ１およびＴＧ２をオフ状態とする。一方、テスト列選
択信号ＴＹ２は活性状態にあり、テスト列選択ゲートＴ
Ｇ３およびＴＧ４はオン状態にある。ビット線１−３お
よび１−４は、それぞれ、テスト信号線９２ａおよび９
２ｂに接続されており、これらのテスト信号線９２ａお
よび９２ｂの電圧レベルは、ビット線１−３および１−
４それぞれの充電電圧レベルに応じた電圧レベルに到達
する。
【０２０６】次いで、このテスト信号線９２ａおよび９
２ｂの電圧レベルが安定化すると、時刻ｔ４において比
較回路９１が活性化されて、信号線９２ａおよび９２ｂ
の信号電圧の比較を行ない、その比較結果に基づいて出
力信号Ｐ／Ｆを駆動する。
【０２０７】ビット線１−１〜１−４がすべて正常状態
にあり、オーバーローＶｔｈ状態のメモリセルが存在し
ない場合には、ビット線１−３および１−４は、中間電
圧Ｖｒ／２の電圧レベルにプリチャージされる。比較回
路９１は、このビット線１−３および１−４の電圧レベ
ルが同じ場合には、正常であると判定する。
【０２０８】一方、ビット線１−１および１−２が正常
であり、またビット線１−３および１−４の一方が異常
（オーバーローＶｔｈ状態のメモリセルが接続される状
態）の場合には、ビット線１−３および１−４の電圧レ
ベルに差が生じる。この差を比較回路９１で検出するこ
とにより、ビット線１−３および１−４のいずれに、オ
ーバーローＶｔｈ状態のメモリセルが接続するかを判定
する。
【０２０９】図４０に示す配置において、対をなすビッ
ト線がともに不良であり、オーバーローＶｔｈ状態のメ
モリセルが接続する場合には、比較回路９１からは、同
じ電圧レベルであることを示す信号が出力される。
【０２１０】この図４０に示すように、データバスと別
に、テスト電圧発生回路および比較回路を設けて、対を
なすビット線の充電電圧のレベルを比較することによ
り、容易に、オーバーローＶｔｈ状態のメモリセルの存
在を検出することができる。
【０２１１】なお、このテスト列選択信号ＴＹ１〜ＴＹ
ｋの発生態様は、単に図３７に示す構成において、最下
位列アドレスビットを縮退状態に設定することにより容
易に実現される。また、１行のメモリセルから複数のメ
モリセルを同時に選択して多ビットデータを読出す構成
の場合、テスト信号線として内部データバス線が用いら
れてもよい。
【０２１２】［変更例］図４２は、この発明の実施の形
態６の変更例の構成を概略的に示す図である。図４２に
おいては、２つのセクション９５および９６の要部の構
成を示す。セクション９５は、行列状に配列される複数
のメモリセルを有するメモリセルアレイ９５ａと、この
メモリセルアレイ９５ａのアドレス指定された列を選択
するためのＹゲート回路９５ｂと、テスト動作モード
時、このメモリセルアレイ９５ａにおいて２列を同時に
選択してテスト信号バス９７に接続するテストゲート回
路９５ｃを含む。テストゲート回路９５ｃは、図４０に
示すテスト列選択ゲートＴＧ１〜ＴＧｍと等価である。
【０２１３】セクション９６は、行列状に配列される複
数のメモリセルを有するメモリセルアレイ９６ａと、ア
ドレス指定された列を選択するためのＹゲート回路９６
ｂと、テスト動作モード時、同時に２列を選択してテス
ト信号バス９７に接続するテストゲート回路９６ｃを含
む。このテストデータバス９７には、テスト動作モード
時、所定の電圧レベルの電圧を発生するテスト電圧発生
回路９３と、このテスト信号バス９７上の信号電圧を比
較する比較回路９４が設けられる。テスト信号バス９７
は、２ビットの信号線を有し、テストゲート回路９５ｃ
および９６ｃによりそれぞれ選択された２列のビット線
と電気的に接続される。
【０２１４】この図４２に示す構成においては、メモリ
セルアレイ９５ａおよび９６ａの一方の２列のビット線
に対しテスト電圧発生回路９３からのテスト電圧の充電
が行なわれる。この充電の後、メモリセルアレイ９５ａ
および９６ａの２列のビット線間の相互接続が行なわれ
る。続いて、他方のメモリセルアレイにおける２列のビ
ット線の信号電圧を、テスト信号バス９７上に伝達し
て、比較回路９４により比較する。
【０２１５】この図４２に示すように、メモリセルアレ
イ９５ａおよび９６ａ双方に充電を行なう構成として
も、同様の効果を得ることができる。
【０２１６】以上のように、この発明の実施の形態６に
従えば、２本のビット線単位で充電および充電電圧レベ
ルの検出を行なうように構成しているため、テスト時間
が短縮されるとともに、正確な判定動作が可能となる。
【０２１７】［実施の形態７］図４３は、この発明の実
施の形態７の不揮発性半導体記憶装置の要部の構成を概
略的に示す図である。図４３においては、４本のワード
線ＷＬａ〜ＷＬｄに関連する部分の構成を示す。ワード
線ＷＬａおよびＷＬｂが副ソース線ＳＳＬａを共有し、
ワード線ＷＬｃおよびＷＬｄが、ソース線ＳＳＬｂを共
有する。ワード線ＷＬａ〜ＷＬｄおよび副ソース線ＳＳ
Ｌａ〜ＳＳＬｂに対応して、メモリセルＭＴおよびソー
ス線選択トランジスタＳＳＴが設けられる。ソース線選
択トランジスタＳＳＴは、対応のワード線が選択状態へ
駆動されるし、主ソース線ＭＳＬからの接地電圧を対応
の副ソース線へ伝達する。
【０２１８】ワード線ＷＬａ〜ＷＬｄに対し、与えられ
たアドレス信号にデコードして、対応のワード線を選択
状態へ駆動するワード線選択回路１００ａ〜１００ｄが
それぞれ設けられる。ワード線選択回路１００ａ〜１０
０ｄの各々は、与えられたアドレス信号をデコードする
ＮＡＮＤ型デコード回路ＮＤと、このＮＡＮＤ型デコー
ド回路ＮＤの出力信号を反転して、対応のワード線を選
択状態へ駆動するワード線ドライブ回路ＷＤを含む。Ｎ
ＡＮＤ回路デコード回路ＮＤおよびワード線ドライブ回
路ＷＤは、電源電圧Ｖｃｃ（３．３Ｖ）および接地電圧
を両動作電源電圧として動作する。
【０２１９】ワード線ＷＬａ〜ＷＬｄの他方側におい
て、選択ワード線と対をなすワード線を負電圧レベルへ
駆動する負電圧駆動回路１０２ａ〜１０２ｄが設けられ
る。ワード線負電圧駆動回路１０２ａ〜１０２ｄの各々
は、与えられたアドレス信号をデコードするＮＡＮＤ型
デコード回路ＮＧと、このＮＡＮＤ型デコード回路ＮＧ
の出力信号を反転するレベル変換機能を有するインバー
タ回路ＬＧと、レベル変換機能付インバータ回路ＬＧの
出力信号に従って対応のワード線へ負電圧Ｖｎを伝達す
るｎチャネルＭＯＳトランジスタＮＷＴを含む。
【０２２０】ＮＡＮＤ型デコード回路ＮＧは、電源電圧
Ｖｃｃおよび接地電圧を両動作電源電圧として動作す
る。レベル変換機能付インバータ回路ＬＧは、接地電圧
（０Ｖ）と負電圧Ｖｎを両動作電源電圧として動作し、
ＮＡＮＤ型デコード回路ＮＧの出力信号の振幅を、０Ｖ
と負電圧Ｖｎの間の振幅に変換する。
【０２２１】ワード線選択回路１００ａ〜１００ｄとワ
ード線負電圧駆動回路１０２ａ〜１０２ｄにおいては、
与えられるロウアドレス信号の最下位ビットが対をなす
ワード線において入れ換えられる。すなわち、ワード線
選択回路１００ａによりワード線ＷＬａが選択されて、
電源電圧Ｖｃｃレベルにこの選択ワード線ＷＬａに駆動
されるとき、ワード線負電圧駆動回路１０２ｂが選択さ
れ、ワード線ＷＬｂに負電圧Ｖｎを伝達する。非選択ワ
ード線ＷＬｃおよびＷＬｄは、ワード線選択回路１００
ｃおよび１００ｄの出力信号が接地電圧レベルであり、
またワード線負電圧駆動回路１０２ｃおよび１０２ｄ
は、出力ハイインピーダンス状態となるため、接地電圧
レベルに保持される。
【０２２２】より具体的に、たとえばワード線選択回路
１００ａのＮＡＮＤ型デコード回路ＮＤの出力信号がＬ
レベルとなり、選択状態を示すときには、対応のワード
線ドライブ回路ＷＤの出力信号がＨレベルとなる。この
とき、ワード線選択回路１００ｂにおいては、ＮＡＮＤ
型デコード回路ＮＤの出力信号はＨレベルであり、対応
のワード線ドライブ回路ＷＤの出力信号はＬレベルであ
る。一方、ワード線負電圧駆動回路１０２ａにおいて
は、ＮＡＮＤ型デコード回路ＮＧに対して与えられるア
ドレス信号の最下位ビットが異なっているため、ＮＡＮ
Ｄ型デコード回路ＮＧの出力信号がＨレベルとなって、
非選択状態を示し、応じて対応のレベル変換機能付イン
バータ回路ＬＧの出力信号が負電圧ＶｎレベルのＬレベ
ルとなり、ＭＯＳトランジスタＮＷＴはオフ状態とな
る。一方、ワード線負電圧駆動回路１０２ｂにおいて
は、ＮＡＮＤ型デコード回路ＮＧの出力信号がＬレベル
となり、応じて対応のレベル変換機能付インバータ回路
ＬＧの出力信号が接地電圧レベルのＨレベルとなり、Ｍ
ＯＳトランジスタＮＷＴがオン状態となり、ワード線Ｗ
Ｌｂへは、負電圧Ｖｎが伝達される。
【０２２３】したがって、この図４３の示す構成におい
ては、たとえばワード線ＷＬａが選択されたとき、ワー
ド線ＷＬｂが負電圧Ｖｎのレベルに駆動される。ワード
線ＷＬｂに接続されるメモリセルＭＴが、オーバーロー
Ｖｔｈ状態にあっても、そのしきい値電圧Ｖｔｈは、ワ
ード線ＷＬｂ上に伝達される負電圧Ｖｎの電圧レベルよ
りも高く、リーク電流は確実に抑制される。したがっ
て、ビット線ＢＬには、ワード線ＷＬａに接続されるメ
モリセルＭＴによる電流のみが流れ、正確なデータ読出
を行なうことができる。
【０２２４】通常、不揮発性メモリセルにおいて、オー
バーローＶｔｈ状態のメモリセルのしきい値電圧Ｖｔｈ
は、接地電圧（０Ｖ）に近傍に存在する確率が最も高
く、より深い負電圧となる確率は極めて低いため、選択
ワード線ＷＬａ上に伝達される電圧ＶＷＬと符号の反対
の電圧−ＶＷＬ（約−３．３Ｖ）の電圧レベルであれ
ば、確実に、オーバーローＶｔｈ状態のメモリセルのリ
ーク電流は抑制することができる。
【０２２５】メモリセル特性においては、通常、低しき
い値電圧状態のメモリセルのしきい値電圧は、接地電圧
（０Ｖ）と選択ワード線上に伝達される電圧ＶＷＬの間
に分布するように、メモリセルは製造される。しきい値
電圧Ｖｔｈを低くする場合には、ＮＯＲ型フラッシュメ
モリおよびＤＩＮＯＲ型フラッシュメモリにかかわら
ず、ファウラー・ノルドハイムトンネリング電流を利用
している。このファウラー・ノルドハイムトンネリング
電流は、しきい値電圧Ｖｔｈが１Ｖ低下すると、指数関
数的に小さくなる。しきい値電圧Ｖｔｈが低下し、オー
バーローＶｔｈ状態になれば、ファウラー・ノルドハイ
ムトンネリング電流が極めて小さくなり、しきい値電圧
Ｖｔｈの低下が抑制される。
【０２２６】図４４に示すように、低しきい値電圧状態
のメモリセルは、しきい値電圧Ｖｔ０を中心として、極
めて狭い範囲に存在しており、負のしきい値電圧を有す
るメモリセルの個数は極めて少ない。したがって、この
選択ワード線と対をなす（副ソース線を共有する）ワー
ド線上に、負電圧−ＶＷＬを伝達すれば、メモリセルの
しきい値電圧の許容分布範囲が、ＶＷＬから−ＶＷＬの
範囲となり、メモリセルの実際のしきい値電圧の分布よ
りも極めて広い範囲となり、メモリセルのしきい値電圧
Ｖｔｈが、負の電圧−ＶＷＬ以下となる確率はほぼ０と
みなすことができる。したがって確実に、このオーバー
ローＶｔｈ状態のメモリセルのリーク電流は抑制するこ
とができる。
【０２２７】なお、図４３に示す構成において、ワード
線に負電圧を伝達する場合、対応のワード線選択回路が
接地電圧レベルの電圧を伝達している。この場合、ワー
ド線ドライブ回路ＷＤにおいて、対をなすワード線の信
号をゲートに受けるｐチャネルＭＯＳトランジスタを接
地ノードとワード線との間に挿入し、選択ワード線と対
をなすワード線に対して設けられたワード線ドライブ回
路を出力ハイインピーダンス状態にする構成が用いられ
れば、この負電圧伝達時の消費電流は確実に抑制され、
また非選択ワード線を確実に負電圧ＶＮレベルへ駆動す
ることができる。
【０２２８】以上のように、この発明の実施の形態７に
従えば、選択ワード線と対をなす非選択ワード線上に負
電圧を伝達するように構成したため、確実に、副ソース
線を共有するオーバーローＶｔｈ状態のメモリセルをオ
フ状態に設定することができ、正確に、メモリセルデー
タの読出を行なうことができる。
【０２２９】［実施の形態８］図４５は、この発明の実
施の形態８に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図４５においては、４行４列に配列さ
れたメモリセルＭＴを示す。この図４５に示す構成にお
いては、ワード線ＷＬａ〜ＷＬｄそれぞれに対応して、
副ソース線ＳＳＬＤａ〜ＳＳＬＤｄが設けられる。これ
らの副ソース線ＳＳＬＤａ〜ＳＳＬＤｄは、それぞれ対
応のソース線選択トランジスタＳＳＴａ〜ＳＳＴｄを介
して主ソース線ＭＳＬに接続される。
【０２３０】この図４５に示す配置の場合、選択行に対
応して設けられた副ソース線のみが主ソース線ＭＳＬに
接続される。非選択ワード線に対応して設けられた副ソ
ース線は、主ソース線ＭＳＬから切離される。したがっ
て、ワード線選択時、ビット線から主ソース線へ電流が
流れる経路は、選択ワード線に接続されるメモリセルお
よび対応の副ソース線を介する経路のみであり、他の非
選択ワード線に接続されるメモリセルのソース（副ソー
ス線に接続されるノード）はオープン状態となり、その
電流経路は遮断される。したがって、メモリセルデータ
読出時、選択メモリセルのデータを、他のオーバーロー
Ｖｔｈ状態のメモリセルの影響を受けることなく正確に
読出すことができる。
【０２３１】次に、このワード線それぞれに対応して副
ソース線を設ける方法について説明する。
【０２３２】製造方法１：図４６（Ａ）−（Ｃ）を参照
して、以下、第１の副ソース線製造方法について説明す
る。
【０２３３】まず、図４６（Ａ）に示すように、半導体
基板１１０の副ソース線間分離領域１１１を除いて、窒
化膜１１２を形成する。この窒化膜１１２をマスクとし
て、熱酸化処理を施し、図４６（Ｂ）に示すように、熱
酸化膜（ＬＯＣＯＳ膜）１１３を形成する。
【０２３４】次いで、図４６（Ｃ）に示すように、ゲー
ト絶縁膜１１４、フローティングゲートとなる導電層１
１５、および層間分離絶縁膜１１６を順次形成する。層
間絶縁膜１１６は、上層に形成されるワード線（制御電
極）とフローティングゲートとの分離を行なう。
【０２３５】この層間分離絶縁膜１１６上に、ワード線
（制御電極）となる導電層１１７を形成し、さらにその
上層に層間絶縁膜１１８を形成した後パターニングす
る。これらの一連に工程により、メモリセルのゲート構
造が形成される。次いで、このゲート構造をマスクとし
て、イオン注入を行なって、ドレイン領域、ソース領域
および副ソース線を形成する。熱酸化膜１１３が形成さ
れており、領域１１９に形成される副ソース線は、互い
に分離される。これにより、各ワード線に対応して副ソ
ース線を設けることができる。
【０２３６】製造方法２：図４７は、この発明の実施の
形態８の第２の副ソース線製造方法の主要工程を示す図
である。図４７に示すように、半導体基板１１０の表面
に、ゲート構造１２０を形成する。このゲート構造１２
０は、図４６（Ｃ）に示すように、ゲート絶縁膜と、こ
のゲート絶縁膜上層のフローティングゲートとなる導電
層と、フローティングゲート上に、層間分離絶縁膜を介
して形成されるワード線となる導電層と、ワード線導電
層上に形成される層間絶縁膜を含む。これらのゲート構
造１２０を形成した後、ソース領域にイオン注入を行な
うために、メモリセルのドレイン領域に対したとえばレ
ジスト膜からなるマスク１２１を形成する。このときま
た、半導体基板１１０の表面の副ソース線間分離領域１
１１上にたとえばレジスト膜からなるマスク１２２を形
成する。これらのマスク１２１および１２２をマスクと
して、イオン注入を行ない、メモリセルソース領域およ
び副ソース線を形成する。マスク１２２直下の半導体基
板１１０表面には、イオン注入は行なわれない。したが
って、この副ソース線間分離領域１１１は、メモリセル
のゲート構造１２０直下のチャネル領域と同じ不純物濃
度を有する。この副ソース線間分離領域１１１上には、
ゲート電極などは形成されないため、この分離領域１１
１は常時高抵抗状態となる。特に、ソース／副ソース線
領域１１９は、ほとんど電位差はない（オープン状態お
よび接地電圧が伝達される場合いずれにおいても）。し
たがって、この副ソース線間分離領域１１１は、十分
に、このソース／副ソース線領域１１９を電気的に分離
する領域として機能することができる。
【０２３７】製造方法３：図４８（Ａ）および（Ｂ）
は、この発明の実施の形態８の第３の製造方法の各工程
を示す図である。まず、図４８（Ａ）に示すように、半
導体基板１１０表面上に、メモリセルのゲート構造１２
０を形成した後、ソース領域へのイオン注入のために、
メモリセルのドレイン領域を覆うたとえばレジスト膜か
らなるソース注入用マスク１２１を形成する。次いで、
このマスク１２１およびゲート構造１２０をマスクとし
て、たとえばリンまたはヒ素などのＮ型不純物領域を注
入する。これにより、半導体基板１１０のゲート構造１
２０の間の領域１２３上に、不純物領域が形成され、メ
モリセルのソース領域および副ソース線が形成される。
【０２３８】次いで、図４８（Ｂ）に示すように、新た
にたとえばレジスト膜からなるマスク１２４を形成し、
領域１２３におけるメモリセルのソース領域および副ソ
ース線領域を覆う。この状態においては、半導体基板１
１０の分離領域１１１の表面のみが露出する。このマス
ク１２４をマスクとして、領域１２３全体にわたって注
入された不純物（Ｎ型）と逆導電型のたとえばボロンな
どのＰ型不純物をイオン注入する。この分離領域１１１
への逆導電型のドーパントのイオン注入により、分離領
域１１１に先の図４８（Ａ）において注入されたＮ型不
純物が相殺され、分離領域１１１は、等価的に、低不純
物濃度の高抵抗領域となる。この結果、分離領域１１１
は、ソース／副ソース線領域１１９の間の分離領域とし
て機能する。
【０２３９】製造方法４：図４９（Ａ）から図５０
（Ｂ）までは、この発明の実施の形態８の副ソース線分
離の第４の製造方法の工程を示す図である。なお、図４
９（Ａ）に示すように、半導体基板１１０表面に、所定
形状にゲート電極構造１２０を形成する。次いで、ソー
ス／副ソース線領域１２３を除いて、メモリセルドレイ
ン領域１２６およびゲート構造１２０の一部を覆うよう
に、熱酸化に対する耐性のあるたとえば窒化膜等の耐酸
化膜１２５を形成する。この耐酸化膜１２５は、周辺回
路部分のトランジスタ形成領域も同様に覆うように形成
される。
【０２４０】この耐酸化膜１２５およびゲート構造１２
０をマスクとして、領域１２３に対し、ソース分離のた
めのたとえばボロンなどのＰ型ドーパントの注入を行な
う。
【０２４１】次いで、図４９（Ｂ）に示すように、耐酸
化膜１２５をマスクとして、熱酸化処理を施して、領域
１２３に熱酸化膜１２８を形成する。この熱酸化膜１２
８は、後のソース領域および副ソース線形成工程で行な
われるイオン注入に対するマスクとして機能するため、
この膜厚１００ｎｍよりも薄くてもよい。
【０２４２】次いで、図５０（Ａ）に示すように、ソー
ス／副ソース線領域１１９を除いてたとえばレジスト膜
からなるマスク１２９を形成する。副ソース線間の分離
領域となる部分にも、マスク１２９が形成される。この
とき、図示しない周辺回路部においては、熱酸化を防止
するために設けられた窒化膜を除去するため、レジスト
膜は形成されない。このレジスト膜からなるマスク１２
９をマスクとして、熱酸化膜１２８に対するエッチング
を行なう。周辺回路部においては、窒化膜１２５のエッ
チング除去が行なわれるため、熱酸化膜１２８および窒
化膜１２５に対するエッチャントの選択比を調整する必
要がある（エッチャントのエッチングレートの調整）。
【０２４３】なお、図５０（Ａ）においては、窒化膜１
２５を覆うようにマスク１２９が形成されている。しか
しながら、この窒化膜１２５は、単に、ソースへのイオ
ン注入時のマスクとして用いるために残されているだけ
であり、窒化膜１２５は、露出され、エッチング除去さ
れてもよい。後工程におけるソースへのイオン注入時、
新たにレジスト膜を形成すればよい。
【０２４４】このエッチングの後、マスク１２９を除去
すると、図５０（Ｂ）に示すように、ソース／副ソース
線分離領域１１１において熱酸化膜１２８ａが残され、
またゲート構造１２０下部において熱酸化膜１２８ａが
一部取り残される。この状態において、ゲート構造１２
０も、その上層の層間絶縁膜が一部エッチング除去され
ている。しかしながら、後工程で層間絶縁膜が形成され
るため、この段階でワード線となる導電層が露出してい
ても問題はない。
【０２４５】次いで、図４８（Ａ）に示すようなマスク
を用いてソース領域のイオン注入を行ないソース／副ソ
ース線を形成する。このイオン注入時において、分離領
域１１１に形成された熱酸化膜１２８ａがマスクとして
作用し、ソース／副ソース線領域１１１に対するイオン
注入を防止する。これにより、副ソース線間の分離を行
なうことができる（ノンドープの高抵抗領域が残される
ため）。
【０２４６】なおこの図５０（Ｂ）に示す状態において
は、熱酸化膜１２８ａの一部が、ゲート構造１２０の下
部に取り残されている。しかしながら、この場合におい
ても、領域１１９へのイオン注入の後の熱処理による不
純物拡散工程により、ゲート構造１２０下部に、確実に
ソース領域が形成される。
【０２４７】この図４６から図５０に示す製造方法１か
ら５のいずれの方法が用いられてもよく、ワード線それ
ぞれに対応して副ソース線を配置することができる。
【０２４８】副ソース線構造：図５１（Ａ）は、副ソー
ス線構造を概略的に示す図である。図５１（Ａ）に示す
ようにゲート構造１２０を形成し、次いで分離領域１１
１を完成した後（図５１（Ａ）においては、ドレイン電
界緩和用の側壁酸化膜がゲート構造１２０に対して形成
される）、次いでゲート構造１２０および基板１１０の
表面を覆うように層間絶縁膜１２９を形成する。
【０２４９】この層間絶縁膜１２９に対し、副ソース線
延在方向に沿って所定間隔でコンタクト孔を設け、これ
を介してソース／副ソース線領域１１９に対し導電性物
質１３１により電気的コンタクトをとる。この導電性物
質１３１は、その上層に形成されたたとえばアルミニウ
ムまたはドープトポリシリコンからなる低抵抗の導電層
１３０に接続される。
【０２５０】図５１（Ｂ）は、副ソース線の平面レイア
ウトを概略的に示す図である。図５１（Ｂ）において、
拡散層（不純物領域）で形成される副ソース線１１９ａ
と、その上層に平行に形成される低抵抗導電層１３０
は、所定間隔で形成されたコンタクト孔１３２を介して
電気的に接続される。この拡散層（不純物領域）１１９
ａを、所定間隔で低抵抗の導電層１３０に接続すること
により副ソース線のいわゆる「杭打ち構造」が実現さ
れ、副ソース線の抵抗は低減される。図５２は、メモリ
セルアレイの１行の配置を概略的に示す図である。図５
２において、所定数（ｋ個）のメモリセルＭＴごとにソ
ース線選択トランジスタＳＳＴが配置される。これらの
ソース線選択トランジスタＳＳＴに対応して、主ソース
線ＭＳＬが配置され、ワード線ＷＬに対応して配置され
る副ソース線ＳＳＬに結合される。ＮＯＲ型フラッシュ
メモリのように、チャネルホットエレクトロン（ＣＨ
Ｅ）を用いて書込を行なう場合、たとえば１メモリセル
あたり１００μＡ程度の大きな電流が副ソース線ＳＳＬ
に流れる。副ソース線ＳＳＬを低抵抗とし、かつ所定数
のメモリセルＭＴごとに、ソース線選択トランジスタＳ
ＳＴを設けることにより、この副ソース線ＳＳＬを流れ
る電流を、分散させて比較的小さなソース線選択トラン
ジスタＳＳＴを介して供給することができ、ソース線選
択トランジスタのチャネル幅を極端に大きくする必要は
ない。また、副ソース線ＳＳＬが低抵抗であるため、大
きな電流が副ソース線ＳＳＬに流れても副ソース線の、
メモリセルのソース電圧が上昇するのを防止することが
でき、安定に、チャネルホットエレクトロンを用いた書
込動作を行なうことができる。
【０２５１】また、メモリセルアレイの面積が制限され
る場合には、ソース線選択トランジスタＳＳＴが対応し
て設けられるメモリセルＭＴの数（ｋ個）を大きくする
とともに、このソース線選択トランジスタＳＳＴのチャ
ネル幅を少し大きくする。この場合においても、副ソー
ス線ＳＳＬの抵抗値は小さいために、副ソース線ＳＳＬ
にたとえばファウラー・ノルドハイム電流のような電流
が流れても、その抵抗値と電流による電圧の分布（上
昇）は生じず、正確に、書込／消去を行なうことができ
る。
【０２５２】いま、図５３に示すように、副ソース線の
ソース線選択トランジスタ間の抵抗をＲとする。ソース
線選択トランジスタＳＳＴ０〜ＳＳＴ６が並列に接続さ
れ、これらのソース線選択トランジスタＳＳＴ０〜ＳＳ
Ｔ６は、図示しない主ソース線ＭＳＬに接続される。い
ま、ソース線選択トランジスタＳＳＴ３を取除くことを
考える。このソース線選択トランジスタＳＳＴ３を取除
いた場合、少なくとも、その両側のソース線選択トラン
ジスタＳＳＴ１、ＳＳＴ２、ＳＳＴ４およびＳＳＴ５
は、ソース線選択トランジスタＳＳＴ３の供給電流を代
わりに供給する必要がある。抵抗素子Ｒは、その両側の
ソース線選択トランジスタにより接地電圧レベルに駆動
されるため、抵抗素子Ｒそれぞれにおいて、等価的に両
側に電流が流れる。したがって、このソース線選択トラ
ンジスタＳＳＴ３を取除いた場合の電流駆動力の変動
は、両側のソース線選択トランジスタＳＳＴ１、ＳＳＴ
２、ＳＳＴ４およびＳＳＴ５に影響を与え、また同様、
さらにソース線選択トランジスタＳＳＴ０およびＳＳＴ
６にも影響を及ぼす。この場合、ソース線選択トランジ
スタＳＳＴ０およびＳＳＴ６は、片側から、このソース
線選択トランジスタＳＳＴ３に対して電流を供給する構
成と等価となる。したがって、ソース線選択トランジス
タＳＳＴ３を取除いた場合、ソース線選択トランジスタ
ＳＳＴ０およびＳＳＴ６の影響を、１／２として、他の
ソース線選択トランジスタＳＳＴ１、ＳＳＴ２、ＳＳＴ
４およびＳＳＴ５の電流変動量が影響を受けるため、５
つのソース線選択トランジスタに影響を及ぼすことにな
る。すなわち、抵抗素子Ｒが５個直列に接続された領域
の電流に影響を及ぼす（ソース線選択トランジスタＳＳ
Ｔ０およびＳＳＴ６よりもさらに外側のソース線選択ト
ランジスタの及ぼす影響は、近似的にほぼ無視できると
している）。したがって、拡散層を副ソース線として用
いずに、この低抵抗金属導電層で杭打ちした副ソース線
を用いる場合、効果を得るためには、導電層のシート抵
抗は、拡散層のシート抵抗の少なくとも１／５以下程度
とする必要がある。通常、拡散層が、Ｎ型不純物領域で
構成される場合、シート抵抗が１００Ω／□程度であ
り、したがって、低抵抗導電層１３０で杭打ちされた副
ソース線の抵抗は、２０Ω／□以下の場合に効果を得る
ことができる。
【０２５３】以上のように、この発明の実施の形態８に
従えば、ワード線それぞれに対応して副ソース線を設け
るように構成したため、確実に、オーバーローＶｔｈ状
態のメモリセルの影響を受けることなく正確にメモリセ
ルデータの読出を行なうことができる。
【０２５４】［実施の形態９］図５４は、この発明の実
施の形態９に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図５４においては、メモリセルの行そ
れぞれに対応してワード線ＷＬが配置され、一方、メモ
リセルの列それぞれに対応して、２本のビット線ＢＬｉ
０，ＢＬｉ１（ｉ＝０〜３）が配置される。隣接ワード
線の組それぞれに対応して副ソース線ＳＳＬｊ（ｊ＝０
〜２）が配置される。これらのワード線ＷＬ０〜ＷＬ５
それぞれに対応してソース線選択トランジスタＳＳＴ０
〜ＳＳＴ５が配置され、主ソース線ＭＳＬと副ソース線
ＳＳＬ０〜ＳＳＬ２との選択的な接続が行なわれる。
【０２５５】この図５０に示す配置において、副ソース
線を共有するメモリセルは、メモリセル列それぞれに対
応して配置されるビット線ＢＬｉ０，ＢＬｉ１の異なる
ビット線に接続される。すなわち、ワード線ＷＬ０に接
続されるメモリセルＭＴは、ビット線ＢＬｉ０に接続さ
れ、ワード線ＷＬ１に接続されるメモリセルＭＴは、ビ
ット線ＢＬｉ１に接続される。ワード線ＷＬ２に接続さ
れるメモリセルＭＴは、ビット線ＢＬｉ１に接続され、
ワード線ＷＬ３に接続されるメモリセルＭＴはビット線
ＢＬｉ０に接続される。ワード線ＷＬ４に接続されるメ
モリセルＭＴは、ビット線ＢＬｉ０に接続され、ワード
線ＷＬ５に接続されるメモリセルＭＴは、ビット線ＢＬ
ｉ１に接続される。すなわち、メモリセル列方向におい
て、４ビットのメモリセルを周期として、メモリセルと
ビット線との接続が周期的に切換えられる。言い換えれ
ば、メモリセルＭＴは、列方向において２ビットのメモ
リセルごとに同じビット線に接続される。
【０２５６】この図５０に示す配置においては、ワード
線選択時、副ソース線ＳＳＬが主ソース線ＭＳＬに接続
されるメモリセルは、１つのビット線において１つのメ
モリセルだけである。たとえば、ワード線ＷＬ０が選択
されたときには、ビット線ＢＬ００、ＢＬ１０、ＢＬ２
０、およびＢＬ３０が、メモリセルＭＴを介して副ソー
ス線ＳＳＬ０および主ソース線ＭＳＬに接続される。ワ
ード線ＷＬ１に接続されるメモリセルＭＴは、ビット線
ＢＬ０１、ＢＬ１１、ＢＬ２１、およびＢＬ３１に接続
される。したがって、選択ビット線ＢＬ００、ＢＬ１
０、ＢＬ２０、およびＢＬ３０においては、最大１ビッ
トの選択メモリセルを介して電流が流れるだけであり、
たとえ同じ列において、オーバーローＶｔｈ状態のメモ
リセルが存在しても、その影響を受けることなく正確に
メモリセルデータの読出を行なうことができる。
【０２５７】この図５４に示す配置において、ビット線
選択を行なう構成は、ワード線選択のためのロウアドレ
ス信号の下位２ビットにより、ビット線群を選択するこ
とで実現できる。すなわち、ワード線を特定するための
ロウアドレス信号の最下位２ビットが、たとえば（０，
０）および（１，１）であり、ワード線ＷＬ０またはＷ
Ｌ３を指定するときには、ビット線ＢＬｉ０を選択し、
一方、ワード線特定用のアドレス信号の最下位ビットが
（０，１）および（１，０）の場合には、ビット線ＢＬ
ｉ１を選択する。この後、列アドレス信号に従って対応
の列のビット線を選択する。これにより、メモリセル列
それぞれをワード線のグループに応じてグループ化し、
各グループに対応してビット線を配置する構成において
も、正確なデータの読出を行なうことができる。
【０２５８】なお、この図５４に示す構成において、ビ
ット線ＢＬが、副ビット線の場合においても、単にセク
ション選択トランジスタに与えられるセクション選択信
号を、ワード線グループ特定信号と合成することによ
り、副ビット線をメモリセル列それぞれに対応して複数
列配置してもデータの読出を行なうことができる。
【０２５９】ビット線のレイアウト１：図５５は、ビッ
ト線の第１のレイアウトを示す図である。図５５に示す
ビット線分割（１列に対応して配置されるべきビット線
を２列に分割する構造）においては、行方向にワード線
となる導電層１３５ａ〜１３５ｈが配置され、列方向に
延在して、メモリセルの１列に対して２つの導電層の割
合でビット線となる導電層１３７ａ〜１３７ｈが配置さ
れる。列方向に延在してメモリセル形成のための活性領
域１３８が形成される。各列において、ビット線となる
導電層１３７ａ〜１３７ｈは、列方向において交互にコ
ンタクト孔１３６を介して活性領域１３８に電気的に接
続される。この配置においては、１つのコンタクト孔１
３６が、列方向に延在して配置される２ビットのメモリ
セルにより共有される。副ソース線は、２本のワード線
おきに、ワード線延在方向に沿って配置される。コンタ
クト孔１３６を共有しない隣接メモリセルが副ソース線
を共有しており、互いに異なるビット線導電層に結合さ
れる。これらの導電層１３７ａ〜１３７ｈは、同じ配線
層である。
【０２６０】この図５５に示す配置の場合、メモリセル
列それぞれに対応して２本のビット線となる導電層を配
置し、各列において２本のビット線となる導電層を交互
にコンタクト孔１３６に電気的に接続する。これによ
り、容易に１列のメモリセルに対し、副ソース線を共有
するメモリセルを異なるビット線に接続することができ
る。
【０２６１】ビット線のレイアウト２：図５６は、この
発明の実施の形態８の分割ビット線構造の第２のレイア
ウトを概略的に示す図である。図５６において、行方向
に、ワード線となる導電層１３５ａ〜１３５ｈが配置さ
れ、メモリセル列に対応して、第１のビット線となる導
電層１４１ａ〜１４１ｆが配置され、第１の導電層１４
１ａ〜１４１ｆの上層に、第２のビット線となる導電層
１４２ａ〜１４２ｆがメモリセルに対応して配置され
る。
【０２６２】導電層１４１ａ〜１４１ｆは、コンタクト
孔１４０を介して下部に設けられた活性領域と電気的に
接続され、導電層１４２ａ〜１４２ｆは、コンタクト孔
１３９を介してその下部に設けられた活性領域と電気的
に接続される。副ソース線が配設される領域（ＳＳＬ領
域）の両側のメモリセルは、異なるビット線導電層に接
続される。ビット線を２層構造とすることにより、平面
レイアウトにおいて占有面積を増加させることなく、メ
モリセル列それぞれに対応して、２本のビット線を配置
することができる。上層の導電層１４２ａ〜１４２ｆ
は、コンタクト孔１３９の領域において下部に設けられ
た活性領域とコンタクトがとられるため、この領域にお
いて、下層の導電層１４１ａ〜１４１ｆと接触しないこ
とが要求されるだけである。したがって、十分に余裕を
もってメモリセル列それぞれに対して２本のビット線を
配置することができる。この２層構造の場合、ビット線
を形成するために、第１層の導電層１４１ａ〜１４１ｆ
を形成する工程と、上層の導電層１４２ａ〜１４２ｆを
形成する工程とが必要となる。しかしながら、たとえば
上層または下層の導電層と同じ配線層に形成される配線
が、他の周辺回路部などにおいて形成される場合、その
工程を利用することにより、製造工程数を増加させるこ
となく、２層構造のビット線を実現することができる。
【０２６３】分割ビット線構造のレイアウト３：図５７
は、分割ビット線構造の第３のレイアウトを概略的に示
す図である。図５７に示すレイアウトにおいては、メモ
リセルアレイは、複数のサブアレイ１４５ａ〜１４５ｃ
に、列方向に沿って分割される。サブアレイ１４５ａ〜
１４５ｃは、それぞれ、行方向に沿って延在して配置さ
れるワード線および副ソース線を有するが、図５７にお
いては、図面を簡略化するため示していない。ＮＯＲ型
フラッシュメモリのような不揮発性半導体記憶装置の場
合、１つのビット線に、数多くのメモリセルが接続され
る。このビット線を、図５６に示すような２層構造とし
た場合、ビット線の電気的特性が異なることが考えられ
る。そこで、各メモリサブアレイ単位で、ビット線の配
線を切換える。すなわち、メモリサブアレイ１４５ａに
おいて配置される導電層１４１および１４２を、サブア
レイ１４０ｂにおいては入れ替えて、導電層１４１を、
上層の導電層１４２に接続し、一方、上層のワード線１
４２は、サブアレイ１４５ｂにおいては、下層の導電層
１４１に接続する。
【０２６４】次いで、サブアレイ１４５ｃにおいて、下
層導電層１４１を上層の導電層１４２に接続し、一方、
上層の導電層１４２は、サブアレイ１４５ｃにおいて下
層の導電層１４１に接続する。したがって、各ビット線
（分割ビット線）においては、サブアレイ単位で交互に
下層導電層および上層導電層が配置され、各列において
ビット線の電気的特性（配線抵抗および配線容量等）を
ほぼ同じとすることができ、信号伝搬遅延などに起因す
る特性劣化を防止することができる。
【０２６５】なお、図５７に示す構成においては、３つ
のメモリアレイ１４５ａ〜１４５ｃに分割されている。
しかしながら、この分割数は、４またはそれ以上であっ
てもよい。偶数個のサブアレイにメモリアレイを分割す
れば、各分割ビット線において、上層導電層と下層導電
層の数を同じとすることができ、より電気的特性を各分
割ビット線において同じとすることができる。
【０２６６】なお、このサブアレイ１４５ａ〜１４５ｃ
は、ビット線を共有するサブアレイであればよい。
【０２６７】分割ビット線のレイアウト４：図５８は、
分割ビット線構造の第４のレイアウトを概略的に示す図
である。図５８において、行方向に延在してワード線と
なる導電層１３５ａ〜１３５ｆが配置される。列方向に
沿って、メモリセル形成のための活性領域１５０が配置
される。しかしながら、列方向において２ビットセルご
とに、活性領域１５０は、ワード線方向に１列ずらせて
配置される。これらの活性領域の間には、分離領域１５
３が配置される。この分離領域１５３には、絶縁膜が形
成されるが、この分離絶縁膜は、たとえば熱酸化膜（薄
い膜厚の絶縁膜）であってもよい。
【０２６８】この図５８に示すように、列方向に沿って
２ビットのメモリセルごとに活性領域１５０を行方向に
１列ずらせて配置することにより、容易に同層配線層を
用いてビット線を配置することができる（ドレインコン
タクトが２本のワード線ごとに１列ずらせて配置される
ため）。このメモリセルを形成するための活性領域１５
０の交互配置により、配線の最小ピッチに合わせてメモ
リセル列を配列することができる。また、十分大きな配
線幅を有するビット線を実現することができる。
【０２６９】この図５８に示す交互配置の場合、ワード
線／フローティングゲートと分離領域５３の端部の間の
距離Ｕおよびワード線／フローティングゲートと活性領
域端部との間の距離Ｚを確保する必要がある。距離Ｚが
０になった場合、メモリセルトランジスタのソース領域
が存在しなくなり、チャネル電流を流すことができなく
なる。一方、分離絶縁膜端部とワード線との距離Ｕが０
になった場合、列方向において隣接するメモリセルのソ
ース領域とワード線／フローティングゲートとの間のカ
ップリングが生じ、十分な電界をフローティングゲート
とドレイン領域との間に形成することができなくなる。
これは、ワード線とフローティングゲートとの間の容量
とドレインとフローティングゲートとの間の容量との比
により決定される結合比が劣化し、所望の書込／消去特
性を実現することができなくなるためである。また、距
離Ｕが負になれば、チャネル長さが短くなり、短チャネ
ル効果が生じトランジスタ特性が所望値からずれる。
【０２７０】この図５８に示す構成においては、行方向
において隣接する活性領域は、連続的につながってい
る。副ソース線形成領域（ＳＳＬ領域）において活性領
域１５０がつながっていても、これらの上述の距離Ｕお
よびＺが十分確保されていれば問題はない。
【０２７１】図５９は、図５８に示す配置に対する副ソ
ース線の配置を示す図である。図５９において、副ソー
ス線となる拡散領域１５５が、ワード線となる導電層１
３５ｂおよび１３５ｃ、１３５ｄおよび１３５ｅ、１３
５ｆをそれぞれマスクとして自己整合的に形成されるセ
ルフアラインソース（ＳＡＳ）法を用いて形成される。
この図５９に示す配置において、ワード線となる導電層
１３５ａ、１３５ｂ、１３５ｃ、１３５ｄ、１３５ｅお
よび１３５ｆ下部には、分離絶縁膜が形成されている。
したがって、自己整合的にこの副ソース線となる拡散領
域１５５を形成しても、図５８において示した距離Ｕは
十分に確保されている。
【０２７２】したがって、この図５８に示すような、２
ビットのメモリセルごとに１列行方向にずらせて配置す
る場合においても、容易にソース領域および副ソース線
となる拡散領域を形成することができる。
【０２７３】図６０は、図５８に示す配置におけるビッ
ト線配置の第１の例を示す図である。図６０において
は、活性領域の各列に対応してビット線となる導電層１
５９ａ〜１５９ｈが配置される。これらの導電層１５９
ａ〜１５９ｈは同一配線層に形成されており、それぞれ
活性領域（図６０においては図示せず）と重なり合う領
域においてコンタクト孔１５７を介してこれらの活性領
域と電気的に接続される。この配置により、メモリセル
となる活性領域を、導電層１５９ａ〜１５９ｈの最小配
線ピッチに合わせて配置することができ、セルアレイ面
積の増加を抑制することができる。
【０２７４】各ワード線となる導電層１３５ａ〜１３５
ｆを形成し、これらのワード線をマスクとして自己整合
的にソースおよび副ソース線となる拡散領域１５５を形
成した後に、ビット線となる導電層１５９ａ−１５９ｈ
およびコンタクト孔１３７を形成して、副ソース線を共
有するメモリセルを異なるビット線に接続する。
【０２７５】図６１は、図５８の配置におけるビット線
配置の第２の例を示す図である。図６１に示す配置にお
いては、ワード線となる導電層１３５ａ〜１３５ｆを形
成し、次いでソース／副ソース線となる拡散領域１５５
を形成した後、メモリセルの１行おきの列に対しまず第
１のビット線となる導電層１６２ａ〜１６２ｄを形成す
る。次いで、これらのビット線となる導電層１６２ａ〜
１６２ｄの上層に、第２のビット線となる導電層１６４
ａ〜１６４ｄを、活性領域の残りの列に対応して配置す
る。導電層１６２ａ〜１６２ｄは、コンタクト孔１６０
を介して対応の活性領域（図６１においては図示せず）
と電気的に接続され、導電層１６４ａ〜１６４ｄは、活
性領域と重なる領域において、コンタクト孔１６１を介
して対応の活性領域と電気的に接続される。
【０２７６】この図６１に示すように、分割ビット線構
造として、互いに異なる配線層に形成される導電層１６
２ａ〜１６２ｄおよび１６４ａ〜１６４ｄを用いること
により、配線ピッチの影響を最小限にして、メモリセル
を行方向に沿って小さなピッチで配置することができ、
セルアレイ面積の増加を抑制することができる。この図
６１に示す配置においては、単に、コンタクト孔１６０
および１６１が形成される領域に必要とされる面積によ
り、配線ピッチが決定される。
【０２７７】この図６１に示す配置においても、図５７
に示すように、ビット線延在方向において導電層を入れ
替えることにより、各分割ビット線の電気的特性を同じ
とすることができる。この場合、１つのビット線（分割
ビット線）において、異なる導電層を接続する部分にお
いて、コンタクト孔が、行方向に整列して配置される場
合、この導電層の相互接続のためのコンタクト孔の占有
面積により、配線ピッチが広くなる可能性がある。しか
しながら、この場合、各コンタクト孔の領域を、列方向
に対してずらせることにより、配線ピッチが増大するの
を抑制することができる。
【０２７８】以上のように、この発明の実施の形態９に
従えば、副ソース線を共有するメモリセルを互いに異な
るビット線に接続するように構成したため、オーバーロ
ーＶｔｈ状態のメモリセルが同一列に存在する場合にお
いても、このオーバーローＶｔｈ状態のメモリセルの影
響を受けることなく正確にメモリセルデータの読出を行
なうことができる。
【０２７９】［実施の形態１０］図６２は、この発明の
実施の形態１０に従う不揮発性半導体記憶装置の全体の
構成を概略的に示す図である。図６２において、メモリ
セルアレイは、行方向に沿って、４つのサブアレイ領域
♯０〜♯３に分割される。これらのサブアレイ領域♯０
〜♯３に共通にワード線ＷＬ１〜ＷＬｎが配設される。
一方、副ソース線は、サブアレイ領域単位で設けられ
る。すなわち、サブアレイ領域♯０においては、ワード
線ＷＬ１〜ＷＬｎに対応して副ソース線ＳＳＬ０１〜Ｓ
ＳＬ０ｍが配置され、サブアレイ領域♯１において、ワ
ード線ＷＬ１〜ＷＬｎに対応して副ソース線ＳＳＬ１１
〜ＳＳＬ１ｍが配置される。同様、サブアレイ領域♯２
および♯３においても、ワード線ＷＬ１〜ＷＬｎに対応
して副ソース線ＳＳＬ２１〜ＳＳＬ２ｍおよびＳＳＬ３
１〜ＳＳＬ３ｍが配置される。副ソース線ＳＳＬ（ＳＳ
Ｌ０１〜ＳＳＬ３ｍ）は、対応のサブアレイ領域内にお
いてのみ行方向に沿って延在して配置され、異なるサブ
アレイ領域間の副ソース線は分離される。
【０２８０】これらの副ソース線ＳＳＬ０１〜ＳＳＬ３
ｍそれぞれに対応してソース線選択トランジスタＳＳＴ
が配置される。これらのソース線選択トランジスタＳＳ
Ｔは、それぞれ各サブアレイ領域♯０〜♯３それぞれに
対応して設けられた主ソース線ＭＳＬ０〜ＭＳＬ３に結
合される。主ソース線ＭＳＬ０〜ＭＳＬ３それぞれに対
応して、データの読出を行なうためのセンスアンプＳＡ
０〜ＳＡ３が配置される。これらのセンスアンプＳＡ０
〜ＳＡ３は、それぞれ出力データビットＱ０〜Ｑ３に対
応する。副ソース線ＳＳＬ０１〜ＳＳＬ３ｍは、それぞ
れ、ワード線ＷＬ１〜ＷＬｎそれぞれに対応して設けら
れてもよく、また隣接ワード線により共有される構成で
あってもよい。
【０２８１】データ読出時においては、選択ビット線の
みを接地電圧レベルに接続し、残りの非選択ビット線を
オープン状態に設定する。選択ワード線に接続されるソ
ース線選択トランジスタＳＳＴのみが対応の主ソース線
に接続される。主ソース線ＭＳＬ（ＭＳＬ０〜ＭＳＬ
３）に電流が流れるか否かをセンスアンプＳＡ（ＳＡ０
〜ＳＡ３）により判定し、電流が流れた場合には、選択
メモリセルは、低しきい値電圧状態のメモリセルである
と判定する。副ソース線ＳＳＬが、ワード線ＷＬ（ＷＬ
１〜ＷＬｎ）にそれぞれ対応して設けられている場合に
は、非選択メモリセルの影響を受けることなく正確にデ
ータの読出を行なうことができる。副ソース線が隣接す
る２本のワード線により共有される場合においても、１
ビットのメモリセルのリーク電流の影響を受けるだけで
あり、同様、正確にデータの読出を行なうことができ
る。
【０２８２】各ビット線（図６２には示さず）において
は、書込および読出時においては、単に電圧が印加され
るだけであるため、このビット線に対し書込および読出
時に電圧を印加する回路部分は大きな電流供給力は必要
とされず、これらの書込時および読出時ビット線に電圧
を印加する回路部分のトランジスタサイズを小さくする
ことができ、応じて回路占有面積を低減することができ
る。センスアンプＳＡ０〜ＳＡ３それぞれにおいては、
データ読出時、電流が流れるか否かを検出する必要があ
り、比較的大きな電流駆動力が要求される。
【０２８３】図６３は、図６２に示す不揮発性半導体記
憶装置のサブアレイ領域の構成をより詳細に示す図であ
る。図６３においては、２つのサブアレイ領域♯ｉおよ
び♯ｊの部分の構成を示す。
【０２８４】図６３において、サブアレイ領域♯ｉおよ
び♯ｊは、さらに、行方向に沿って所定数のメモリセル
ごとにメモリブロックに分割される。図６３において、
サブアレイ領域♯ｉは、メモリブロックＢ♯ｉ０、Ｂ♯
ｉ１、…に分割され、サブアレイ領域♯ｊは、メモリブ
ロックＢ♯ｊ０、Ｂ♯ｊ１、…に分割される。各メモリ
ブロックＢ♯（Ｂ♯ｉ０等）は、一例として、行方向に
沿って８ビットのメモリを有する。
【０２８５】図６３に示す配置においては、隣接するワ
ード線ＷＬの組に対応して副ソース線ＳＬが配置され
る。サブアレイ領域♯ｉに含まれる副ソース線ＳＬ♯ｉ
は、行方向に沿ってこのサブアレイ領域♯ｉ内の領域の
みに延在して配置される。同様、サブアレイ領域♯ｊに
おいても、副ソース線ＳＬ♯ｊは、このサブアレイ領域
♯ｊ内においてのみ行方向に沿って延在して配置され
る。
【０２８６】メモリブロックＢ♯ｉ０、Ｂ♯ｉ１、Ｂ♯
ｊ０、およびＢ♯ｊ１それぞれに対応して、主ソース線
ＭＬｉ０、ＭＬｉ１、ＭＬｊ０、ＭＬｊ１が配置され
る。これらの主ソース線ＭＬｉ０、ＭＬｉ１、ＭＬｊ
０、ＭＬｊ１と副ソース線ＳＬ♯ｉ、およびＳＬ♯ｊの
交差部に対応してソース線選択トランジスタＳＳＴが配
置される。
【０２８７】主ソース線ＭＬｉ０、ＭＬｉ１、ＭＬｊ
０、ＭＬｊ１それぞれに対応してデータ読出時、対応の
主ソース線に電流が流れるか否かを検出し、該検出結果
を示す信号を生成するセンスアンプＳＡｉ０、ＳＡｉ
１、ＳＡｊ０、およびＳＡｊ１、…が配置される。サブ
アレイ領域♯ｉに対応して設けられるセンスアンプＳＡ
ｉ０、ＳＡｉ１、…は共通に読出回路ＲＡｉに結合さ
れ、サブアレイ領域♯ｊに対して設けられるセンスアン
プＳＡｊ０、ＳＡｊ１は共通に読出回路ＲＡｊに結合さ
れる。読出回路ＲＡｉおよびＲＡｊは、対応のセンスア
ンプＳＡ（ＳＡｉ０、…、ＳＡｊ１を総称的に示す）
が、対応の主ソース線に電流が流れたことを示す信号を
出力したときに、低しきい値電圧状態のメモリセルが選
択されたと判定し、低しきい値電圧状態を示すデータ
（たとえば論理“１”）を出力する。
【０２８８】メモリブロックＢ♯（Ｂ♯ｉ０、…、Ｂ♯
ｊ１を総称的に示す）に対応して設けられるビット線群
ＢＬＧは、図示しない列選択ゲートを介して書込回路お
よび読出時の接地電圧を供給する読出電圧発生回路に結
合される。
【０２８９】この図６３に示す配置においては、サブア
レイ領域♯ｉおよび♯ｊがさらに所定数ビットごとに行
方向に沿って複数のメモリブロックＢ♯に分割される。
選択メモリセルが低しきい値電圧状態のときには、副ソ
ース線ＳＬ♯（ＳＬ♯ｉおよびＳＬ♯ｊ）に主ソース線
ＭＬ（ＭＬｉ１、…、ＭＬｊ１を総称的に示す）から電
流が流れ、さらに選択メモリセルを介してビット線に電
流が流れる。これを、センスアンプＳＡにより検出す
る。通常、選択メモリセルに最も近い主ソース線に比較
的大きな電流が流れ、対応のセンスアンプにより電流の
流れの有無が検出される。
【０２９０】複数のメモリブロックに各サブアレイ領域
♯ｉ、♯ｊを分割することにより、選択メモリセルと主
ソース線との間の距離が短くなり、応じて副ソース線Ｓ
Ｌ♯の抵抗も応じて小さくなり、配線抵抗の影響を受け
ることなく、正確に、読出電流を主ソース線上に生成す
ることができる。
【０２９１】図６４は、この発明の実施の形態１０の不
揮発性半導体記憶装置の全体の構成を示す図である。図
６４において、メモリセルアレイ１７０は、複数のサブ
アレイ領域♯０〜♯ｓに分割される。これらのサブアレ
イ領域♯０〜♯ｓは、それぞれ、複数のメモリブロック
Ｂ♯０〜Ｂ♯ｋに分割される。メモリブロックＢ♯０〜
Ｂ♯ｋそれぞれに、主ソース線ＭＳＬが配置され、これ
らの主ソース線ＭＳＬに対応してセンスアンプＳＡが設
けられる。サブアレイ領域♯０〜♯ｓそれぞれに含まれ
るセンスアンプ群は、対応の読出回路ＲＡ０〜ＲＡｓに
結合される。読出回路ＲＡ０〜ＲＡｓは、ロジック回路
で構成されてもよく、また対応のセンスアンプ群の出力
がワイヤード接続されて伝達される構成であってもよ
い。
【０２９２】メモリセルアレイ１７０に対し、アドレス
指定された行に対応するワード線を選択するためのロウ
デコーダ１７２と、アドレス指定された列を各メモリサ
ブアレイ領域♯０〜♯ｓからそれぞれ選択するための列
選択信号を生成するコラムデコーダ１７４と、コラムデ
コーダ１７４からの列選択信号に従ってサブアレイ領域
♯０〜♯ｓそれぞれから１列を選択するＹゲート回路１
７６を含む。Ｙゲート回路１７６により選択された列
（ビット線または主ビット線）は、データ読出時に接地
電圧を生成する読出電圧発生回路１７８およびデータ書
込時に外部からの書込データを伝達する書込回路１７９
にバス１７７を介して結合される。この書込回路１７９
は単に外部からの書込データを選択列上に伝達し、選択
列それぞれに書込データをラッチする構成が設けられて
いてもよく、また書込回路１７９は、書込電圧を生成す
る構成であってもよく、不揮発性半導体記憶装置の構成
に応じて適当な形態に設定される。
【０２９３】図６５は、１つのメモリブロックの１行の
部分のデータ読出時の構成を概略的に示す図である。図
６５において、ビット線ＢＬ０〜ＢＬｕは、図６４に示
すコラムデコーダ１７４からの列選択信号Ｙ０〜Ｙｕを
それぞれゲートに受ける列選択ゲートＹＧ０〜ＹＧｕを
介して信号線１７７ａに結合される。ビット線ＢＬ０〜
ＢＬｕとワード線ＷＬの交差部には、メモリセルＭＴが
配置され、これらのメモリセルＭＴに共通に副ソース線
ＳＳＬが配置される。この副ソース線ＳＳＬは、ソース
線選択トランジスタＳＳＴを介して主ソース線ＭＳＬに
結合される。
【０２９４】データ読出時においては、コラムデコーダ
１７４（図６４参照）からの列選択信号により、Ｙゲー
トＹＧ０〜ＹＧｕの１つがオン状態となる。図６５にお
いては、ＹゲートＹＧ０がオン状態となった状態を示
す。この状態においては、図６４に示す読出電圧発生回
路１７８からの接地電圧が、選択列に対応して設けられ
たビット線ＢＬ０に伝達される。残りのビット線ＢＬ１
〜ＢＬｕは、ＹＧゲートがオフ状態であり、フローティ
ング状態とされる。ワード線ＷＬへは、たとえば約３．
３Ｖの電圧が伝達され、ソース線選択トランジスタＳＳ
Ｔがオン状態となり、主ソース線ＭＳＬと副ソース線Ｓ
ＳＬが結合される。選択メモリセルＭＴが低しきい値電
圧状態のときには、主ソース線ＭＳＬからソース線選択
トランジスタＳＳＴ、副ソース線ＳＳＬおよびメモリセ
ルＭＴを介してビット線ＢＬ０に電流が流れる。この電
流の流れを、センスアンプＳＡにより検出する。選択メ
モリセルＭＴが、高しきい値電圧状態の場合には、メモ
リセルＭＴはオフ状態であり、この主ソース線ＭＳＬに
は電流が流れない。ビット線ＢＬ１〜ＢＬｕは、すべて
フローティング状態にあり、電流経路は遮断されている
ため、正確に、選択メモリセルのデータの読出を行なう
ことができる。
【０２９５】なお、図６２および図６３に示す構成にお
いては、出力データビットそれぞれに対応して副ソース
線が分割される。しかしながら、この１ビットに対応す
るサブアレイ領域内において、副ソース線が分割される
構成とされてもよい。すなわち、図６３において、セン
スアンプＳＡｉ０、ＳＡｉ１、ＳＡｊ０、およびＳＡｊ
１の出力が共通の読出回路に結合され、この共通の読出
回路から１ビットのデータが読出される構成であっても
よい。
【０２９６】また、上述の構成においては、ＮＯＲ型フ
ラッシュメモリのアレイ部の構成が一例として示されて
いる。しかしながら、ＤＩＮＯＲ型フラッシュメモリの
構成に同様に適用することができる。
【０２９７】［変更例］図６６は、この発明の実施の形
態１０の不揮発性半導体記憶装置の変更例の構成を概略
的に示す図である。この図６６に示す不揮発性半導体記
憶装置は、図６３に示す不揮発性半導体記憶装置と以下
の点において異なっている。すなわち、サブアレイ領域
♯ｉおよび♯ｊそれぞれに対して、１つのセンスアンプ
ＳＡｉおよびＳＡｊが設けられる。これらのセンスアン
プＳＡｉおよびＳＡｊ各々には、対応のサブアレイ領域
の主ソース線が共通に結合される。すなわちセンスアン
プＳＡｉには、サブアレイ領域♯ｉの主ソース線ＭＬｉ
０、ＭＬｉ１、…が共通に結合される。センスアンプＳ
Ａｊに対しては、サブアレイ領域♯ｊの主ソース線ＭＬ
ｊ０、ＭＬｊ１、…が共通に結合される。サブアレイ領
域それぞれに対し、１つのセンスアンプＳＡ（ＳＡｉ，
ＳＡｊ）を設けても、選択メモリセルが低しきい値電圧
状態のときには、主ソース線に電流が流れるため、十分
に検出することができる。この図６６に示す構成の場
合、サブアレイ領域それぞれに対して、１つのセンスア
ンプを設けるだけでよく、メモリブロックそれぞれに対
応してセンスアンプを設ける必要がなく、回路占有面積
を低減することができる。
【０２９８】以上のように、この発明の実施の形態１０
に従えば、主ソース線に電流が流れるか否かに従ってデ
ータを読出すように構成しているため、ビット線には、
単に電圧を伝達することが必要とされるだけであり、読
出時にビット線に読出電圧を印加する回路部分の電流駆
動力を小さくすることができ、応じてトランジスタサイ
ズ、したがって回路規模を低減することができる。
【０２９９】［実施の形態１１］図６７（Ａ）−（Ｃ）
は、従来の、副ソース線接続部の構成を概略的に示す図
である。図６７（Ａ）において、主ソース線ＭＳＬと副
ソース線ＳＳＬとは、その交差部ＣＰにおいて直接接続
される。この図６７（Ａ）に示す配置においては、メモ
リセルアレイ内の副ソース線ＳＳＬに共通に主ソース線
ＭＳＬから電圧が伝達され、選択的な副ソース線への電
圧の伝達は行なわれていない。
【０３００】図６７（Ｂ）は、図６７（Ａ）に示す交差
部ＣＰの平面レイアウトを概略的に示す図である。図６
７（Ｂ）において、この交差部ＣＰにおいては、活性領
域２００がメモリセルと同様に形成される。これは、交
差部ＣＰの近傍にも、メモリセルが配置されており、そ
のパターンレイアウトを繰返して、その規則性を損なわ
ないようにするためである。この活性領域２００と交差
するように、ワード線となる導電層２０３ａおよび２０
３ｂが形成される。この活性領域２００の延在方向と同
一方向に、ポリシリコンまたはアルミニウムなどの低抵
抗の金属で構成される低抵抗導電層２０２が配設され
る。この低抵抗導電層２０２が、ワード線となる導電層
２０３ａおよび２０３ｂの間の領域においてコンタクト
孔２０６を介して接続される。この領域においては、コ
ンタクト孔２０６を形成するため、ワード線となる導電
層２０３ａおよび２０３ｂは、その間隔が広げられる。
コンタクト孔２０６により接続される活性領域２００ａ
は、導電層２０３ａおよび２０３ｂの間に行方向に延在
する拡散層２０５に接続される。この拡散層２０５が、
副ソース線ＳＳＬとして機能する。
【０３０１】図６７（Ｃ）は、図６７（Ｂ）のライン６
７Ａ−６７Ａに沿った断面構造を概略的に示す図であ
る。図６７（Ｃ）において、半導体基板領域２１０表面
に、不純物領域２１２ａ、２００ａ、および２１２ｂが
間をおいて形成される。活性領域２００は、これらの不
純物領域２１２ａ、２００ａ、および２１２ｂにより形
成され、その周辺が分離絶縁膜で取囲まれる領域を示
す。
【０３０２】不純物領域２１２ａおよび２００ａの間の
チャネル領域上に、フローティングゲートと同一層に、
図示しないゲート絶縁膜を介して導電層２１１ｂが形成
される。この導電層２１１ｂ上に、さらに層間絶縁膜
（図示せず）を介してワード線となる導電層２０３ａが
形成される。
【０３０３】不純物領域２００ａおよび２１２ｂの間の
チャネル領域上に、図示しないゲート絶縁膜を介して、
フローティングゲート電極と同一層に導電層２１１ｂが
形成される。この導電層２１１ｂ上に、図示しない層間
絶縁膜を介してワード線となる導電層２０３ｂが形成さ
れる。不純物領域２００ａは、コンタクト孔２０６を介
して導電層２０２に接続される。
【０３０４】この図６７（Ｃ）に示すように、主ソース
線ＭＳＬと副ソース線ＳＳＬとの交差部ＣＰにおいて、
メモリセルと同様の構成が形成される。これは、パター
ンの繰返しの規則性を単に維持するためである。この交
差部ＣＰにおいて擬似的に形成されるメモリセルは、従
来、何ら積極的に利用されていない。本発明において
は、この交差部ＣＰにおけるセル構造を積極的に利用す
る。
【０３０５】図６８（Ａ）は、この発明の実施の形態１
１に従うソース線選択トランジスタの平面レイアウトを
概略的に示す図である。図６８（Ａ）においては、活性
領域２００と交差するように、直線状に、ワード線とな
る導電層２１３ａおよび２１３ｂが形成される。これら
の導電層２１３ａおよび２１３ｂの間に、副ソース線と
なる拡散層２０５が形成される。活性領域２００の延在
方向と平行に、主ソース線となる低抵抗の導電層２０２
が配設され、この低抵抗導電層２０２は、導電層２１３
ａおよび２１３ｂの外側部に形成されたコンタクト孔２
１６ａおよび２１６ｂを介して活性領域２００に電気的
に接続される。
【０３０６】この図６８（Ａ）に示すレイアウトは、図
６７（Ｂ）に示すレイアウトにおいてコンタクト孔位置
が、ワード線となる導電層の間ではなく、その外側に設
けられた点が異なる。この導電層２１３ａおよび２１３
ｂの間に、コンタクト孔を設ける必要がないため、ワー
ド線となる導電層２１３ａおよび２１３ｂは直線的に延
在するように形成できる。
【０３０７】図６８（Ｂ）は、図６８（Ａ）のライン６
８Ａ−６８Ａの断面構造を概略的に示す図である。図６
８（Ｂ）においては、図６７（Ｃ）に対応する部分には
同一の参照番号を付し、その説明は省略する。図６８
（Ｂ）において、低抵抗導電層２０２が、コンタクト孔
２１６ａおよび２１６ｂを介して不純物領域２１２ａお
よび２１２ｂに接続される。不純物領域２００ａは、低
抵抗導電層２０２には接続されず、単に、図６８（Ａ）
に示す拡散層２０５に接続されるだけである。
【０３０８】この図６８（Ｂ）に示すように、主ソース
線と副ソース線とを直接接続する構成においてコンタク
ト孔の位置を変更するだけで、容易に、メモリセルと同
一構造を有するフローティングゲート型電界効果トラン
ジスタをソース線選択トランジスタとして用いることが
できる。この場合、単にコンタクト孔の位置が変更され
るだけであり、何ら余分の製造工程は必要とされない。
【０３０９】ソース線選択トランジスタの構成２：ソー
ス線選択トランジスタとして、フローティングゲート型
電界効果トランジスタのような積層ゲート型電界効果ト
ランジスタに代えて、単一層のゲート電極層を有する単
層ゲート型電界効果トランジスタを利用する場合、メモ
リセルとソース線選択トランジスタの構造が異なり、応
じて、電気的特性も異なる。したがってメモリセルとソ
ース線選択トランジスタとの間に、分離領域を設ける必
要がある。これは、不純物イオン注入などの工程を、別
の工程で行なう必要があるためであり、またトランジス
タサイズも異なるためである。以下、単層ゲート型ＭＯ
Ｓトランジスタをソース線選択トランジスタとして用い
る場合の製造方法について説明する。
【０３１０】図６９（Ａ）において、メモリセル領域に
おいて、メモリセルトランジスタを形成するための活性
領域２３０ａが列方向に延在して形成され、またソース
線選択トランジスタを形成するための活性領域２３０ｂ
が列方向に延在して形成される。メモリセル領域とソー
ス線選択トランジスタ形成領域（ＳＳＴ領域）との間に
は、比較的幅の広い熱酸化膜２３２ｂにより分離領域が
形成される。メモリセルトランジスタの間においても、
同様、素子分離のための熱酸化膜２３２ａが形成され
る。活性領域を形成した後、メモリセル領域において
は、フローティングゲートとなる導電層２３０ａが各活
性領域を覆うように形成される。この導電層２３０ａ
を、次いで、ビット線延在方向（列方向）に沿ってパタ
ーニングする。
【０３１１】この図６９（Ｂ）は、図６９（Ａ）に示す
ライン６９Ａ−６９Ａに沿った断面構造を概略的に示す
図である。図６９（Ｂ）に示すように、半導体基板領域
２３５の表面に、間をおいて、熱酸化膜２３２ａおよび
２３２ｂが形成される。これらの熱酸化膜に接するよう
に、半導体基板領域２３５上に、フローティングゲート
となる導電層２３３が形成される。ソース線選択トラン
ジスタ形成領域においては、フローティングゲートは何
ら必要ではないため、基板領域（活性領域）は露出した
状態に保持される（フローティングゲート製造にはマス
クされる）。
【０３１２】次いで、図７０（Ａ）に示すように、酸化
膜／窒化膜／酸化膜の多層構造を有するＯＮＯ膜などの
層間絶縁膜を全面に形成した後、メモリセル領域を覆う
ようにレジスト膜２３６を形成する。図７０（Ａ）にお
いては、ＯＮＯ膜などで構成される層間絶縁膜は示して
いない。レジスト膜２３６は、分離領域に形成される熱
酸化膜２３２ｂの上に形成されたフローティングゲート
電極となる導電層２３０ａを完全に覆うように形成され
る。
【０３１３】図７０（Ｂ）は、この図７０（Ａ）に示す
平面レイアウトのライン７０Ａ−７０Ａに沿った断面構
造を概略的に示す図である。図７０（Ｂ）に示すよう
に、メモリセル領域および分離領域の一部を覆うように
レジスト膜２３６が形成される。このレジスト膜２３６
の下部および分離領域およびソース線選択トランジスタ
形成領域において、ＯＮＯ膜でたとえば構成される層間
絶縁膜が形成される。
【０３１４】このレジスト膜２３６をマスクとして、エ
ッチング処理を行ない、フローティングゲート電極とな
る導電層と、その上層に形成されるワード線との間の層
間絶縁膜を除去する。
【０３１５】このＯＮＯ膜で構成される層間絶縁膜（以
下、ＯＮＯ膜と称す）は、フローティングゲート電極が
形成される部分で必要であるが、他の周辺回路部分およ
びＤＩＮＯＲ型フラッシュメモリにおけるセクション選
択トランジスタ部においては不必要である。したがっ
て、このＳＳＴ領域におけるエッチング除去工程と同
様、これらの周辺回路部およびセクション選択トランジ
スタ領域に対してもエッチングが行なわれる。ＯＮＯ膜
は、酸化膜および窒化膜の多層構造を有しているため、
このＯＮＯ膜の除去工程においては、たとえばフッ酸
（ＨＦ）を用いた酸化膜エッチング工程および窒化膜エ
ッチング工程が含まれる。したがって、図７１に示すよ
うに、このＯＮＯ膜２３７のエッチング除去時、分離領
域に形成された熱酸化膜２３２ｂもその表面が一部エッ
チング除去される。また、この工程においては、除去さ
れるＯＮＯ膜２３７の最下層（酸化膜）は、周辺回路部
およびソース線選択トランジスタのチャネル領域となる
領域にも接している。したがって、このＯＮＯ膜２３７
の最下層の酸化膜の除去は、半導体基板２３５表面にダ
メージを与えない必要があり、このため、フッ酸などの
エッチング液を用いる酸化膜ウェットエッチング法が用
いられる。
【０３１６】図７２に示すように、ＯＮＯ膜は、酸化膜
２３７ａ、窒化膜２３７ｂおよび酸化膜２３７ｃの多層
構造を有している。エッチング液を用いる酸化膜エッチ
ングを行なった場合、この分離酸化膜２３２ｂのエッチ
ング除去時において、ＯＮＯ膜２３７の最下層の酸化膜
２３７ａ上層に形成された窒化膜２３７ｂは、エッチン
グ除去されない（窒化膜は、酸化膜エッチング時に用い
られるエッチング液（たとえばフッ酸）に対し、エッチ
ングレートが極めて低い）。したがって、この図７２に
示すように、分離酸化膜２３０ｂの端部において、横孔
２３９が形成される。このＯＮＯ膜２３７のエッチング
除去の後、図７３に示すように、ＳＳＴ領域においてゲ
ート絶縁膜を形成した後、ワード線となる導電層２４０
を形成しパターニングし、次いでこのワード線となる導
電層２４０上層に、層間絶縁膜２４１を形成する。
【０３１７】このワード線となる導電層２４０を形成し
たとき、図７４（Ａ）に示すように、分離領域に形成さ
れた熱酸化膜２３２ｂの横孔２３９の部分には、導電層
２４０が堆積される。ここで、図７４（Ａ）において、
符号βは、この横孔２３９に堆積された導電層の量を示
す。この横孔２３９に堆積された導電層２４０は、単
に、この導電層２４０に対する異方性エッチングを行な
っただけでは、ＯＮＯ膜２３７がマスクとなるため、エ
ッチング除去することができず、図７４（Ｂ）に示すよ
うに、横孔２３９に、この導電層２４０が残存する。こ
の横孔２３９に残存する導電層２４０は、列方向に延在
するため、ワード線間のショートを引き起こす原因とな
る。したがって、この横孔２３９に残存する導電層２４
０を除去する必要がある。そこで、図７５に示すよう
に、ワード線としてパターニングされた導電層をマスク
としてＯＮＯ膜およびフローティングゲートとなる電極
層のエッチングを行なう工程を利用する。
【０３１８】図７３に示すように、ワード線となる導電
層２４０およびその上層の層間絶縁膜２４１を形成し、
パターニングした後、このパターニングされた層間絶縁
膜２４１をマスクとして、フローティングゲートとなる
導電層２３３のエッチングおよびＯＮＯ膜２３７のエッ
チングが行なわれる。
【０３１９】図７５に示すように、このフローティング
ゲートおよび下層のＯＮＯ膜のパターニングの工程にお
いて、まずマスク２４５をこの選択トランジスタ形成領
域を覆うように形成する。このマスク２４５は、その端
部が、図７０（Ａ）および（Ｂ）において形成されたレ
ジスト膜２３６の端部よりもソース線選択トランジスタ
形成領域の活性領域２３０ｂの端部側に近く、かつこの
活性領域２３０ｂを覆うように形成される。この状態
で、フローティングゲートのパターニングおよびＯＮＯ
膜のパターニングを行なうためのエッチングを行なう。
このとき、ソース線選択トランジスタ形成領域において
は、図７１に示す構成において、ＯＮＯ膜２３７がエッ
チング除去され、その基板表面が露出された後、ゲート
絶縁膜が形成される。
【０３２０】このソース線選択トランジスタ形成領域に
おけるゲート絶縁膜のパターニングは、ワード線となる
導電層２４０およびその上層の層間絶縁膜２４１をマス
クとするフローティングゲートとなる電極層２３３およ
びその上層のＯＮＯ膜２３７のエッチング除去工程前後
いずれで行なわれてもよい。
【０３２１】このワード線となる導電層２４０（または
上層の絶縁膜２４１）に対し、自己整合的にエッチング
除去を行なうことにより、図７６に示すように、メモリ
セル領域において、フローティングゲートとなる電極層
２３３が、ワード線となる導電層２４０下部に形成され
る。このときまた、この上層のＯＮＯ膜も同様に、自己
整合的に酸化膜／窒化膜／酸化膜のエッチング工程を経
て除去される。このとき、分離領域においては、横孔２
３９が形成された領域は、ワード線間の領域においてエ
ッチング除去される。したがって、この状態において、
図７６のライン７６Ａ−７６Ａに沿った断面構造は、図
７３に示す構造と同じとなる。ここで、図７３において
は、ソース線選択トランジスタ形成領域（ＳＳＴ領域）
においては、既に単層ゲート電界効果トランジスタのゲ
ート絶縁膜が形成された状態が示される。
【０３２２】一方、この図７６のライン７６Ｂ−７６Ｂ
に沿った断面構造は、図７７に示す構成となる。図７７
に示すように、ワード線となる導電層が形成されていな
い領域においては、半導体基板領域２３５の表面のＯＮ
Ｏ膜によりなるゲート絶縁膜（ソース線選択トランジス
タのゲート絶縁膜を含む）は、すべてエッチング除去さ
れる。ＯＮＯ膜のエッチング除去およびフローティング
ゲートとなる導電層２３３のエッチング工程時におい
て、分離酸化膜２３２ｂの横孔が形成されていた領域２
３９は、ワード線間部分においては露出しているため、
同様このエッチング工程においてエッチングされ、図７
７に示すように、横孔２３９が形成されていた領域２５
０は、レジスト２４５に覆われていないため同様エッチ
ング除去され、図７４（Ｂ）に示すように、横孔２３９
に堆積された導電層２４０は、エッチング除去される。
ＯＮＯ膜は、窒化膜を含んでおり、フッ酸（ＨＦ）など
のエッチング液に対し、エッチングレートの低い膜を含
んでいる。ソース線選択トランジスタおよび周辺回路領
域の単層ゲート電界効果トランジスタ形成のために、Ｏ
ＮＯ膜をエッチング除去した後、再びこの領域を、ＯＮ
Ｏ膜に対するフッ酸などのエッチング液を用いたエッチ
ングおよび、フローティングゲートとなる導電層２３３
のエッチング除去工程を行なうことにより、ワード線と
なる導電層２４０間の横孔２３９の部分を除去すること
ができ、隣接ワード線間のこの横孔２３９に形成された
導電層２４０によるショートは防止される。ただ、この
場合、分離酸化膜２３２ｂは、図７７に示すように、こ
の一部（横孔２３９が形成された領域）がエッチング除
去され、その対応の部分２５０が、薄くされるため、こ
のエッチング工程において、分離酸化膜２３２ｂのこの
窪み部分２５０が、半導体基板領域２３５にまで到達す
る状態が生じないように注意する必要がある。
【０３２３】ここで、ＯＮＯ膜およびフローティングゲ
ート電極層のエッチング工程という２つの工程を利用し
ているのは、横孔２３９においては、上層に、ＯＮＯ膜
のうちの窒化膜および酸化膜が形成されており、またそ
の下部分に、ワード線となる導電層２４０が堆積されて
おり、これらの酸化膜／窒化膜構造および導電層２４０
をともにエッチング除去するためである。ワード線とな
る導電層２４０の下部においては、横孔２３９の領域に
おいては、導電層２４０は横孔２３９に残存している。
隣接ワード線となる導電層は、互いに分離されており、
何ら悪影響は及ぼさない。
【０３２４】ここで、図７７において窪み２５０が形成
されているのは、以下の理由による。ＯＮＯ膜のエッチ
ング除去時、酸化膜、窒化膜および酸化膜を順にエッチ
ング除去する工程が行なわれる。このとき、最下層の酸
化膜のエッチング時において、導電層２４０が一部エッ
チング除去され（酸化膜と導電層のエッチングレートは
異なる）、次いで再びフローティングゲートとなる導電
層のエッチング時に、その残存する導電層２４０がエッ
チング除去されるため、その横孔形成領域において窪み
２５０が形成される。また、レジスト膜（マスク）２４
５において覆われていない部分においては、ＯＮＯ膜の
エッチング工程時、酸化膜エッチング時に同様分離絶縁
膜２３２ｂが、その表面がエッチングされる。
【０３２５】分離絶縁膜２３２ａにおいては、その表面
に、ＯＮＯ膜が全面にわたって形成されており、その膜
厚が薄くなるのが防止され、また導電層２４０のエッチ
ング工程時、分離酸化膜２３２ａのエッチングレート
は、その導電層２４０をエッチングするためのエッチャ
ントに対しそのエッチングレートが低く、その膜厚は薄
くならない。以上のように、この発明の実施の形態１１
に従えば、積層／単層ゲート型電界効果トランジスタを
ソース線選択トランジスタとして、複雑な製造工程を追
加することなく製造することができる。
【０３２６】
【発明の効果】以上のように、この発明に従えば、ワー
ド線に対応してソース線選択トランジスタを設け、選択
ワード線に接続されるメモリセルに対し主ソース線と対
応の副ソース線とを接続するように構成し、かつ書込／
消去においては、副ソース線に書込高電圧は印加されな
いようにワード線およびビット線の電圧を設定している
ため、データ書込時においてメモリセルへのドレインデ
ィスターブストレスが緩和され、メモリセルの信頼性を
損なうことなく、書込／消去を行なうことができる。ま
た、選択列において、最大１ビットのオーバーローＶｔ
ｈ状態のメモリセルが選択メモリセルに対し影響を及ぼ
すだけであり、正確なデータの読出を行なうことができ
る。
【０３２７】すなわち、請求項１に係る発明に従えば、
選択ワード線に対応する副ソース線を主ソース線に接続
するとともに、フローティングゲートへの電子の注入動
作モード時、チャネルホットエレクトロンを発生させて
フローティングゲートへ電子が注入し、かつフローティ
ングゲートから電子を引抜くときには、フローティング
ゲートとチャネル領域の間のファウラー・ノルドハイム
電流が流れるようにしているため、副ソース線に高電圧
が印加されるのを防止することができ、非選択メモリセ
ルに対し、過剰な電圧が印加されるのを防止することが
でき、メモリセルの信頼性が損なわれるのを防止するこ
とができる。
【０３２８】請求項２に係る発明に従えば、フローティ
ングゲートへの電子の注入を行なう動作モード時、選択
メモリセルのチャネル領域と対応のフローティングゲー
トとの間でファウラー・ノルドハイム電流を流してフロ
ーティングゲートへの電子の注入を行ない、かつフロー
ティングゲートから電子の引抜きを行なう動作モード
時、選択メモリセルのフローティングゲートとビット線
との間にファウラー・ノルドハイム電流を流すようにし
ているため、非選択メモリセルに対し、過大な電圧が伝
達されるのを防止することができ、非選択メモリセルの
ドレインディスターブストレスを緩和することができ、
メモリセルの信頼性低下およびデータの破壊が生じるの
を防止することができる。
【０３２９】請求項３に係る発明に従えば、主ソース線
へは、常時動作モードにかかわらず一定の電圧レベルの
電圧を与えているため、主ソース線電圧を切換える必要
がなく、この主ソース線への電圧を与える回路構成規模
を低減することができ、回路占有面積を低減することが
できる。
【０３３０】請求項４に係る発明に従えば、ソース線選
択トランジスタとして、フローティングゲート型電界効
果トランジスタで構成しているため、メモリセルとソー
ス線選択トランジスタとを分離するための分離領域を余
分に設ける必要がなく、セルアレイ占有面積を低減する
ことができる。
【０３３１】請求項５に係る発明に従えば、このソース
線選択トランジスタ、メモリセルと同じ書込および消去
特性を有するフローティングゲート型電界効果トランジ
スタで構成しているため、メモリセルと同一製造工程
で、ソース線選択トランジスタを形成することができ、
製造工程の増加を防止することができる。
【０３３２】請求項６に係る発明に従えば、選択メモリ
セルへのフローティングゲートへの電子の注入時、１行
のメモリセルが、すべて高しきい値電圧状態に設定され
る場合、対応のソース線選択トランジスタも、高しきい
値電圧状態に設定しているため、このソース線選択トラ
ンジスタの記憶データを読むことにより、対応の１行の
メモリセルは、すべて高しきい値電圧状態にあるか否か
を容易に識別することができる。
【０３３３】請求項７に係る発明に従えば、フローティ
ングゲートからの電子を引抜くとき、この選択メモリセ
ルと同じ行のソース線選択トランジスタも同様、フロー
ティングゲートから電子を引抜くようにしているため、
対応の行において、書込状態および消去状態の両状態の
メモリセルが混在する場合、正確にデータを読出すこと
ができ、またこのソース線選択トランジスタがフローテ
ィングゲートに電子を注入されて高しきい値電圧状態の
ときには、対応のメモリセルがすべて高しきい値電圧状
態にあることを容易に識別することができる。
【０３３４】請求項８に係る発明に従えば、主副ビット
線構成において、主ビット線を所定電圧レベルに充電し
た後、この主ビット線と対応の複数の副ビット線のうち
の１つの副ビット線とを接続し、この主ビット線電圧を
所定電圧と比較するように構成しているため、容易に、
副ビット線にオーバーローＶｔｈ状態のメモリセルが存
在するか否かを識別することができる。
【０３３５】請求項９に係る発明に従えば、容量手段を
所定電圧レベルに充電した後、この容量手段を被判定ビ
ット線と接続して、この被判定ビット線の電圧を基準値
と比較するように構成しているため、容易に、被判定ビ
ット線に、オーバーローＶｔｈ状態のメモリセルが存在
するか否かを識別することができる。
【０３３６】請求項１０に係る発明に従えば、この容量
手段として、複数のビット線の特定のビット線を利用し
ているため、余分の回路構成を追加することなく容易
に、ビット線にオーバーローＶｔｈ状態のメモリセルが
接続されるか否かを識別することができる。
【０３３７】請求項１１に係る発明に従えば、複数のビ
ット線のうちの２本のビット線をそれぞれ所定電圧レベ
ルに充電した後に、相互に結合して、これらの電圧ビッ
ト線の電圧レベルが同じか否かを判定しているため、容
易に、これらのビット線に、オーバーローＶｔｈ状態の
メモリセルが接続されているか否かを識別することがで
きる。
【０３３８】請求項１２に係る発明に従えば、副ソース
線を共有するワード線において一方のワード線が選択さ
れたとき他方の非選択ワード線へは、選択ワード線に伝
達される電圧と絶対値が小さくかつ符号が異なる電圧を
伝達しているため、この非選択ワード線に、オーバーロ
ーＶｔｈ状態のメモリセルが接続されていても、確実
に、オーバーローＶｔｈ状態のメモリセルをオフ状態と
することができ、正確に、選択メモリセルのデータの読
出を行なうことができる。
【０３３９】請求項１３に係る発明に従えば、ワード線
それぞれに対応して副ソース線を設けるように構成して
いるため、各列において、選択ワード線に接続されてメ
モリセルのみが、対応の副ソース線を介して主ソース線
に接続されるため、オーバーローＶｔｈ状態のメモリセ
ルの影響を受けることなく正確にメモリセルのデータを
読出すことができる。
【０３４０】請求項１４に係る発明に従えば、各列にお
いて複数のビット線を設け、副ソース線を共有するワー
ド線に接続されるメモリセルは異なるビット線に接続す
るように構成しているため、オーバーローＶｔｈ状態の
メモリセルが、共通の副ソース線に接続される場合にお
いても、その影響を受けることなく正確に選択メモリセ
ルのデータの読出を行なうことができる。
【０３４１】請求項１５に係る発明に従えば、隣接する
２本のワード線に共通に副ソース線を設け、かつ各列に
おいて２本のビット線を設け、共通の副ソース線に接続
するメモリセルは異なるビット線に接続するように構成
しているため、オーバーローＶｔｈ状態のメモリセル
は、選択メモリセルと異なるビット線に接続され、この
オーバーローＶｔｈ状態のメモリセルの影響を受けるこ
となく、正確に選択メモリセルのデータの読出を行なう
ことができる。
【０３４２】請求項１６に係る発明に従えば、副ソース
線として、上層の配線層を用いているため、副ソース線
の抵抗を低抵抗とすることができ、大きな電流を流すこ
とができ、安定に、書込／消去を行なうことができる。
またソース線選択トランジスタの数を低減する場合にお
いても、正確に、各メモリセルに対し所定の電圧レベル
のソース電圧を伝達することができる。
【０３４３】請求項１７に係る発明に従えば、この配線
層のシート抵抗を２０Ω／□以下としているため、正確
に、副ソース線の低抵抗化により、ソース線選択トラン
ジスタの数の低減およびソース線選択トランジスタのチ
ャネル幅の拡大を実現して大きな電流を駆動するソース
線選択トランジスタを実現することができる。
【０３４４】請求項１８に係る発明に従えば、メモリセ
ル各列に対応して配置される複数のビット線を異なる配
線層のビット線で構成しているため、セルアレイ占有面
積を増加させることなく、容易に、メモリセル列それぞ
れに対応して、複数のビット線を配置することができ
る。
【０３４５】請求項１９に係る発明に従えば、各列に配
置される２本のビット線を、互いに異なる配線層で形成
しているため、容易に、各２本のビット線を、セルアレ
イ占有面積を増加させることなく配置することができ
る。
【０３４６】請求項２０に係る発明に従えば、複数のグ
ループに分割されるビット線それぞれは、互いに異なる
配線層に形成される配線を含んでおり、各列のビット線
の電気的特性を同じとすることができ、アクセス時間の
低下などの性能劣化を防止することができる。
【０３４７】請求項２１に係る発明に従えば、メモリセ
ルが形成される活性領域は、ビット線延在方向に沿って
２列に整列するようにずらせて配置しているため、配線
の最小ピッチに合わせて、メモリセルを２列に整列させ
て配置することができ、アレイ占有面積を増加させるこ
となく各副ソース線を共有するメモリセルと異なるビッ
ト線に接続する構成を実現することができる。
【０３４８】請求項２２に係る発明に従えば、メモリセ
ルがビット線コンタクトを共有する構成において、活性
領域を、ビット線延在方向に沿って２個のメモリセルご
とにワード線延在方向に１セル分ずらせて配置している
ため、容易に、２本のワード線に対して、共通の副ソー
ス線が設けられる構成において、副ソース線を共有する
メモリセルを異なるビット線に接続するレイアウトをセ
ルアレイ面積を増加させることなく実現することができ
る。
【０３４９】請求項２３に係る発明に従えば、主ソース
線の電圧の有無を検出して、選択メモリセルのデータの
読出を行なうように構成しているため、ビット線に対し
て、読出電圧を印加するための回路構成は、単に電圧を
印加することが要求されるだけであり、大きな電流駆動
力は要求されず、書込／読出時においてビット線に電圧
を印加する回路部分のトランジスタサイズを低減するこ
とができ、応じて回路占有面積を低減することができ
る。
【０３５０】請求項２４に係る発明に従えば、ソース線
選択トランジスタ形成領域とメモリセル形成領域の間の
分離領域において、第１のエッチャントを用いて湿式エ
ッチングを行なって、フローティングゲート上層の絶縁
膜をエッチング除去した後、再び、この境界領域を含む
領域をエッチングするように構成しているため、フロー
ティングゲート上層の絶縁膜下部に、導電層（ワード
線）が残存する場合においても、隣接ワード線間の残存
膜を除去することができ、ワード線短絡を防止すること
ができる。
【０３５１】請求項２５に係る発明に従えば、列方向に
おいて隣接するメモリセルの活性領域において、ソース
領域形成後、このソース領域形成のために注入されたド
ーパントと逆導電型のドーパントを注入しているため、
容易に、隣接メモリセル間のソース領域を分離して、各
ワード線それぞれに対応して、副ソース線を配置するこ
とができる。
【０３５２】請求項２６に係る発明に従えば、分離領域
にマスクを形成して、メモリセルのソース領域形成のた
めのイオン注入を行なっているため、複雑な工程を伴う
ことなく、容易に、各ワード線に対応して、副ソース線
を配置することができる。
【０３５３】請求項２７に係る発明に従えば、分離領域
に熱酸化膜を選択的に形成した後、これをマスクとして
イオン注入を行なっているため、複雑な工程を伴うこと
なく、各ワード線それぞれに対応して、副ソース線を配
置することができる。
【０３５４】請求項２８に係る発明に従えば、列方向に
おいて隣接するメモリセルの活性領域に全面にわたって
熱酸化膜を形成した後、これを選択的にエッチング除去
して、分離領域となる領域に熱酸化膜を形成するように
構成しており、容易に、必要とされる大きさの分離領域
を複雑な工程を伴うことなく形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う不揮発性半導
体記憶装置のアレイ部の構成を示す図である。
【図２】 （Ａ）−（Ｃ）は、図１に示す不揮発性半導
体記憶装置の書込動作時の電圧印加態様を示す図であ
る。
【図３】 （Ａ）−（Ｅ）は、図１に示す不揮発性半導
体記憶装置の消去動作時の電圧印加態様を示す図であ
る。
【図４】 （Ａ）−（Ｄ）は、図１に示す不揮発性半導
体記憶装置のデータ読出時の電圧印加態様を示す図であ
る。
【図５】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の全体の構成を概略的に示す図である。
【図６】 図５に示すロウデコーダの構成の一例を示す
図である。
【図７】 この発明の実施の形態２に従う不揮発性半導
体記憶装置のアレイ部の構成を示す図である。
【図８】 （Ａ）−（Ｄ）は、図７に示す不揮発性半導
体記憶装置の書込動作時の電圧印加態様を示す図であ
る。
【図９】 （Ａ）−（Ｄ）は、図７に示す不揮発性半導
体記憶装置の消去動作時の電圧印加態様を示す図であ
る。
【図１０】（Ａ）−（Ｄ）は、図７に示す不揮発性半導
体記憶装置のデータ読出時の電圧印加態様を示す図であ
る。
【図１１】 図７に示す不揮発性半導体記憶装置の全体
の構成を概略的に示す図である。
【図１２】 この発明の実施の形態３に従う不揮発性半
導体記憶装置のアレイ部の構成を示す図である。
【図１３】 （Ａ）−（Ｄ）は、図１２に示す不揮発性
半導体記憶装置の消去動作時の電圧印加態様を示す図で
ある。
【図１４】 （Ａ）−（Ｄ）は、図１２に示す不揮発性
半導体記憶装置の書込動作時の電圧印加態様を示す図で
ある。
【図１５】 （Ａ）−（Ｃ）は、図１２に示す不揮発性
半導体記憶装置のデータ読出時の電圧印加態様を示す図
である。
【図１６】 図１２に示す不揮発性半導体記憶装置の全
体の構成を概略的に示す図である。
【図１７】 図１６に示すソース線電圧設定回路の構成
を概略的に示す図である。
【図１８】 図１２に示す不揮発性半導体記憶装置の対
応の１行のメモリセルのしきい値電圧とソース線選択ト
ランジスタのしきい値電圧との関係を一覧にして示す図
である。
【図１９】 図１６に示すソース線電圧設定回路の要部
の構成を概略的に示す図である。
【図２０】 この発明の実施の形態３の変更例の構成を
示す図である。
【図２１】 （Ａ）−（Ｄ）は、図２０に示す不揮発性
半導体記憶装置の消去動作時の電圧印加態様を示す図で
ある。
【図２２】 （Ａ）−（Ｄ）は、図２０に示す不揮発性
半導体記憶装置の書込モード時の電圧印加態様を示す図
である。
【図２３】 （Ａ）および（Ｂ）は、図２０に示す不揮
発性半導体記憶装置のデータ読出時の電圧印加態様を示
す図である。
【図２４】 図２０に示す不揮発性半導体記憶装置のソ
ース線選択トランジスタ部の構成を示す図である。
【図２５】 （Ａ）−（Ｃ）は、図２０に示す不揮発性
半導体記憶装置のデータ読出時の電圧印加態様を示す図
である。
【図２６】 図２０に示す不揮発性半導体記憶装置の全
体の構成を概略的に示す図である。
【図２７】 図２６に示すソース線電圧設定回路の構成
の一例を示す図である。
【図２８】 この発明の実施の形態４に従う不揮発性半
導体記憶装置のアレイ部の構成を概略的に示す図であ
る。
【図２９】 この発明の実施の形態４に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
【図３０】 この発明の実施の形態４に従う不揮発性半
導体記憶装置の動作を説明するための図である。
【図３１】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。
【図３２】 この発明の実施の形態５に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
【図３３】 図３２に示す不揮発性半導体記憶装置の動
作を示す信号波形図である。
【図３４】 図３２に示す不揮発性半導体記憶装置の動
作を説明するための図である。
【図３５】 （Ａ）および（Ｂ）は、図３２に示す不揮
発性半導体記憶装置の動作を説明するための図である。
【図３６】 図３２に示す不揮発性半導体記憶装置の動
作を説明するための図である。
【図３７】 図３２に示す不揮発性半導体記憶装置の列
アドレス発生部の構成を概略的に示す図である。
【図３８】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。
【図３９】 この発明の実施の形態５に従う不揮発性半
導体記憶装置のさらに他の変更例の構成を概略的に示す
図である。
【図４０】 この発明の実施の形態６に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
【図４１】 図４０に示す不揮発性半導体記憶装置の動
作を示す信号波形図である。
【図４２】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。
【図４３】 この発明の実施の形態７に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
【図４４】 メモリセルのしきい値電圧の分布を概略的
に示す図である。
【図４５】 この発明の実施の形態８に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
【図４６】 （Ａ）−（Ｃ）は、図４５に示す副ソース
線の製造工程を示す図である。
【図４７】 図４５に示す副ソース線の第２の製造方法
に従う工程を概略的に示す図である。
【図４８】 （Ａ）および（Ｂ）は、図４５に示す副ソ
ース線の第３の製造方法の工程を示す図である。
【図４９】 （Ａ）および（Ｂ）は、図４５に示す副ソ
ース線の第４の製造方法の工程を示す図である。
【図５０】 （Ａ）および（Ｂ）は、図４５に示す副ソ
ース線の第５の製造方法の工程を示す図である。
【図５１】 （Ａ）および（Ｂ）は、図４５に示す副ソ
ース線の構成を概略的に示す図である。
【図５２】 図５１に示す副ソース線構造の効果を説明
するための図である。
【図５３】 図５１に示す副ソース線の利点を説明する
ための図である。
【図５４】 この発明の実施の形態９に従う不揮発性半
導体記憶装置の要部の構成を示す図である。
【図５５】 図５４に示すビット線の第１のレイアウト
を示す図である。
【図５６】 図５４に示すビット線の第２のレイアウト
を示す図である。
【図５７】 図５４に示す不揮発性半導体記憶装置のビ
ット線の第３の配置を示す図である。
【図５８】 図５４に示す不揮発性半導体記憶装置のメ
モリセル配列を概略的に示す図である。
【図５９】 図５８に示すメモリセル配置における副ソ
ース線形成領域を示す図である。
【図６０】 図５８におけるメモリセル配置に対するビ
ット線の配列を概略的に示す図である。
【図６１】 図５８および図５９に示すメモリセル配置
に対する第２のビット線配置を示す図である。
【図６２】 この発明の実施の形態１０に従う不揮発性
半導体記憶装置の要部の構成を概略的に示す図である。
【図６３】 図６２に示す不揮発性半導体記憶装置の要
部の構成をさらに詳細に示す図である。
【図６４】 図６２に示す不揮発性半導体記憶装置の全
体の構成をより詳細に示す図である。
【図６５】 図６４に示す不揮発性半導体記憶装置のデ
ータ読出時の要部の構成を概略的に示す図である。
【図６６】 この発明の実施の形態１０の変更例の構成
を示す図である。
【図６７】 （Ａ）−（Ｃ）は、主ソース線と副ソース
線とを直結する部分の構成を概略的に示す図である。
【図６８】 （Ａ）および（Ｂ）は、この発明の実施の
形態１１に従うソース線選択トランジスタの構成を概略
的に示す図である。
【図６９】 （Ａ）および（Ｂ）は、この発明の実施の
形態１１に従う不揮発性半導体記憶装置の製造方法の工
程を示す図である。
【図７０】 （Ａ）および（Ｂ）は、この発明の実施の
形態１１に従う不揮発性半導体記憶装置の製造方法の工
程を示す図である。
【図７１】 この発明の実施の形態１１に従う不揮発性
半導体記憶装置の製造方法を示す断面図である。
【図７２】 図７１に示す分離絶縁膜の境界部の構成を
拡大して示す図である。
【図７３】 この発明の実施の形態１１に従う不揮発性
半導体記憶装置の製造方法の工程を示す図である。
【図７４】 （Ａ）および（Ｂ）は、図７３の工程にお
ける分離絶縁膜境界部の構成をより拡大して示す図であ
る。
【図７５】 この発明の実施の形態１１に従う不揮発性
半導体記憶装置の製造方法の工程を示す図である。
【図７６】 この発明の実施の形態１１に従う不揮発性
半導体記憶装置の製造方法の工程を示す図である。
【図７７】 図７６のライン７６Ｂ−７６Ｂに沿った断
面を概略的に示す図である。
【図７８】 従来の不揮発性半導体記憶装置の要部の構
成を示す図である。
【図７９】 従来の不揮発性半導体記憶装置の他の構成
を示す図である。
【図８０】 図７９に示す不揮発性半導体記憶装置の書
込時の電圧印加態様を示す図である。
【図８１】 従来の不揮発性半導体記憶装置の要部の構
成を概略的に示す図である。
【符号の説明】
１，１ａ〜１ｆ ビット線、２ａ−２ｈ ワード線、３
主ソース線、４ａ〜４ｅ ソース線選択トランジス
タ、５ａ〜５ｄ 副ソース線、２１ａ〜２１ｄ主ビット
線、２２ａａ〜２２ａｄ，２２ｂａ〜２２ｂｄ，２２ｃ
ａ〜２２ｃｄ，２２ｄａ〜２２ｄｄ 副ビット線、２３
ａａ〜２３ａｄ，２３ｂａ〜２３ｂｄ，２３ｃａ〜２３
ｃｄ，２３ｄａ〜２３ｄｄ セクション選択トランジス
タ、４４ａ〜４４ｈ ソース線選択トランジスタ、４３
主ソース線、５３ 主ソース線、５４ａ〜５４ｆ ソ
ース線選択トランジスタ、ＢＬ ビット線、ＷＬａ，Ｗ
Ｌｂ ワード線、ＭＳＬ 主ソース線、ＳＳＬ 副ソー
ス線、ＳＳＴ ソース線選択トランジスタ、ＳＢＬ１〜
ＳＢＬｎ 副ビット線、ＭＢＬ１〜ＭＢＬｎ 主ビット
線、Ｃ１〜Ｃｍ 容量素子、ＩＧ１ｕ〜ＩＧｍｕ，ＩＧ
１ｌ〜ＩＧｍｌ 分離ゲートトランジスタ、８０ａ，８
１ａ メモリセルアレイ、８０ｂ，８１ｂＹゲート回
路、８３ テスト回路、ＴＧ１〜ＴＧｍ テスト列選択
ゲート、９０テスト電圧発生回路、９１ 比較回路、９
５ａ，９６ａ メモリセルアレイ、９５ｃ，９６ｃ テ
ストゲート回路、１００ａ〜１００ｄ ロウデコード回
路、１０２ａ〜１０２ｄ ワード線負電圧駆動回路、Ｓ
ＳＬＤａ〜ＳＳＬＤｄ 分割副ソース線、１１１ 分離
領域、１１３ 熱酸化膜、１１９ ソース／副ソース線
領域、１２０ ゲート電極構造、１２１，１２２ マス
ク、１２３ メモリセル間活性領域、１２８ 熱酸化
膜、１２９ マスク、１３０ 導電層、ＷＬ０〜ＷＬ５
ワード線、ＳＳＴ０〜ＳＳＴ５ ソース線選択トラン
ジスタ、ＳＳＬ０〜ＳＳＬ２ 副ソース線、ＢＬ００〜
ＢＬ３１ ビット線、１３７ａ〜１３７ｈビット線とな
る導電層、１３５ａ〜１３５ｈ ワード線となる導電
層、１４１ａ〜１４１ｆ 第１のビット線となる導電
層、１４２ａ〜１４２ｆ 第２のビット線となる導電
層、１５２ フローティングゲート電極層、１５０ 活
性領域、１５３ 分離領域、１５９ａ〜１５９ｈ ビッ
ト線となる導電層、１６２ａ〜１６２ｄ，１６４ａ〜１
６４ｄ ビット線となる導電層、ＳＡ０〜ＳＡ３ セン
スアンプ、ＳＳＬ０１〜ＳＳＬ３ｍ 副ソース線、ＭＳ
Ｌ０〜ＭＳＬ３ 主ソース線、♯０〜♯３ サブアレイ
領域、Ｂ♯ｉ０，Ｂ♯ｉ１，Ｂ♯ｊ０，Ｂ♯ｊ１メモリ
ブロック、ＳＡｉ０，ＳＡｉ１，ＳＡｊ０，ＳＡｊ１
センスアンプ、Ｂ♯０〜Ｂ♯ｋ メモリブロック、ＳＡ
ｉ，ＳＡｊ センスアンプ、２００ 活性領域、２０２
信号線、２１６ａ，２１６ｂ コンタクト孔、２３３
フローティングゲート電極導電層、２３２ａ 分離絶
縁膜、２３２ｂ 分離酸化膜、２３０ａ，２３０ｂ 活
性領域、２３６ レジスト膜、２３７ ＯＮＯ膜、２３
９横孔、２４０ ワード線となる導電層、２４１ 層間
絶縁膜、２４５ レジスト膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 行および列に配列され、各々が第１およ
    び第２の導通ノードと制御電極ノードとを有するフロー
    ティング型トランジスタからなる複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルの制御電極ノードが接続する複数のワード線、 前記列に対応して配置され、各々に対応の列のメモリセ
    ルの第１導通ノードが接続する複数のビット線、 各前記行において設けられ、対応の行に配置されたワー
    ド線上の信号電圧に応答して選択的に導通し、導通時対
    応の行のメモリセルの第２導通ノードへ基準電圧を伝達
    するための複数の選択トランジスタ、および前記メモリ
    セルのフローティングゲートへの電子の注入動作モード
    時、選択メモリセルの第１および第２導通ノード間のチ
    ャネル領域に生成される熱電子が該選択メモリセルのフ
    ローティングゲートへ注入されかつフローティングゲー
    トから電子を引抜く動作モード時には、該選択メモリセ
    ルのフローティングゲートとチャネル領域との間にファ
    ウラー・ノルドハイム電流が流れるように、前記選択メ
    モリセルの接続するワード線およびビット線の電圧を設
    定する手段を備える、不揮発性半導体記憶装置。
  2. 【請求項２】 行および列に配列され、各々が、第１お
    よび第２の導通ノードと制御電極ノードとを有するフロ
    ーティングゲート型トランジスタからなる複数のメモリ
    セル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルの制御電極ノードが接続する複数のワード線、 前記列に対応して配置され、各々に対応の列のメモリセ
    ルの第１導通ノードが接続する複数のビット線、 各前記行において設けられ、対応の行に配置されたワー
    ド線上の信号電圧に応答して選択的に導通し、導通時対
    応の行のメモリセルの第２導通ノードへ基準電圧を伝達
    するための複数の選択トランジスタ、およびメモリセル
    のフローティングゲートへの電子の注入を行なう動作モ
    ード時、選択メモリセルの第１および第２導通ノード間
    のチャネル領域と対応のフローティングゲートとの間で
    ファウラー・ノルドハイム電流が流れかつフローティン
    グゲートからの電子の引抜き動作モード時、前記フロー
    ティングゲートと第１導通ノードとの間にファウラー・
    ノルドハイムトンネリング電流が流れるように、選択的
    に選択メモリセルに接続するワード線およびビット線の
    電圧を設定する手段を備える、不揮発性半導体記憶装
    置。
  3. 【請求項３】 前記基準電圧は、動作モードにかかわら
    ず一定の電圧レベルに保持される電圧である、請求項１
    または２記載の不揮発性半導体記憶装置。
  4. 【請求項４】 各前記選択トランジスタは、フローティ
    ングゲート型電界効果トランジスタで構成される、請求
    項１または２記載の不揮発性半導体記憶装置。
  5. 【請求項５】 各前記選択トランジスタは、前記メモリ
    セルと同じ書込および消去特性を有する、請求項４記載
    の不揮発性半導体記憶装置。
  6. 【請求項６】 前記フローティングゲートへの電子の注
    入を行なう動作モード時、前記選択メモリセルと同じ行
    に配置された選択トランジスタは、該同じ行のメモリセ
    ルがすべてフローティングゲートに電子を注入されると
    きそのフローティングゲートへ電子が注入されるように
    前記基準電圧のレベルを設定する手段をさらに含む、請
    求項４記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記フローティングゲートからの電子を
    引抜く動作モード時、前記選択メモリセルと同じ行に配
    置された選択トランジスタのフローティングゲートから
    電子を引抜くように、前記基準電圧のレベルを設定する
    手段をさらに備える、請求項４記載の不揮発性半導体記
    憶装置。
  8. 【請求項８】 各前記ビット線は、各々に複数のメモリ
    セルの第１導通ノートが接続する複数の副ビット線と、
    前記複数の副ビット線に共通に設けられる主ビット線と
    を有し、 前記主ビット線を所定の電圧レベルに充電する手段と、 前記主ビット線の所定電圧レベルに充電後、前記主ビッ
    ト線と前記複数の副ビット線の選択された副ビット線と
    を接続し、前記主ビット線上の電圧を前記所定電圧と比
    較する手段をさらに備える、請求項１または２記載の不
    揮発性半導体記憶装置。
  9. 【請求項９】 前記複数のビット線に含まれる測定対象
    の被判定ビット線と実質的に同じ容量値を有する容量手
    段、 前記容量手段を所定電圧レベルに充電する手段、 前記容量手段と前記被判定ビット線とを接続しかつ前記
    被判定ビット線の電圧を基準値と比較する手段とをさら
    に備える、請求項１または２記載の不揮発性半導体記憶
    装置。
  10. 【請求項１０】 前記容量手段は、前記複数のビット線
    に含まれる特定のビット線である、請求項９記載の不揮
    発性半導体記憶装置。
  11. 【請求項１１】 前記複数のビット線の選択された２本
    のビット線をそれぞれ所定電圧レベルに充電された容量
    手段に結合する手段と、 前記２本のビット線の前記容量手段との結合後、前記２
    本のビット線の電圧が同じレベルであるか否かを判別す
    る手段をさらに備える、請求項１または２記載の不揮発
    性半導体記憶装置。
  12. 【請求項１２】 各々が所定数の行のメモリセルに共通
    に設けられ、対応の所定数の行に設けられた選択トラン
    ジスタからの基準電圧を該対応の所定数の行のメモリセ
    ルの第２導通ノードへ伝達するための複数の基準電圧伝
    達線と、 データ読出モード時、選択ワード線を含む所定数の行の
    組において該所定数の行の組の非選択ワード線の電圧を
    絶対値において選択ビット線上に伝達する電圧よりも小
    さくかつ前記選択ワード線上の電圧と極性の異なる電圧
    レベルに設定する手段をさらに備える、請求項１または
    ２記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 前記複数のワード線各々に対応してか
    つ互いに別々に設けられ、各々が対応の行の選択トラン
    ジスタからの基準電圧を対応の行のメモリセルの第２導
    通ノードへ伝達する複数の基準電圧伝達線をさらに備え
    る、請求項１または２記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 各前記列のメモリセルは、複数のグル
    ープに分割され、前記複数のビット線は、各列において
    複数のグループに対応して配置されかつ各々に対応のグ
    ループのメモリセルが接続する複数のビット線を備え、
    前記複数のグループは、隣接行のメモリセルが異なるグ
    ループに属するようにグループ化される、請求項１また
    は２記載の不揮発性半導体記憶装置。
  15. 【請求項１５】 隣接する２行の組各々に対応して配置
    され、各々が対応の組の行の選択トランジスタからの基
    準電圧を対応の隣接する２行のメモリセルへ伝達する複
    数の基準電圧伝達線をさらに備え、 前記複数のビット線は、各列に２本ずつ配置されかつ同
    一列の基準電圧伝達線を共有する行のメモリセルは異な
    るビット線に接続される、請求項１または２記載の不揮
    発性半導体記憶装置。
  16. 【請求項１６】 前記行に対応して配置され、各々が対
    応の行の選択トランジスタからの基準電圧を対応の行の
    メモリセルの第２導通ノードへ伝達するための、前記メ
    モリセルが形成される基板よりも上層に形成される導電
    性配線層をさらに備える、請求項１または２記載の不揮
    発性半導体記憶装置。
  17. 【請求項１７】 前記配線層は、シート抵抗が２０Ω／
    □以下である、請求項１６記載の不揮発性半導体記憶装
    置。
  18. 【請求項１８】 同一列において前記複数のグループ各
    々に対応して配置されるビット線は、異なる配線層に形
    成される導電配線を備える、請求項１４記載の不揮発性
    半導体記憶装置。
  19. 【請求項１９】 前記同一列の２本のビット線は、互い
    に異なる配線層に形成される配線を備える、請求項１５
    記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記複数のグループ各々に対応して配
    置されるビット線各々は、互いに異なる配線層に形成さ
    れる導電性配線を含み、行方向に隣接するビット線部分
    は互いに異なる配線層に形成された配線を備える、請求
    項１４記載の不揮発性半導体記憶装置。
  21. 【請求項２１】 メモリセルが形成される活性領域は、
    ビット線延在方向に沿って２列に整列するようにずらせ
    て配置される、請求項１４または１５記載の不揮発性半
    導体記憶装置。
  22. 【請求項２２】 ビット線延在方向において隣接する２
    つのメモリセルがビット線に対する電気的接続をとるた
    めのコンタクト孔を共有し、メモリセルが形成される活
    性領域は、前記ビット線延在方向に沿って２個のメモリ
    セルごとにワード線延在方向に１セル分ずらせて配置さ
    れる、請求項２１記載の不揮発性半導体記憶装置。
  23. 【請求項２３】 各前記選択トランジスタに前記基準電
    圧を伝達するための主基準電圧線と、 データ読出動作モード時、前記主基準電圧線を流れる電
    流を検知してデータ読出を行なうセンス手段をさらに備
    える、請求項１または２記載の不揮発性半導体記憶装
    置。
  24. 【請求項２４】 行および列に配列され、各々が制御電
    極とフローティングゲートと前記制御電極とフローティ
    ングゲートとの間に形成される第１のエッチャントに対
    しエッチング速度の低い絶縁膜とを有するフローティン
    グゲート型電界効果トランジスタからなる複数の不揮発
    性メモリセルと、各前記行に対応して配置され、各々に
    対応の行のメモリセルが接続する複数のワード線と、各
    前記行に配置され、各々が対応の行のワード線の電圧に
    従って導通し、導通時対応の行のメモリセルへ基準電圧
    を伝達する選択トランジスタとを含む不揮発性半導体記
    憶装置の製造方法であって、 前記選択トランジスタを形成するための領域と前記メモ
    リセルを形成するための領域との境界領域において、前
    記第１のエッチャントを用いて湿式エッチングを行なっ
    て前記絶縁膜を除去する第１の工程と、 前記第１の工程の後、前記ワード線を形成する第２の工
    程と、 前記第２の工程の後、前記選択トランジスタを形成する
    ための領域をマスクし、前記第１工程でエッチングが行
    なわれた領域を含む領域に対してエッチングを行なって
    少なくとも前記絶縁膜をエッチング除去する第３の工程
    とを含む、不揮発性半導体記憶装置の製造方法。
  25. 【請求項２５】 行および列に配列され、各々がフロー
    ティングゲート型電界効果型トランジスタからなる複数
    の不揮発性メモリセルと、各行に対応して配置され、各
    々に対応の行のメモリセルが接続する複数のワード線
    と、各行に配置され、各々が対応の行のワード線の信号
    電圧に応答して導通し、導通時基準電圧を伝達するため
    の複数の選択トランジスタと、前記ワード線各々に対応
    して設けられ、各々が対応のトランジスタからの基準電
    圧を該対応のワード線に接続するメモリセルへ伝達する
    複数の基準電圧伝達線とを含む不揮発性半導体記憶装置
    の製造方法であって、前記複数のメモリセルの各々は、
    第１の導通ノードと、対応の基準電圧伝達線に接続する
    第２の導通ノードとを有し、 列方向において隣接するメモリセルの第２導通ノード形
    成領域に対し、第１導電型ドーパントを注入して、前記
    第２導通ノードおよび前記基準電圧伝達線を形成する第
    １の工程と、 前記第１工程の後、選択的に、前記第２導通ノード間の
    領域に第２導電型のドーパントを注入して前記注入され
    た第１導電型ドーパントを相殺して第２導通ノード分離
    領域を形成する工程とを含む、不揮発性半導体記憶装置
    の製造方法。
  26. 【請求項２６】 行および列に配列され、各々がフロー
    ティングゲート型電界効果型トランジスタからなる複数
    の不揮発性メモリセルと、各行に配置され、各々に対応
    の行のメモリセルが接続する複数のワード線と、各行に
    配置され、各々が対応の行のワード線の信号電圧に応答
    して導通し、導通時基準電圧を伝達する複数の選択トラ
    ンジスタと、各ワード線各々に対応して設けられ、各々
    が対応の選択トランジスタからの基準電圧を該対応のワ
    ード線に接続するメモリセルへ伝達する複数の基準電圧
    伝達線とを含む不揮発性半導体記憶装置の製造方法であ
    って、各前記メモリセルは、第１導通ノードと、対応の
    基準電圧伝達線に接続する第２の導通ノードとを有し、 列方向において隣接するメモリセルの第２導通ノード形
    成領域の間に配置される分離領域をマスクして、高濃度
    のイオン注入を行なって第２導通ノードおよび基準電圧
    伝達線を形成する工程を備える、不揮発性半導体記憶装
    置の製造方法。
  27. 【請求項２７】 行および列に配列され、各々がフロー
    ティングゲート型電界効果トランジスタからなる複数の
    不揮発性メモリセルと、各行に対応して配置され、各々
    に対応の行のメモリセルが接続する複数のワード線と、
    各行に配置され、各々が対応の行のワード線の信号電圧
    に応答して導通し、導通時基準電圧を伝達する複数の選
    択トランジスタと、各行に対応して配置され、各々が対
    応の選択トランジスタからの基準電圧を対応の行のメモ
    リセルへ伝達する複数の基準電圧伝達線とを含む不揮発
    性半導体記憶装置の製造方法であって、各前記メモリセ
    ルは第１導通ノードと、対応の基準電圧伝達線に接続す
    る第２導通ノードとを有し、 前記列の延在方向において隣接するメモリセルの第２導
    通ノード形成領域の間の分離領域に選択的に熱酸化膜を
    形成する工程と、 前記熱酸化膜をマスクとしてイオン注入を行なって前記
    第２導通ノードおよび対応の基準電圧伝達線を形成する
    工程とを備える、不揮発性半導体記憶装置の製造方法。
  28. 【請求項２８】 前記熱酸化膜を選択的に形成する工程
    は、列方向において隣接するメモリセルの第２導通ノー
    ド形成領域間の領域全体にわたって第１の熱酸化膜を形
    成するステップと、 前記分離領域を除いて前記第１の熱酸化膜をエッチング
    除去して前記第２導通ノードおよび基準電圧伝達線形成
    領域を露出させるステップとを含む、請求項２７記載の
    不揮発性半導体記憶装置の製造方法。
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