JP3141492B2 - 不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子の製造方法Info
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- JP3141492B2 JP3141492B2 JP04045710A JP4571092A JP3141492B2 JP 3141492 B2 JP3141492 B2 JP 3141492B2 JP 04045710 A JP04045710 A JP 04045710A JP 4571092 A JP4571092 A JP 4571092A JP 3141492 B2 JP3141492 B2 JP 3141492B2
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子の製
造方法に係り、とりわけ不揮発性記憶素子の記憶保持特
性を向上させる方法に関するものである。
造方法に係り、とりわけ不揮発性記憶素子の記憶保持特
性を向上させる方法に関するものである。
【０００２】
【従来の技術】図３〜図４は従来の方法による不揮発性
記憶素子の要部製造工程における断面図である。
記憶素子の要部製造工程における断面図である。
【０００３】従来の方法により不揮発性記憶素子を製造
するには、まずＰ型シリコン基板（図示せず）にチャネ
ルストッパー、素子間分離のためのフィールド酸化膜
（図示せず）を除去する。次に、不揮発性記憶素子形成
領域の薄い酸化膜を除去した後に、閾値制御のために不
純物をチャネル領域（図示せず）にイオン注入する。
するには、まずＰ型シリコン基板（図示せず）にチャネ
ルストッパー、素子間分離のためのフィールド酸化膜
（図示せず）を除去する。次に、不揮発性記憶素子形成
領域の薄い酸化膜を除去した後に、閾値制御のために不
純物をチャネル領域（図示せず）にイオン注入する。
【０００４】次に、Ｐ型シリコン基板の表面を熱酸化
し、不揮発性記憶素子の第１ゲート絶縁膜（ＳｉＯ2）
（図示せず）を形成する。次に、Ｐ型シリコン基板の上
方全面にＣＶＤ（化学気相成長）法により、図３（ａ）
に示すようにポリシリコン膜７を形成した後に、燐（リ
ン：Ｐ）をイオン注入する。ポリシリコン膜７の表面に
突起状欠陥アスペリティ６が生じている。
し、不揮発性記憶素子の第１ゲート絶縁膜（ＳｉＯ2）
（図示せず）を形成する。次に、Ｐ型シリコン基板の上
方全面にＣＶＤ（化学気相成長）法により、図３（ａ）
に示すようにポリシリコン膜７を形成した後に、燐（リ
ン：Ｐ）をイオン注入する。ポリシリコン膜７の表面に
突起状欠陥アスペリティ６が生じている。
【０００５】次に、フォトリソグラフィーおよびＲＩＥ
（反応性イオンエッチング）により不揮発性記憶素子形
成領域のポリシリコン膜７を残して、それ以外の領域の
ポリシリコン膜７を除去するとフローティングゲート７
ａが形成される。
（反応性イオンエッチング）により不揮発性記憶素子形
成領域のポリシリコン膜７を残して、それ以外の領域の
ポリシリコン膜７を除去するとフローティングゲート７
ａが形成される。
【０００６】次に、図３（ｂ）に示すように、Ｐ型シリ
コン基板の全面を熱酸化し、５ｎｍ以上の厚さ（例えば
１２ｎｍ）に第１シリコン酸化膜（ＳｉＯ2）９を形成
した後に、図３（ｃ）に示すようにＣＶＤ法により絶縁
膜１０としてＳｉ3Ｎ4を形成する。次に、図３（ｄ）に
示すように、絶縁膜（Ｓｉ3Ｎ4）１０を熱酸化すると、
窒化膜（Ｓｉ3Ｎ4）１０の表面に３ｎｍ程度の厚さに第
２シリコン酸化膜（ＳｉＯ2）１１が形成される。
コン基板の全面を熱酸化し、５ｎｍ以上の厚さ（例えば
１２ｎｍ）に第１シリコン酸化膜（ＳｉＯ2）９を形成
した後に、図３（ｃ）に示すようにＣＶＤ法により絶縁
膜１０としてＳｉ3Ｎ4を形成する。次に、図３（ｄ）に
示すように、絶縁膜（Ｓｉ3Ｎ4）１０を熱酸化すると、
窒化膜（Ｓｉ3Ｎ4）１０の表面に３ｎｍ程度の厚さに第
２シリコン酸化膜（ＳｉＯ2）１１が形成される。
【０００７】次に、ＣＶＤ法によりポリシリコン膜をＰ
型シリコン基板の上方全面に形成した後に、リン（Ｐ）
をイオン注入する。次に、フォトリソグラフィーおよび
ＲＩＥにより不揮発性記憶素子形成領域のポリシリコン
膜、第２シリコン酸化膜（ＳｉＯ2）１１、絶縁膜（Ｓ
ｉ3Ｎ4）１０、第１シリコン酸化膜（ＳｉＯ2）９を残
して、それ以外の領域のポリシリコン膜、第２シリコン
酸化膜（ＳｉＯ2）１１、絶縁膜（Ｓｉ3Ｎ4）１０、第
１シリコン酸化膜（ＳｉＯ2）９を除去すると、図４に
示すようにコントロールゲート８ａおよび第１シリコン
酸化膜（ＳｉＯ2）９ａ／絶縁膜（Ｓｉ3Ｎ4）１０ａ／
第２シリコン酸化膜（ＳｉＯ2）１１ａから構成される
第２ゲート絶縁膜（ＯＮＯ膜）１２が形成される。次に
ソース領域およびドレイン領域にヒ素をイオン注入す
る。
型シリコン基板の上方全面に形成した後に、リン（Ｐ）
をイオン注入する。次に、フォトリソグラフィーおよび
ＲＩＥにより不揮発性記憶素子形成領域のポリシリコン
膜、第２シリコン酸化膜（ＳｉＯ2）１１、絶縁膜（Ｓ
ｉ3Ｎ4）１０、第１シリコン酸化膜（ＳｉＯ2）９を残
して、それ以外の領域のポリシリコン膜、第２シリコン
酸化膜（ＳｉＯ2）１１、絶縁膜（Ｓｉ3Ｎ4）１０、第
１シリコン酸化膜（ＳｉＯ2）９を除去すると、図４に
示すようにコントロールゲート８ａおよび第１シリコン
酸化膜（ＳｉＯ2）９ａ／絶縁膜（Ｓｉ3Ｎ4）１０ａ／
第２シリコン酸化膜（ＳｉＯ2）１１ａから構成される
第２ゲート絶縁膜（ＯＮＯ膜）１２が形成される。次に
ソース領域およびドレイン領域にヒ素をイオン注入す
る。
【０００８】次に、層間絶縁膜としてＳＯＧ膜（Ｓpin
Ｏn Ｇlass）（以下の工程図示せず）を形成した後に、
ドレイン電極部にコンタクトホールを開口し、蒸着法に
よりアルミニウム膜を形成する。次にフォトリソグラフ
ィーおよびＲＩＥによりアルミニウム膜を除去し、ドレ
イン電極を形成する。次に、パッシベーション膜として
Ｐ型シリコン基板の全面上方にプラズマＣＶＤ法により
Ｐ−ＳｉＮ膜を形成する。上記工程を経て不揮発性記憶
素子を製造することができる。
Ｏn Ｇlass）（以下の工程図示せず）を形成した後に、
ドレイン電極部にコンタクトホールを開口し、蒸着法に
よりアルミニウム膜を形成する。次にフォトリソグラフ
ィーおよびＲＩＥによりアルミニウム膜を除去し、ドレ
イン電極を形成する。次に、パッシベーション膜として
Ｐ型シリコン基板の全面上方にプラズマＣＶＤ法により
Ｐ−ＳｉＮ膜を形成する。上記工程を経て不揮発性記憶
素子を製造することができる。
【０００９】
【発明が解決しようとする課題】図８は、不揮発性記憶
素子の平面図であり、この不揮発性記憶素子はフローテ
ィングゲート７ａに電子を捕獲してＭＯＳトランジスタ
の閾値電圧が高くなった状態をＨigh、電子を放出して
フローティングゲート７ａ中に電子が無くなってきた状
態で閾値電圧が低い状態をＬowに対応するように構成さ
れる。
素子の平面図であり、この不揮発性記憶素子はフローテ
ィングゲート７ａに電子を捕獲してＭＯＳトランジスタ
の閾値電圧が高くなった状態をＨigh、電子を放出して
フローティングゲート７ａ中に電子が無くなってきた状
態で閾値電圧が低い状態をＬowに対応するように構成さ
れる。
【００１０】フローティングゲート７ａの電子の書き込
みは、ドレイン領域４に高電圧をかけることによりドレ
イン領域４の近傍に発生したホットエレクトロンを、コ
ントロールゲート８ａに正電圧を印加することによりフ
ローティングゲート７ａへ注入することによって行われ
る。
みは、ドレイン領域４に高電圧をかけることによりドレ
イン領域４の近傍に発生したホットエレクトロンを、コ
ントロールゲート８ａに正電圧を印加することによりフ
ローティングゲート７ａへ注入することによって行われ
る。
【００１１】この不揮発性記憶素子は、図３（ａ）に示
した工程において、フローティングゲート７ａの表面上
に突起状欠陥アスペリティ６が発生し、更に図４（ｂ）
に示した工程においてフローティングゲート７ａの表面
上が酸化されるが、この酸化により突起状欠陥アスペリ
ティ６が更に大きくなる。
した工程において、フローティングゲート７ａの表面上
に突起状欠陥アスペリティ６が発生し、更に図４（ｂ）
に示した工程においてフローティングゲート７ａの表面
上が酸化されるが、この酸化により突起状欠陥アスペリ
ティ６が更に大きくなる。
【００１２】しかし、この突起状欠陥アスペリティ６
は、フローティングゲート７ａ内に電子が捕獲されてい
る場合に避雷針と同様の働きをし、この電子が第２ゲー
ト絶縁膜１２を通してコントロールゲート８ａへとＦow
ler Ｎordheim トンネル電流あるいはＰoole Ｆrenkle
トンネル電流として流れ易くなり、不揮発性記憶素子の
記憶保持特性を劣化させ問題であった。
は、フローティングゲート７ａ内に電子が捕獲されてい
る場合に避雷針と同様の働きをし、この電子が第２ゲー
ト絶縁膜１２を通してコントロールゲート８ａへとＦow
ler Ｎordheim トンネル電流あるいはＰoole Ｆrenkle
トンネル電流として流れ易くなり、不揮発性記憶素子の
記憶保持特性を劣化させ問題であった。
【００１３】しかし、この突起状欠陥アスペリティ６の
上に、第２シリコン酸化膜（ＳｉＯ 2 ）よりも厚い第１
シリコン酸化膜（ＳｉＯ2）９ａを形成する従来の方法
では、この突起状欠陥アスペリティ６によるＦowler
Ｎordheimトンネル電流が大きく作用し、せっかく第１
シリコン酸化膜（ＳｉＯ2）９ａの膜厚を厚くしても、
このＦowler Ｎordheimトンネル電流を防止する効果が
小さくなり、低電圧でもこのＦowler Ｎordheimトンネ
ル電流が流れる。
上に、第２シリコン酸化膜（ＳｉＯ 2 ）よりも厚い第１
シリコン酸化膜（ＳｉＯ2）９ａを形成する従来の方法
では、この突起状欠陥アスペリティ６によるＦowler
Ｎordheimトンネル電流が大きく作用し、せっかく第１
シリコン酸化膜（ＳｉＯ2）９ａの膜厚を厚くしても、
このＦowler Ｎordheimトンネル電流を防止する効果が
小さくなり、低電圧でもこのＦowler Ｎordheimトンネ
ル電流が流れる。
【００１４】その結果、絶縁膜（Ｓｉ3Ｎ4）１０ａ内に
電子が入り込み、この絶縁膜（Ｓｉ3Ｎ4）１０ａ内では
Ｐoole Ｆrenkleトンネル電流として第２シリコン酸化
膜（ＳｉＯ2）１１ａへと電子が通過する。しかし、第
１シリコン酸化膜（ＳｉＯ2）９ａの膜厚を厚くした
分、それだけ等価的に第２シリコン酸化膜（ＳｉＯ2）
１１ａの膜厚は薄くなり、３ｎｍ程度の厚さになる。従
って、この第２シリコン酸化膜（ＳｉＯ2）１１ａの膜
厚が薄い分、それだけこの第２シリコン酸化膜（ＳｉＯ
2）１１ａを通過してコントロールゲートへと電子が流
れ易くなる。そのため、不揮発性記憶素子の記憶保持特
性の劣化となり問題であった。
電子が入り込み、この絶縁膜（Ｓｉ3Ｎ4）１０ａ内では
Ｐoole Ｆrenkleトンネル電流として第２シリコン酸化
膜（ＳｉＯ2）１１ａへと電子が通過する。しかし、第
１シリコン酸化膜（ＳｉＯ2）９ａの膜厚を厚くした
分、それだけ等価的に第２シリコン酸化膜（ＳｉＯ2）
１１ａの膜厚は薄くなり、３ｎｍ程度の厚さになる。従
って、この第２シリコン酸化膜（ＳｉＯ2）１１ａの膜
厚が薄い分、それだけこの第２シリコン酸化膜（ＳｉＯ
2）１１ａを通過してコントロールゲートへと電子が流
れ易くなる。そのため、不揮発性記憶素子の記憶保持特
性の劣化となり問題であった。
【００１５】そこで、本発明は不揮発性不揮発性記憶素
子の第２ゲート絶縁膜を所定の膜厚の第１シリコン酸化
膜（ＳｉＯ2）／絶縁膜（Ｓｉ3Ｎ4）／第１シリコン酸
化膜よりも膜厚の厚い第２シリコン酸化膜（ＳｉＯ2）
の構成をとり、更にコントロールゲートとしてボロンを
導入したポリシリコン膜とすることにより不揮発性記憶
素子の記憶保持特性を向上させる不揮発性記憶素子の製
造方法を提供することを目的とする。
子の第２ゲート絶縁膜を所定の膜厚の第１シリコン酸化
膜（ＳｉＯ2）／絶縁膜（Ｓｉ3Ｎ4）／第１シリコン酸
化膜よりも膜厚の厚い第２シリコン酸化膜（ＳｉＯ2）
の構成をとり、更にコントロールゲートとしてボロンを
導入したポリシリコン膜とすることにより不揮発性記憶
素子の記憶保持特性を向上させる不揮発性記憶素子の製
造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題は本発明によれ
ば、Ｐ型シリコン基板上に、第１ゲート絶縁膜／フロー
ティングゲート／第２ゲート絶縁膜／コントロールゲー
トを有する不揮発性記憶素子の製造方法であって、Ｐ型
シリコン基板上に第１ゲート絶縁膜を形成する工程と、
この第１ゲート絶縁膜上に、Ｎ型不純物を導入した第１
ポリシリコン膜を形成した後に、該第１ポリシリコン膜
をパターニングすることによりフローティングゲートを
形成する工程と、このフローティングゲート上に所定の
膜厚の第１シリコン酸化膜を形成し、この第１シリコン
酸化膜の上に絶縁膜を形成し、この絶縁膜の上に第１シ
リコン酸化膜よりも膜厚の厚い第２シリコン酸化膜を形
成することにより、所定の膜厚の第１シリコン酸化膜／
絶縁膜／膜厚の厚い第２シリコン酸化膜から構成される
第２ゲート絶縁膜を形成する工程と、この第２ゲート絶
縁膜上にボロンを導入した第２ポリシリコン膜からなる
コントロールゲートを形成する工程とを含むことを特徴
とする不揮発性記憶素子の製造方法によって解決され
る。
ば、Ｐ型シリコン基板上に、第１ゲート絶縁膜／フロー
ティングゲート／第２ゲート絶縁膜／コントロールゲー
トを有する不揮発性記憶素子の製造方法であって、Ｐ型
シリコン基板上に第１ゲート絶縁膜を形成する工程と、
この第１ゲート絶縁膜上に、Ｎ型不純物を導入した第１
ポリシリコン膜を形成した後に、該第１ポリシリコン膜
をパターニングすることによりフローティングゲートを
形成する工程と、このフローティングゲート上に所定の
膜厚の第１シリコン酸化膜を形成し、この第１シリコン
酸化膜の上に絶縁膜を形成し、この絶縁膜の上に第１シ
リコン酸化膜よりも膜厚の厚い第２シリコン酸化膜を形
成することにより、所定の膜厚の第１シリコン酸化膜／
絶縁膜／膜厚の厚い第２シリコン酸化膜から構成される
第２ゲート絶縁膜を形成する工程と、この第２ゲート絶
縁膜上にボロンを導入した第２ポリシリコン膜からなる
コントロールゲートを形成する工程とを含むことを特徴
とする不揮発性記憶素子の製造方法によって解決され
る。
【００１７】
【００１８】
【作用】図５はフローティングゲート内に電子を保持し
た状態での、本発明による不揮発性記憶素子のエネルギ
ーバンド構造図である。この不揮発性記憶素子はリンの
導入されたポリシリコンからなるフローティングゲート
／所定の膜厚の第１シリコン酸化膜（ＳｉＯ2）／Ｓｉ3
Ｎ4からなる絶縁膜／厚い第２シリコン酸化膜（Ｓｉ
Ｏ2）／ボロンの導入されたポリシリコンからなるコン
トロールゲートから構成される。
た状態での、本発明による不揮発性記憶素子のエネルギ
ーバンド構造図である。この不揮発性記憶素子はリンの
導入されたポリシリコンからなるフローティングゲート
／所定の膜厚の第１シリコン酸化膜（ＳｉＯ2）／Ｓｉ3
Ｎ4からなる絶縁膜／厚い第２シリコン酸化膜（Ｓｉ
Ｏ2）／ボロンの導入されたポリシリコンからなるコン
トロールゲートから構成される。
【００１９】本発明によれば、図１（ｄ）に示すように
第１シリコン酸化膜（ＳｉＯ2）９は第２シリコン酸化
膜（ＳｉＯ 2 ）１１よりも膜厚が薄く、しかもアスペリ
ティ６を有するフローティングゲート７ａの表面上に形
成されているので、従来よりもＦowler Ｎordheimトン
ネル電流は第１シリコン酸化膜（ＳｉＯ 2 ）９中を流れ
易くなる。そのため、この第１シリコン酸化膜（ＳｉＯ
2）９は殆ど抵抗に近い特性を有する。
第１シリコン酸化膜（ＳｉＯ2）９は第２シリコン酸化
膜（ＳｉＯ 2 ）１１よりも膜厚が薄く、しかもアスペリ
ティ６を有するフローティングゲート７ａの表面上に形
成されているので、従来よりもＦowler Ｎordheimトン
ネル電流は第１シリコン酸化膜（ＳｉＯ 2 ）９中を流れ
易くなる。そのため、この第１シリコン酸化膜（ＳｉＯ
2）９は殆ど抵抗に近い特性を有する。
【００２０】その結果、図５に示すようにフローティン
グゲートに捕獲された電子は、第１シリコン酸化膜（Ｓ
ｉＯ2）９ａを通って絶縁膜（Ｓｉ3Ｎ4）１０ａへ入
り、この絶縁膜（Ｓｉ3Ｎ4）１０ａの内部では図５に示
すように、トラップレベルＥTと伝導帯レベルＥCとの間
でやりとりを繰り返しながらＰoole Ｆrenkleトンネル
電流として流れ、第２シリコン酸化膜（ＳｉＯ2）１１
ａに入る。
グゲートに捕獲された電子は、第１シリコン酸化膜（Ｓ
ｉＯ2）９ａを通って絶縁膜（Ｓｉ3Ｎ4）１０ａへ入
り、この絶縁膜（Ｓｉ3Ｎ4）１０ａの内部では図５に示
すように、トラップレベルＥTと伝導帯レベルＥCとの間
でやりとりを繰り返しながらＰoole Ｆrenkleトンネル
電流として流れ、第２シリコン酸化膜（ＳｉＯ2）１１
ａに入る。
【００２１】しかし、本発明による第２シリコン酸化膜
（ＳｉＯ2）１１ａは、第１シリコン酸化膜よりも膜厚
が厚く形成されており、さらに膜質のよい絶縁膜１０ａ
上に形成されているので、この第２シリコン酸化膜（Ｓ
ｉＯ2）１１ａ内でのＦowlerＮordheimトンネル電流を
少なくすることができる。
（ＳｉＯ2）１１ａは、第１シリコン酸化膜よりも膜厚
が厚く形成されており、さらに膜質のよい絶縁膜１０ａ
上に形成されているので、この第２シリコン酸化膜（Ｓ
ｉＯ2）１１ａ内でのＦowlerＮordheimトンネル電流を
少なくすることができる。
【００２２】その結果、アスペリティ６を有し、膜質の
悪いフローティングゲート７ａ上に、第２シリコン酸化
膜（ＳｉＯ 2 ）１１ａよりも膜厚が厚い第１シリコン酸
化膜（ＳｉＯ2）９ａを形成する従来の方法よりも、膜
質のよい絶縁膜１０ａ上に膜厚が厚い第２シリコン酸化
膜（ＳｉＯ2）１１ａを形成する本発明の方が不揮発性
記憶素子の記憶保持特性を向上させることができる。
悪いフローティングゲート７ａ上に、第２シリコン酸化
膜（ＳｉＯ 2 ）１１ａよりも膜厚が厚い第１シリコン酸
化膜（ＳｉＯ2）９ａを形成する従来の方法よりも、膜
質のよい絶縁膜１０ａ上に膜厚が厚い第２シリコン酸化
膜（ＳｉＯ2）１１ａを形成する本発明の方が不揮発性
記憶素子の記憶保持特性を向上させることができる。
【００２３】また、図６は従来例による不揮発性記憶素
子のエネルギーバンド構造図であり、図６（ａ）はフロ
ーティングゲートが電子を保持していない状態でのエネ
ルギーバンド構造図であり、図６（ｂ）はフローティン
グゲートが電子を保持している状態でのエネルギーバン
ド構造図である。この不揮発性記憶素子は、シリコン基
板／ＳｉＯ2からなる第１ゲート絶縁膜／リンを導入し
たポリシリコンからなるフローティングゲート／ＳｉＯ
2からなる第２ゲート絶縁膜／ボロンを導入したポリシ
リコンからなるコントロールゲートから構成されてい
る。
子のエネルギーバンド構造図であり、図６（ａ）はフロ
ーティングゲートが電子を保持していない状態でのエネ
ルギーバンド構造図であり、図６（ｂ）はフローティン
グゲートが電子を保持している状態でのエネルギーバン
ド構造図である。この不揮発性記憶素子は、シリコン基
板／ＳｉＯ2からなる第１ゲート絶縁膜／リンを導入し
たポリシリコンからなるフローティングゲート／ＳｉＯ
2からなる第２ゲート絶縁膜／ボロンを導入したポリシ
リコンからなるコントロールゲートから構成されてい
る。
【００２４】図６（ｂ）に示すように、フローティング
ゲートに電子が捕獲され保持している分だけ、フローテ
ィングゲート内およびフローティングゲートと第１ゲー
ト絶縁膜および第２ゲート絶縁膜との界面におけるポテ
ンシャルエネルギーが高くなる。
ゲートに電子が捕獲され保持している分だけ、フローテ
ィングゲート内およびフローティングゲートと第１ゲー
ト絶縁膜および第２ゲート絶縁膜との界面におけるポテ
ンシャルエネルギーが高くなる。
【００２５】次に、図７は本発明による不揮発性記憶素
子のエネルギーバンド構造図であり、図７（ａ）はフロ
ーティングゲートが電子を保持していない状態でのエネ
ルギーバンド構造であり、図７（ｂ）はフローティング
ゲートが電子を保持している状態でのエネルギーバンド
構造図である。この不揮発性記憶素子は、シリコン基板
／ＳｉＯ2からなる第１ゲート絶縁膜／リンを導入した
ポリシリコンからなるフローティングゲート／ＳｉＯ2
からなる第２ゲート絶縁膜／ボロンを導入したポリシリ
コンからなるコントロールゲートから構成される。
子のエネルギーバンド構造図であり、図７（ａ）はフロ
ーティングゲートが電子を保持していない状態でのエネ
ルギーバンド構造であり、図７（ｂ）はフローティング
ゲートが電子を保持している状態でのエネルギーバンド
構造図である。この不揮発性記憶素子は、シリコン基板
／ＳｉＯ2からなる第１ゲート絶縁膜／リンを導入した
ポリシリコンからなるフローティングゲート／ＳｉＯ2
からなる第２ゲート絶縁膜／ボロンを導入したポリシリ
コンからなるコントロールゲートから構成される。
【００２６】図７（ａ）に示すように、コントロールゲ
ートを構成するポリシリコンにボロンを注入し、コント
ロールゲートをＰ型としたために、図６（ａ）に示した
Ｎ型のポリシリコンから構成された従来コントロールゲ
ートに比べてポテンシャルエネルギーが約１ｅＶ高くな
るので、このコントロールゲートと第２ゲート絶縁膜と
の界面においても従来よりも約１ｅＶポテンシャルエネ
ルギーが高くなる。
ートを構成するポリシリコンにボロンを注入し、コント
ロールゲートをＰ型としたために、図６（ａ）に示した
Ｎ型のポリシリコンから構成された従来コントロールゲ
ートに比べてポテンシャルエネルギーが約１ｅＶ高くな
るので、このコントロールゲートと第２ゲート絶縁膜と
の界面においても従来よりも約１ｅＶポテンシャルエネ
ルギーが高くなる。
【００２７】従って、図７（ｂ）に示すように、第２ゲ
ート絶縁膜のポテンシャルエネルギーが従来よりもコン
トロールゲートでの界面において約１ｅＶ高くなった分
だけ、この第２ゲート絶縁膜のポテンシャルエネルギー
の勾配が従来よりも緩やかになるので、フローティング
ゲートから第２ゲート絶縁膜を通してコントロールゲー
トへのＦowler Ｎordheimトンネル電流が従来よりも少
なくなる。その結果、不揮発性記憶素子の記憶保持特性
を向上させることができる。
ート絶縁膜のポテンシャルエネルギーが従来よりもコン
トロールゲートでの界面において約１ｅＶ高くなった分
だけ、この第２ゲート絶縁膜のポテンシャルエネルギー
の勾配が従来よりも緩やかになるので、フローティング
ゲートから第２ゲート絶縁膜を通してコントロールゲー
トへのＦowler Ｎordheimトンネル電流が従来よりも少
なくなる。その結果、不揮発性記憶素子の記憶保持特性
を向上させることができる。
【００２８】
【実施例】本発明による実施例を図面に基づいて説明す
る。
る。
【００２９】図１〜図２は本発明による一実施例を示
し、不揮発性記憶素子の製造要部工程における断面図で
ある。
し、不揮発性記憶素子の製造要部工程における断面図で
ある。
【００３０】本発明による不揮発性記憶素子の製造を行
うには、まずＰ型シリコン基板（図示せず）内にチャネ
ルストッパー、素子間分離のためのフィールド酸化膜
（図示せず）を形成した後に、不揮発性記憶素子形成領
域の薄い酸化膜を除去する。次に、閾値制御のために不
純物をチャネル領域（図示せず）にイオン注入する。
うには、まずＰ型シリコン基板（図示せず）内にチャネ
ルストッパー、素子間分離のためのフィールド酸化膜
（図示せず）を形成した後に、不揮発性記憶素子形成領
域の薄い酸化膜を除去する。次に、閾値制御のために不
純物をチャネル領域（図示せず）にイオン注入する。
【００３１】次に、Ｐ型シリコン基板の表面を熱酸化
し、不揮発性記憶素子の第１ゲート絶縁膜（ＳｉＯ2）
を形成する。次に、図１（ａ）に示すように、Ｐ型シリ
コン基板の上方全面にＣＶＤ法によりポリシリコン膜７
を形成した後に、燐（リン：Ｐ）をイオン注入する。ポ
リシリコン膜７の表面に突起状欠陥のアスペリティ６が
生じている。
し、不揮発性記憶素子の第１ゲート絶縁膜（ＳｉＯ2）
を形成する。次に、図１（ａ）に示すように、Ｐ型シリ
コン基板の上方全面にＣＶＤ法によりポリシリコン膜７
を形成した後に、燐（リン：Ｐ）をイオン注入する。ポ
リシリコン膜７の表面に突起状欠陥のアスペリティ６が
生じている。
【００３２】次に、フォトリソグラフィーおよびＲＩＥ
により不揮発性記憶素子形成領域のポリシリコン膜を残
して、それ以外の領域のポリシリコン膜を除去するとフ
ローティングゲート７ａが形成される。
により不揮発性記憶素子形成領域のポリシリコン膜を残
して、それ以外の領域のポリシリコン膜を除去するとフ
ローティングゲート７ａが形成される。
【００３３】次に、図１（ｂ）に示すように、フローテ
ィングゲート７ａの表面を軽く熱酸化し、ＳｉＯ2を３
ｎｍ以下（例えば３ｎｍ）の厚さに第１シリコン酸化膜
（ＳｉＯ2）９を形成する。次に、図１（ｃ）に示すよ
うに、ＣＶＤ法によりＰ型シリコン基板の上方全面に絶
縁膜１０としてＳｉ3Ｎ4膜を形成する。このとき絶縁膜
（Ｓｉ3Ｎ4）１０の表面はほぼ平坦となる。次にこの絶
縁膜（Ｓｉ3Ｎ4）１０の表面に減圧ＣＶＤ法により、第
２シリコン酸化膜（ＳｉＯ2）１１としてＳｉＯ2膜を５
ｎｍ以上（例えば１２ｎｍ）の厚さに形成する。この
時、第１シリコン酸化膜（ＳｉＯ2）９の膜厚が３ｎｍ
よりも厚く、第２シリコン酸化膜（ＳｉＯ2）１１の膜
厚が５ｎｍよりも薄いと、不揮発性記憶素子の保持特性
の効果が十分でなかった。
ィングゲート７ａの表面を軽く熱酸化し、ＳｉＯ2を３
ｎｍ以下（例えば３ｎｍ）の厚さに第１シリコン酸化膜
（ＳｉＯ2）９を形成する。次に、図１（ｃ）に示すよ
うに、ＣＶＤ法によりＰ型シリコン基板の上方全面に絶
縁膜１０としてＳｉ3Ｎ4膜を形成する。このとき絶縁膜
（Ｓｉ3Ｎ4）１０の表面はほぼ平坦となる。次にこの絶
縁膜（Ｓｉ3Ｎ4）１０の表面に減圧ＣＶＤ法により、第
２シリコン酸化膜（ＳｉＯ2）１１としてＳｉＯ2膜を５
ｎｍ以上（例えば１２ｎｍ）の厚さに形成する。この
時、第１シリコン酸化膜（ＳｉＯ2）９の膜厚が３ｎｍ
よりも厚く、第２シリコン酸化膜（ＳｉＯ2）１１の膜
厚が５ｎｍよりも薄いと、不揮発性記憶素子の保持特性
の効果が十分でなかった。
【００３４】次に、Ｐ型シリコン基板の上方全面に減圧
ＣＶＤ法によりポリシリコン膜を形成した後に、このポ
リシリコン膜にボロンをイオン注入する。次に、フォト
リソグラフィーおよびＲＩＥにより、不揮発性記憶素子
形成領域のポリシリコン膜、第２シリコン酸化膜（Ｓｉ
Ｏ2）１１、絶縁膜（Ｓｉ3Ｎ4）１０、第１シリコン酸
化膜（ＳｉＯ2）９を残し、それ以外の領域のポリシリ
コン膜、第２シリコン酸化膜（ＳｉＯ2）１１、絶縁膜
（Ｓｉ3Ｎ4）１０、第１シリコン酸化膜（ＳｉＯ2）９
を除去すると、図２に示すようにコントロールゲート
（ポリシリコン）８ａおよび第１シリコン酸化膜（Ｓｉ
Ｏ2）９ａ／絶縁膜（Ｓｉ3Ｎ4）１０ａ／第２シリコン
酸化膜（ＳｉＯ2）９ａから構成される第２ゲート絶縁
膜（ＯＮＯ膜）１２が形成される。
ＣＶＤ法によりポリシリコン膜を形成した後に、このポ
リシリコン膜にボロンをイオン注入する。次に、フォト
リソグラフィーおよびＲＩＥにより、不揮発性記憶素子
形成領域のポリシリコン膜、第２シリコン酸化膜（Ｓｉ
Ｏ2）１１、絶縁膜（Ｓｉ3Ｎ4）１０、第１シリコン酸
化膜（ＳｉＯ2）９を残し、それ以外の領域のポリシリ
コン膜、第２シリコン酸化膜（ＳｉＯ2）１１、絶縁膜
（Ｓｉ3Ｎ4）１０、第１シリコン酸化膜（ＳｉＯ2）９
を除去すると、図２に示すようにコントロールゲート
（ポリシリコン）８ａおよび第１シリコン酸化膜（Ｓｉ
Ｏ2）９ａ／絶縁膜（Ｓｉ3Ｎ4）１０ａ／第２シリコン
酸化膜（ＳｉＯ2）９ａから構成される第２ゲート絶縁
膜（ＯＮＯ膜）１２が形成される。
【００３５】次に、ソース領域およびドレイン領域（以
下の工程図示せず）にヒ素（Ａｓ）をイオン注入する。
次に層間絶縁膜としてＳＯＧ（Ｓpin Ｏn Ｇlass）膜を
Ｐ型シリコン基板の上方全面に形成した後に、ドレイン
電極部にコンタクトホールを開口する。次に、Ｐ型シリ
コン基板上にＣＶＤ法によりアルミニウム膜を形成した
後に、フォトリソグラフィーおよびＲＩＥを用いて不揮
発性記憶素子形成領域のアルミニウム膜を残して、それ
以外の領域のアルミニウム膜を除去する。次にパッシベ
ーション膜としてＰ型シリコン基板の上方全面にプラズ
マＣＶＤ法により、Ｐ−ＳｉＮ膜を形成する。
下の工程図示せず）にヒ素（Ａｓ）をイオン注入する。
次に層間絶縁膜としてＳＯＧ（Ｓpin Ｏn Ｇlass）膜を
Ｐ型シリコン基板の上方全面に形成した後に、ドレイン
電極部にコンタクトホールを開口する。次に、Ｐ型シリ
コン基板上にＣＶＤ法によりアルミニウム膜を形成した
後に、フォトリソグラフィーおよびＲＩＥを用いて不揮
発性記憶素子形成領域のアルミニウム膜を残して、それ
以外の領域のアルミニウム膜を除去する。次にパッシベ
ーション膜としてＰ型シリコン基板の上方全面にプラズ
マＣＶＤ法により、Ｐ−ＳｉＮ膜を形成する。
【００３６】図８は、上記工程を経て製造された不揮発
性記憶素子の平面図（パッシベーション膜および層間絶
縁膜を除く）である。フローティングゲート７ａ、コン
トロールゲート８ａ、ドレイン電極１６、アルミニウム
膜１４が形成されている。また、図９は図８のＹ−Ｙ′
直線方向断面図である。図９に示すように、Ｐ型シリコ
ン基板１内にソース領域３、ドレイン領域４、チャネル
領域２がそれぞれ形成されている。また、チャネル領域
２上には第１ゲート絶縁膜（ＳｉＯ2膜）５／フローテ
ィングゲート（ポリシリコン）７ａ／第２ゲート絶縁膜
（ＯＮＯ膜）１２／コントロールゲート（ポリシリコ
ン）８ａが形成され、ドレイン領域４上にはドレイン電
極１６が形成され、さらにＰ型シリコン基板の上方には
層間絶縁膜（ＳＯＧ膜）１３、アルミニウム膜１４、パ
ッシベーション膜（Ｐ−ＳｉＮ膜）１５が形成され不揮
発性記憶素子を構成する。
性記憶素子の平面図（パッシベーション膜および層間絶
縁膜を除く）である。フローティングゲート７ａ、コン
トロールゲート８ａ、ドレイン電極１６、アルミニウム
膜１４が形成されている。また、図９は図８のＹ−Ｙ′
直線方向断面図である。図９に示すように、Ｐ型シリコ
ン基板１内にソース領域３、ドレイン領域４、チャネル
領域２がそれぞれ形成されている。また、チャネル領域
２上には第１ゲート絶縁膜（ＳｉＯ2膜）５／フローテ
ィングゲート（ポリシリコン）７ａ／第２ゲート絶縁膜
（ＯＮＯ膜）１２／コントロールゲート（ポリシリコ
ン）８ａが形成され、ドレイン領域４上にはドレイン電
極１６が形成され、さらにＰ型シリコン基板の上方には
層間絶縁膜（ＳＯＧ膜）１３、アルミニウム膜１４、パ
ッシベーション膜（Ｐ−ＳｉＮ膜）１５が形成され不揮
発性記憶素子を構成する。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
フローティングゲート上に所定の膜厚の第１シリコン酸
化膜／絶縁膜／膜厚の厚い第２シリコン酸化膜から第２
ゲート絶縁膜が構成され、この第２ゲート絶縁膜上にボ
ロンを導入した第２ポリシリコン膜からなるコントロー
ルゲートが形成され、フローティングゲートよりも、コ
ントロールゲートのポテンシャルエネルギーを高められ
る。
フローティングゲート上に所定の膜厚の第１シリコン酸
化膜／絶縁膜／膜厚の厚い第２シリコン酸化膜から第２
ゲート絶縁膜が構成され、この第２ゲート絶縁膜上にボ
ロンを導入した第２ポリシリコン膜からなるコントロー
ルゲートが形成され、フローティングゲートよりも、コ
ントロールゲートのポテンシャルエネルギーを高められ
る。
【００３８】この構成によって、リンを導入されたポリ
シリコン膜でコントロールゲートを形成する場合に比
べ、コントロールゲートと第２ゲート絶縁膜との界面の
ポテンシャルエネルギーを約１ｅＶ高くすることができ
る。これにより、フローティングゲートからコントロー
ルゲートへのＦowler Ｎordheimトンネリングによる電
流を少なくすることができ、記憶保持特性を更に向上さ
せることができる。
シリコン膜でコントロールゲートを形成する場合に比
べ、コントロールゲートと第２ゲート絶縁膜との界面の
ポテンシャルエネルギーを約１ｅＶ高くすることができ
る。これにより、フローティングゲートからコントロー
ルゲートへのＦowler Ｎordheimトンネリングによる電
流を少なくすることができ、記憶保持特性を更に向上さ
せることができる。
【図１】実施例による不揮発性記憶素子製造前半工程断
面図である。
面図である。
【図２】実施例による不揮発性記憶素子製造後半工程断
面図である。
面図である。
【図３】従来例による不揮発性記憶素子製造前半工程断
面図である。
面図である。
【図４】従来例による不揮発性記憶素子製造後半工程断
面図である。
面図である。
【図５】本発明による不揮発性記憶素子の第２ゲート絶
縁膜エネルギーバンド構造図である。
縁膜エネルギーバンド構造図である。
【図６】従来例による不揮発性記憶素子エネルギーバン
ド構造図である。
ド構造図である。
【図７】本発明による不揮発性記憶素子エネルギーバン
ド構造図である。
ド構造図である。
【図８】不揮発性記憶素子平面図である。
【図９】不揮発性記憶素子断面図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ チャネル領域 ３ ソース領域 ４ ドレイン領域 ５ 第１ゲート絶縁膜（ＳｉＯ2） ６ アスペリティ ７ ポリシリコン膜 ７ａ フローティングゲート（ポリシリコン） ８ａ コントロールゲート（ポリシリコン） ９，９ａ 第１シリコン酸化膜（ＳｉＯ2） １０，１０ａ 絶縁膜（Ｓｉ3Ｎ4） １１，１１ａ 第２シリコン酸化膜（ＳｉＯ2） １２ 第２ゲート絶縁膜（ＯＮＯ膜） １３ 層間絶縁膜（ＳＯＧ膜） １４ アルミニウム膜 １５ パッシベーション膜（Ｐ−ＳｉＮ） １６ ドレイン電極 ＥC 伝導帯レベル ＥV 価電子帯レベル ＥF フェルミレベル ＥT トラップレベル
フロントページの続き (56)参考文献 特開 平３−71674（ＪＰ，Ａ) 特開 平３−94473（ＪＰ，Ａ) 特開 平２−122570（ＪＰ，Ａ) 特開 昭63−179577（ＪＰ，Ａ) 特開 昭62−24673（ＪＰ，Ａ) 特開 昭59−149061（ＪＰ，Ａ) 特開 昭57−72333（ＪＰ，Ａ) 特開 昭50−9387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】Ｐ型シリコン基板上に、第１ゲート絶縁膜
／フローティングゲート／第２ゲート絶縁膜／コントロ
ールゲートを有する不揮発性記憶素子の製造方法であっ
て、Ｐ型シリコン基板上に前記第１ゲート絶縁膜を形成する
工程と、 前記第１ゲート絶縁膜上に、Ｎ型不純物を導入した第１
ポリシリコン膜を形成した後に、該第１ポリシリコン膜
をパターニングすることにより前記フローティングゲー
トを形成する工程と、 前記フローティングゲート上に所定の膜厚の第１シリコ
ン酸化膜を形成し、前記第１シリコン酸化膜の上に絶縁
膜を形成し、前記絶縁膜の上に前記第１シリコン酸化膜
よりも膜厚の厚い第２シリコン酸化膜を形成することに
より、 前記所定の膜厚の第１シリコン酸化膜／絶縁膜／
前記膜厚の厚い第２シリコン酸化膜から構成される前記
第２ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上にボロンを導入した第２ポリシ
リコン膜からなる前記コントロールゲートを形成する工
程とを含むことを特徴とする不揮発性記憶素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045710A JP3141492B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045710A JP3141492B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243582A JPH05243582A (ja) | 1993-09-21 |
| JP3141492B2 true JP3141492B2 (ja) | 2001-03-05 |
Family
ID=12726910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04045710A Expired - Fee Related JP3141492B2 (ja) | 1992-03-03 | 1992-03-03 | 不揮発性記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141492B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100647482B1 (ko) * | 2004-09-16 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1992
- 1992-03-03 JP JP04045710A patent/JP3141492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243582A (ja) | 1993-09-21 |
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