JPH07226489A - マイクロ波半導体装置 - Google Patents

マイクロ波半導体装置

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JPH07226489A
JPH07226489A JP6018211A JP1821194A JPH07226489A JP H07226489 A JPH07226489 A JP H07226489A JP 6018211 A JP6018211 A JP 6018211A JP 1821194 A JP1821194 A JP 1821194A JP H07226489 A JPH07226489 A JP H07226489A
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JP
Japan
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metal wiring
semiconductor device
gate
wiring
fet
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Application number
JP6018211A
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English (en)
Inventor
Tomohiro Yoshida
大広 吉田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
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  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 マイクロ波半導体装置について、従来のイン
ピーダンス整合条件を変えることなく出力向上のための
ゲート幅拡張をはかる。 【構成】 半絶縁性半導体基板表面の活性領域に形成さ
れたソース、ゲート、ドレイン電極を含みなる単位電界
効果型トランジスタを電気的に並列接続した電力用電界
効果型トランジスタにおいて、前記各ゲート電極の一方
の端を電気的に並列に接続し半絶縁性半導体基板上に設
けられた第１の金属配線と、前記第１の金属配線の一端
と他端とを接続する第２の金属配線とを具備したことを
特徴とするマイクロ波半導体装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロ波半導体装
置、特にマイクロ波帯電力用電界効果型トランジスタの
構造に関する。
【０００２】
【従来の技術】現在、マイクロ波通信システム、レーダ
ーシステムなどの高性能、小型化を図る上で、ＧａＡｓ
（砒化ガリウム）を材料とした電界効果型トランジスタ
（以下ＧａＡｓＦＥＴと略記する）は電力増幅用素子と
して、不可欠の存在となっており、さらに高出力化、高
利得化が要求されている。
【０００３】図４に従来の代表的な内部整合型電力Ｇａ
ＡｓＦＥＴのＦＥＴチップ近傍の部分を平面図で示す。
図４において、ＧａＡｓＦＥＴチップ１のソース電極パ
ッド２は、金属細線３、バイア・ホール（図示省略）な
どによって、外囲器台座（図示省略）に接続され接地さ
れている。また、ドレイン電極パッド４およびゲート電
極パッド５は、金属細線６および金属細線７によって、
インピーダンス整合回路部品８および９に接続されてい
る。さらに、金属細線６，７は、該金属細線が持つイン
ダクタンスにより、インピーダンス変換回路の一部とし
て用いられている。
【０００４】通常、高出力化のための手段として単位Ｆ
ＥＴの並列接続の拡張という方法が用いられている。こ
の場合、より高出力を得ようとすればするほどこれに伴
ない、ゲート電極パッド５の数は増え、それぞれの単位
ＦＥＴを並列接続するために設けているバスライン１０
は長くなる。このバスラインおよび単位ＦＥＴ周りの等
価回路を図５に示す。
【０００５】
【発明が解決しようとする課題】叙上の構造において
は、バスラインが長くなり長手方向（図４端子１０ａ，
１０ｂ）の両端を開放状態にしておくと周波数が高いと
ころで共振する周波数が現れ、単位ＦＥＴの特性ばらつ
きによって分周発振や利得低下のモードの原因になる。
【０００６】また、各々の単位セルから外部を見込んだ
インピーダンスが、ＦＥＴチップ内の中心部に配置され
ているセルと端側に配置されているセルとでは変わって
くるため、ＦＥＴ内のセル間の合成率を悪くしＦＥＴの
性能を低下させる原因となっている。
【０００７】本発明は上記問題点を鑑みてなされたもの
で、従来のインピーダンス整合条件を変えることなく簡
単に出力のためのゲート幅拡張を達成することを目的と
する。
【０００８】
【課題を解決するための手段】叙上の目的を達成するた
めに、本発明では半絶縁性半導体基板表面の活性領域に
形成したソース、ゲート、ドレイン電極からなる単位電
界効果型トランジスタを電気的に複数個並列接続した電
力用電界効果型トランジスタに於いて、ゲート電極の一
方の端を電気的に並列に接続するために設けられている
活性領域外の半絶縁性半導体基板上のバスラインの両端
を直接金属細線で空中配線するか、トランジスタチップ
近傍に設けられた前記半導体の比誘電率よりも低い比誘
電率の基板上に設けた配線パターンを経由して配線する
などして短絡させている。
【０００９】
【作用】叙上の構造により、バスラインの両端は互いに
電気的に短絡され、長手方向に見える共振モードを抑圧
することができ、分周発振や利得低下などの異常現象を
引起こすことなくゲート幅拡張により高出力化を達成で
きる。
【００１０】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
【００１１】なお、説明において、従来と変わらない部
分については従来と同じ符号を付けて示し、説明を省略
する。
【００１２】（実施例１）図１に示す実施例は、複数の
ゲート電極５を並列接続するための配線であるゲートバ
スライン１０の両端１０ａ，１０ｂを互いに短絡させる
手段が設けられている点のみ従来例と異なる構成であ
る。すなわち、この短絡させる手段として金属細線、一
例としてＡｕワイヤ１１をゲートバスライン１０の両端
にボンディングにより接続しこのＡｕワイヤ１１を空中
配線として達成する。
【００１３】（実施例２）図２に示す実施例は、上記短
絡させる手段をＦＥＴチップの近傍に配置した絶縁性基
板１２上に設けた配線パターン１３により実現したもの
で、ゲートバスライン１０の両端１０ａ，１０ｂと配線
パターン１３は金属細線１４で接続されている。図３に
図２で示した実施例のＦＥＴのバスラインおよび単位Ｆ
ＥＴｃ周りの等価回路を示す。バスラインの両端（端子
１０ａ，１０ｂ）が、金属細線のインダクタンス成分ｄ
と絶縁性基板１２上に設けた配線パターンを示すマイク
ロストリップ線路ｂにより接続されている。ところでこ
の場合、配線パターン１３の物理的長さと線路幅および
基板厚に相当してマイクロストリップ線路の特性インピ
ーダンス、電気長が変わってくるが特性インピーダンス
が大きかったり電気長が長すぎたりすると配線パターン
のインピーダンスがＦＥＴのゲートバスラインのインピ
ーダンスに対して同等の大きさなってしまい、短絡回路
としての役割を果たさなくなる。この事を避けるため
に、配線パターンは出来るだけ太く短くしなければなら
ないと同時に絶縁基板１２の誘電率は出来るだけ低いこ
とが好ましい。このように構成されたＦＥＴでは、ＦＥ
Ｔチップ内の中心部に配置されているセルと端側に配置
されているセルとが電気的に同等の関係に近づくことに
なり、分周発振や利得低下又は単位ＦＥＴの合成率低下
などの異常現象を引き起こすことなしにゲート幅拡張が
可能となる。
【００１４】
【発明の効果】本発明によれば、ＦＥＴのゲートバスラ
イン長手方向に見える共振モードを抑圧することがで
き、分周発振や利得低下又は単位ＦＥＴの合成率低下な
どの異常現象を引き起こすことなしにゲート幅拡張が可
能となり、より高出力の電力ＦＥＴが実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のマイクロ波半導体装置にお
けるＦＥＴチップ回りの一部を示す断面図。
【図２】本発明の別の一実施例のマイクロ波半導体装置
におけるＦＥＴチップ回りの一部を示す断面図。
【図３】本発明のバスライン周りの等価回路図。
【図４】従来例の実施例のマイクロ波半導体装置におけ
るＦＥＴチップ回りの一部を示す断面図。
【図５】従来例のバスライン周りの等価回路図。
【符号の説明】
１…ＦＥＴチップ ２…ＦＥＴのソース電極パッド ３…ソース電極接地用金属細線 ４…ＦＥＴのドレイン電極パッド ５…ＦＥＴのゲート電極パッド ６…ドレイン電極接続用金属細線 ７…ゲート電極接続用金属細線 ８…インピーダンス変換回路パターン（出力側） ９…インピーダンス変換回路パターン（入力側） １０…ゲート電極接続用バスライン １０ａ，１０ｂ…バスラインの端子 １１…ゲートバスライン両端の短絡用金属細線 １２…低誘電率半絶縁性基板 １３…ゲートバスライン両端の短絡用配線パターン １４…接続用の金属細線 ａ…バスラインをストリップラインで表したもの ｂ…本発明による短絡用配線パターンの等価回路 ｃ…単位セルＦＥＴ ｄ…金属細線のインダクタンス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/772 29/78 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半絶縁性半導体基板表面の活性領域に形
    成されたソース、ゲート、ドレイン電極を含みなる単位
    電界効果型トランジスタを電気的に並列接続した電力用
    電界効果型トランジスタにおいて、前記各ゲート電極の
    一方の端を電気的に並列に接続し半絶縁性半導体基板上
    に設けられた第１の金属配線と、前記第１の金属配線の
    一端と他端とを接続する第２の金属配線とを具備したこ
    とを特徴とするマイクロ波半導体装置。
  2. 【請求項２】 第２の金属配線が金属細線の空中配線で
    あることを特徴とする請求項１に記載のマイクロ波半導
    体装置。
  3. 【請求項３】 第２の金属配線が半導体の比誘電率より
    も小なる材料からなる基板表面に設けられた配線パター
    ンと、該配線パターンと第１の金属配線とを接続する空
    中配線とからなることを特徴とする請求項１に記載のマ
    イクロ波半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
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WO2008053748A1 (fr) * 2006-11-02 2008-05-08 Kabushiki Kaisha Toshiba Dispositif semiconducteur

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