JPS6211018Y2 - - Google Patents
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- Publication number
- JPS6211018Y2 JPS6211018Y2 JP1979030994U JP3099479U JPS6211018Y2 JP S6211018 Y2 JPS6211018 Y2 JP S6211018Y2 JP 1979030994 U JP1979030994 U JP 1979030994U JP 3099479 U JP3099479 U JP 3099479U JP S6211018 Y2 JPS6211018 Y2 JP S6211018Y2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- input side
- semiconductor chip
- package lead
- grounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
Description
【考案の詳細な説明】
本考案は、セイフ・バイアスで動作し、高周波
用として好適な半導体装置に関する。
用として好適な半導体装置に関する。
従来、例えばマイクロ波トランジスタでは殆ん
どの場合、半導体チツプをパツケージに実装する
ようにしている。そして、第１図に見られるよう
な接地インダクタンスＬを小さくするように設計
上の努力が払われている。また、これとは別に、
電源上の問題、例えば図示のような電界効果トラ
ンジスタ（FET）ではゲート用及びドレイン用
の２電源が必要となるが、第２図に見られるよう
にソースをコンデンサＣを介して高周波的に接地
し、直流的には抵抗ＲSに依り所要電位に設定
し、これを抵抗ＲGを介してゲート・バイアス−
ＶGSとして印加する所謂セルフ・バイアス方式を
採れば１電源で済むことになる。
どの場合、半導体チツプをパツケージに実装する
ようにしている。そして、第１図に見られるよう
な接地インダクタンスＬを小さくするように設計
上の努力が払われている。また、これとは別に、
電源上の問題、例えば図示のような電界効果トラ
ンジスタ（FET）ではゲート用及びドレイン用
の２電源が必要となるが、第２図に見られるよう
にソースをコンデンサＣを介して高周波的に接地
し、直流的には抵抗ＲSに依り所要電位に設定
し、これを抵抗ＲGを介してゲート・バイアス−
ＶGSとして印加する所謂セルフ・バイアス方式を
採れば１電源で済むことになる。
前記セルフ・バイアス方式に於いて、コンデン
サを介してFETのソース接地を行なう場合、高
い周波数帯で使用するもの程接地インダクタンス
を小さくする努力が必要であることは通常の場合
と変りない。
サを介してFETのソース接地を行なう場合、高
い周波数帯で使用するもの程接地インダクタンス
を小さくする努力が必要であることは通常の場合
と変りない。
第３図は小出力のパワFETの要部平面図、第
４図はその要部側面図である。
４図はその要部側面図である。
図に於いて、１は銅などの導体からなるヒー
ト・シンク兼高周波接地端子、２はセラミツク
部、３は半導体チツプ、４はコンデンサ、５はソ
ース用パツケージ・リード（外部接続端子）、６
はドレイン用パツケージ・リード、７はゲート用
パツケージ・リード、８は金ワイヤ或いは金リボ
ンなどの接続線をそれぞれ示している。
ト・シンク兼高周波接地端子、２はセラミツク
部、３は半導体チツプ、４はコンデンサ、５はソ
ース用パツケージ・リード（外部接続端子）、６
はドレイン用パツケージ・リード、７はゲート用
パツケージ・リード、８は金ワイヤ或いは金リボ
ンなどの接続線をそれぞれ示している。
このように、小出力のトランジスタでは、高周
波接地用のコンデンサ４を半導体チツプ３の直ぐ
横に配置して接続すれば接地インダクタンスが少
なく良好な接地が可能である。
波接地用のコンデンサ４を半導体チツプ３の直ぐ
横に配置して接続すれば接地インダクタンスが少
なく良好な接地が可能である。
しかしながら、櫛型電極を必要とするような大
出力のトランジスタになるとチツプそのものが長
大であるから、そのようなチツプの直ぐ横にコン
デンサを配置したとしても、チツプ中央近傍のア
クテイブ領域からコンデンサまでの距離が大にな
る為、接地インダクタンスも大になつて高周波特
性が低下し充分な利得が得られない。
出力のトランジスタになるとチツプそのものが長
大であるから、そのようなチツプの直ぐ横にコン
デンサを配置したとしても、チツプ中央近傍のア
クテイブ領域からコンデンサまでの距離が大にな
る為、接地インダクタンスも大になつて高周波特
性が低下し充分な利得が得られない。
本考案は、長大な半導体チツプを有する大出力
パワ・トランジスタであつても接地インダクタン
スを増加させることなくコンデンサを介して高周
波接地を採ることができるようにした半導体装置
を提供するものであり、以下これを詳細に説明す
る。
パワ・トランジスタであつても接地インダクタン
スを増加させることなくコンデンサを介して高周
波接地を採ることができるようにした半導体装置
を提供するものであり、以下これを詳細に説明す
る。
本考案をなすにあたり、当初、第５図に見られ
るように、入力端であるゲート用パツケージ・リ
ード７と出力端であるドレイン用パツケージ・リ
ード６との間にコンデンサ４及び半導体チツプ３
を直列的に、しかも、それ等の長手方向が前記各
リード７，６を結ぶ方向を横切るように配置し
た。その理由は、半導体チツプ３の中央部分或い
は端部分のいずれから接続線を引出しても全ての
動作領域までのインピーダンス条件は同じになる
と考えたからである。
るように、入力端であるゲート用パツケージ・リ
ード７と出力端であるドレイン用パツケージ・リ
ード６との間にコンデンサ４及び半導体チツプ３
を直列的に、しかも、それ等の長手方向が前記各
リード７，６を結ぶ方向を横切るように配置し
た。その理由は、半導体チツプ３の中央部分或い
は端部分のいずれから接続線を引出しても全ての
動作領域までのインピーダンス条件は同じになる
と考えたからである。
ところが、通常の高出力用トランジスタでは入
力インピーダンスが非常に低くなつている。第６
図は第５図に示されるGaAsパワFETのＳパラメ
ータを例示するものである。従つて、入力側のリ
ードが長くなつてインダクタンスが増加すると整
合をとり難い領域に入つてしまい、広帯域化が困
難になり、不可能に近い状態となる。
力インピーダンスが非常に低くなつている。第６
図は第５図に示されるGaAsパワFETのＳパラメ
ータを例示するものである。従つて、入力側のリ
ードが長くなつてインダクタンスが増加すると整
合をとり難い領域に入つてしまい、広帯域化が困
難になり、不可能に近い状態となる。
そこで、第７図に見られるように、入力側であ
るゲートにもインダクタンスL1，L2に対応する
コンデンサC′を挿入して整合の容易化をはかる
ようにしたが、その場合もコンデンサC′を配置
する位置は吟味されなければならない。
るゲートにもインダクタンスL1，L2に対応する
コンデンサC′を挿入して整合の容易化をはかる
ようにしたが、その場合もコンデンサC′を配置
する位置は吟味されなければならない。
第８図は本考案一実施例の要部平面図であり、
第５図に関して説明した部分と同部分は同記号で
指示してある。また、第９図は線Ａ−A′に於け
る断面図、第１０図は線Ｂ−B′に於ける断面図で
ある。
第５図に関して説明した部分と同部分は同記号で
指示してある。また、第９図は線Ａ−A′に於け
る断面図、第１０図は線Ｂ−B′に於ける断面図で
ある。
本実施例が第５図に見られる装置と相違する点
は、コンデンサ４が形成される誘電体片の表面に
形成される金属パターンを分離してコンデンサ
４′が形成されていて、そのコンデンサ４′が第７
図に示した入力側インピーダンス整合用のコンデ
ンサC′の働きをするように回路接続が成されて
いることである。該コンデンサ４及び４′は共に
接地されるものであるから前記誘電体片の裏面、
即ち、ヒート・シンク兼高周波接地端子への固着
面には共通の金属パターンが形成され、その金属
パターンを用いて固着がなされる。このように、
高周波接地用のコンデンサ４とインピーダンス整
合用のコンデンサ４′を同じ箇所に配設したこと
が本考案の特徴の一つになつている。前記本考案
を適用したゲート幅が10〔mm〕のGaAsパワFET
のＳパラメータは第１１図に見られる通りであ
り、極めて整合をとり易いものとなり、また、ソ
ース・インダクタンスが小さくなつた為、小信号
利得が２〔dB〕向上した。
は、コンデンサ４が形成される誘電体片の表面に
形成される金属パターンを分離してコンデンサ
４′が形成されていて、そのコンデンサ４′が第７
図に示した入力側インピーダンス整合用のコンデ
ンサC′の働きをするように回路接続が成されて
いることである。該コンデンサ４及び４′は共に
接地されるものであるから前記誘電体片の裏面、
即ち、ヒート・シンク兼高周波接地端子への固着
面には共通の金属パターンが形成され、その金属
パターンを用いて固着がなされる。このように、
高周波接地用のコンデンサ４とインピーダンス整
合用のコンデンサ４′を同じ箇所に配設したこと
が本考案の特徴の一つになつている。前記本考案
を適用したゲート幅が10〔mm〕のGaAsパワFET
のＳパラメータは第１１図に見られる通りであ
り、極めて整合をとり易いものとなり、また、ソ
ース・インダクタンスが小さくなつた為、小信号
利得が２〔dB〕向上した。
以上の説明で判るように、本考案に依れば、櫛
型電極を必要とするような大出力の高周波用半導
体装置に於いて、入力側であるゲート用パツケー
ジ・リードと出力側であるドレイン用パツケー
ジ・リードとの間に、入力側から見て順にコンデ
ンサと半導体チツプを配列し、そのコンデンサ
は、高周波接地用のものと入力側インピーダンス
整合用のものとからなり且つ該入力側インピーダ
ンス整合用のものは複数個に分割されて前記高周
波接地用のものと前記半導体チツプとの間に於い
て該半導体チツプに隣接して配置されている構成
になつていて、そこから前記ゲート用パツケー
ジ・リード或いは半導体チツプに対してどの部分
からワイヤを引出しても全てのワイヤが均一に同
条件の下に引出されることになり、しかも、最短
距離を採り得るからインダクタンスを最小に留め
て高周波接地をとることができ、また、入力側イ
ンピーダンス整合もとることができるので、広い
帯域に亘り高周波特性が良好である装置を得るこ
とが可能である。
型電極を必要とするような大出力の高周波用半導
体装置に於いて、入力側であるゲート用パツケー
ジ・リードと出力側であるドレイン用パツケー
ジ・リードとの間に、入力側から見て順にコンデ
ンサと半導体チツプを配列し、そのコンデンサ
は、高周波接地用のものと入力側インピーダンス
整合用のものとからなり且つ該入力側インピーダ
ンス整合用のものは複数個に分割されて前記高周
波接地用のものと前記半導体チツプとの間に於い
て該半導体チツプに隣接して配置されている構成
になつていて、そこから前記ゲート用パツケー
ジ・リード或いは半導体チツプに対してどの部分
からワイヤを引出しても全てのワイヤが均一に同
条件の下に引出されることになり、しかも、最短
距離を採り得るからインダクタンスを最小に留め
て高周波接地をとることができ、また、入力側イ
ンピーダンス整合もとることができるので、広い
帯域に亘り高周波特性が良好である装置を得るこ
とが可能である。
第１図は通常のFETの回路図、第２図はセル
フ・バイアス構成としたFETの回路図、第３図
は第２図のFETを装置として表わした要部平面
図、第４図は第３図装置の要部側断面図、第５図
は本考案の基礎となつた装置の要部平面図、第６
図は第５図装置のＳパラメータを表わすスミス・
チヤート、第７図は入力側インピーダンス整合を
とつた装置の回路図、第８図は本考案一実施例の
要部平面図、第９図は第８図の線Ａ−A′に於け
る切断図、第１０図は第８図の線Ｂ−B′に於ける
切断図、第１１図は第８図乃至第１０図に示した
装置のＳパラメータを表わすスミス・チヤートで
ある。 図に於いて、１はヒート・シンク兼高周波接地
端子、２はセラミツク部、３は半導体チツプ、
４，４′はコンデンサ、５はソース用パツケー
ジ・リード、６はドレイン用パツケージ・リー
ド、７はゲート用パツケージ・リード、８は接続
線である。
フ・バイアス構成としたFETの回路図、第３図
は第２図のFETを装置として表わした要部平面
図、第４図は第３図装置の要部側断面図、第５図
は本考案の基礎となつた装置の要部平面図、第６
図は第５図装置のＳパラメータを表わすスミス・
チヤート、第７図は入力側インピーダンス整合を
とつた装置の回路図、第８図は本考案一実施例の
要部平面図、第９図は第８図の線Ａ−A′に於け
る切断図、第１０図は第８図の線Ｂ−B′に於ける
切断図、第１１図は第８図乃至第１０図に示した
装置のＳパラメータを表わすスミス・チヤートで
ある。 図に於いて、１はヒート・シンク兼高周波接地
端子、２はセラミツク部、３は半導体チツプ、
４，４′はコンデンサ、５はソース用パツケー
ジ・リード、６はドレイン用パツケージ・リー
ド、７はゲート用パツケージ・リード、８は接続
線である。
Claims (1)
- 入力側であるゲート用パツケージ・リードと出
力側であるドレイン用パツケージ・リードとの間
に入力側から順に配列されたコンデンサ及び半導
体チツプを備えてなり、前記コンデンサはトラン
ジスタの高周波接地用と入力側インピーダンス整
合用のものから構成され且つ該入力側インピーダ
ンス整合用のものは複数個に分割されて前記高周
波接地用のものと前記半導体チツプとの間に於い
て該半導体チツプに隣接して配置されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979030994U JPS6211018Y2 (ja) | 1979-03-10 | 1979-03-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979030994U JPS6211018Y2 (ja) | 1979-03-10 | 1979-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132967U JPS55132967U (ja) | 1980-09-20 |
| JPS6211018Y2 true JPS6211018Y2 (ja) | 1987-03-16 |
Family
ID=28881706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979030994U Expired JPS6211018Y2 (ja) | 1979-03-10 | 1979-03-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211018Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49129484A (ja) * | 1973-04-11 | 1974-12-11 | ||
| JPS5133984A (ja) * | 1974-09-17 | 1976-03-23 | Mitsubishi Electric Corp | Denkaikokahandotaisochi |
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
-
1979
- 1979-03-10 JP JP1979030994U patent/JPS6211018Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55132967U (ja) | 1980-09-20 |
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