JPH0722941A - クロック再生装置 - Google Patents
クロック再生装置Info
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- JPH0722941A JPH0722941A JP5068001A JP6800193A JPH0722941A JP H0722941 A JPH0722941 A JP H0722941A JP 5068001 A JP5068001 A JP 5068001A JP 6800193 A JP6800193 A JP 6800193A JP H0722941 A JPH0722941 A JP H0722941A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Measuring Phase Differences (AREA)
Abstract
が異なったとしてもＦＡＬＳＥ ＬＯＣＫしないクロッ
ク再生回路を提供すること。 【構成】 再生クロックＲＣＬＫの前半周期の中心およ
び後半周期の中心において、ＲＣＬＫの２分周クロック
ＣＫ６００と遅延検波回路からのＲＤＡＴＡＩとの排他
的論理和出力Ｑ３／Ｑ４が１／１または０／０のときに
ＦＡＬＳＥ ＬＯＣＫ状態であると判断し、このときＲ
ＣＬＫを前記１／１または０／０が解消するまで継続的
にＦＡＳＴ制御またはＳＬＯＷ制御する。
Description
る。
ジュレータにおいて使用される。従来のクロック再生回
路を図６に示す。ＭＳＫデモジュレータの遅延検波回路
から出力された検波結果としての、例えば１．２ｋＨｚ
または１．８ｋＨｚの周波数情報をフレームごとにＨｉ
ｇｈ（“１”）またはＬｏｗ（“０”）で示す（１．２
ｋＨｚが“１”、１．８ｋＨｚが“０”）ＲＤＡＴＡ
は、エッジ検出回路１に入力され、その立上りと立下り
とが検出される。ＦＡＳＴ／ＳＬＯＷコントロール回路
２は、カウンタ３の出力ＲＣＬＫのエッジがＲＤＡＴＡ
のエッジに同期するようにカウンタ３のカウント数を制
御する。
路においては、入力データ、すなわち遅延検波回路から
のＲＤＡＴＡにおける“１”のフレーム幅と“０”のフ
レーム幅とが同等である限りは、ＲＣＬＫはＲＤＡＴＡ
に対してロック状態になり、全く問題は生じない。
ているアナログ回路の持つオフセット等の影響でＲＤＡ
ＴＡにおける“１”のフレーム幅と“０”のフレーム幅
とが異なることがある。このようなときは、ＦＡＳＴ／
ＳＬＯＷコントロール回路２が例えばカウンタ３のカウ
ント数をＦＡＳＴ→同期→ＳＬＯＷ→同期→ＦＡＳＴ…
というように制御するので、いわゆるフォールスロック
（ＦＡＬＳＥ ＬＯＣＫ）状態に陥ってしまい、ＲＣＬ
ＫはＲＤＡＴＡのエッジに追いつことができない（すな
わち、ＲＣＬＫのエッジはＲＤＡＴＡのエッジにロック
しない）。
し、入力データの“１”と“０”のフレーム幅が異なっ
たとしてもＦＡＬＳＥ ＬＯＣＫしないクロック再生装
置を提供することを目的とする。
を発生する再生クロック発生手段と、該再生クロック発
生手段からの再生クロックのエッジが入力データのエッ
ジにロックするように前記再生クロック発生手段を制御
する制御手段とを有するクロック再生装置において、前
記再生クロックの２分周クロックを作成する２分周手段
と、前記再生クロックの前半周期の中心において前記２
分周クロックと前記入力データとの排他的論理和を出力
する第１手段と、前記再生クロックの後半周期の中心に
おいて前記２分周クロックと前記入力データとの排他的
論理和を出力する第２手段と、前記第１手段の出力およ
び第２手段の出力が所定の関係になるまで前記入力デー
タのエッジに対して前記再生クロック発生手段における
再生クロックのエッジ位置を一方的に進ませるかまたは
遅らせるように前記制御手段を制御する手段とを具えた
ことを特徴とする。
のフレーム幅が異なっても強制引込みによってＦＡＬＳ
Ｅ ＬＯＣＫせずに入力データに追随した再生クロック
が得られるようになる。
に説明する。
生回路のブロック図である。１はエッジ検出回路、２１
はＦＡＳＴ／ＳＬＯＷコントロール回路、３１はカウン
タ、４１はＦＡＬＳＥ ＬＯＣＫ防止回路である。図２
は本クロック再生回路の詳細を示す。図３はＦＡＬＳＥ
ＬＯＣＫ防止回路の動作を示す。
ＮＩＴＮは、ＲＣＬＫの１周期ごとに発生し、ＦＡＬＳ
Ｅ ＬＯＣＫ防止回路４１中のフリップフロップ（以下
“ＦＦ”ともいう）Ｆ１〜Ｆ４を初期化する。これによ
って、ＲＣＬＫの１周期ごとに初期化されて、Ｆ１の反
転Ｑ出力（反転Ｑ１），Ｆ２の反転Ｑ出力（反転Ｑ
２），Ｆ３のＱ出力（Ｑ３）は“１”（Ｈｉｇｈ）に、
Ｆ４のＱ出力（Ｑ４）は“０”（Ｌｏｗ）になる。ＦＡ
ＬＳＥ ＬＯＣＫ防止回路４１中のフリップフロップＦ
５のＱ出力としてのＣＫ６００は、反転ＲＣＬＫを２分
周したクロック（本例ではＲＣＬＫの立下りで変化す
る）であり、ＥＸ−ＯＲ１で示すＥＸＣＬＵＳＩＶＥ−
ＯＲゲートの出力ＸＯＲ１はＣＫ６００と遅延検波回路
からのＲＤＡＴＡＩとの排他的論理和出力である。ＥＸ
−ＯＲ２の出力としてのＣＬＫ１はＲＣＬＫの前半周期
の中心と後半周期の中心におけるＸＯＲ１の値をＦ１，
Ｆ２にサンプルするためのクロックであり、ＮＡＮＤゲ
ートＮＡＮＤ１の出力としてのクロックＣＬＫ２は、Ｃ
ＬＫ１によりＦ１，Ｆ２にサンプルされた２ビットデー
タ（ＸＯＲ１の値）をＦ３，Ｆ４にパラレルロードす
る。すなわち、ＣＬＫ２の立上りによって、Ｆ３のＱ出
力（Ｑ３）にはＲＯＣＫの後半周期の中心におけるＸＯ
Ｒ１の値が、Ｆ４のＱ出力（Ｑ４）にはＲＣＬＫの前半
周期の中心におけるＸＯＲ１の値が各々得られ、これら
の２つのＸＯＲ１の値が入力されたＥＸ−ＯＲ３の出力
ＦＬＯＣＫＮが“１”のときは本クロック再生回路が正
常ロック状態であることを示し、“０”のときは本クロ
ック再生回路がＦＡＩＬ ＬＯＣＫ状態であることを示
す。
しており、同（ｂ）はＲＣＬＫとその２分周クロックで
あるＣＫ６００と、このＣＫ６００との間でＣＬＫ２の
立上りのタイミングで排他的論理和出力（ＸＯＲ１）を
得るためのＲＤＡＴＡＩのエッジの各位置〜との関
係を示しており、同（ｃ）はＲＤＡＴＡＩのエッジが各
位置〜にある場合におけるＱ３およびＱ４の値の排
他的論理和の真理値表を示す。すなわち、この排他的論
理和（ＥＸ−ＯＲ３の出力）が“０”のときはＦＡＬＳ
Ｅ ＬＯＣＫ状態（図３（ａ）のＣＬＫ２Ａのタイミン
グがこの状態を示しており、ＲＣＬＫの立上りエッジが
ＲＤＡＴＡＩの立上りエッジに一致していない。同様に
図４の（ｂ）もＦＡＬＳＥ ＬＯＣＫ状態を示す）であ
り、このとき、本クロック再生回路は強制引込み状態に
遷移する。また、“１”のときは正常クロック状態（図
４の（ａ））である。
からＲＤＡＴＡとＲＣＬＫとの位相差を検出した信号Ｓ
Ｌ２，ＦＡ２を出力し、これらをＦＡＳＴ／ＳＬＯＷコ
ントロール回路２１に与える。
Ｋ防止回路４１は、ＲＣＬＫの立上りでＦ１〜Ｆ４が初
期化され、Ｑ３が“１”、Ｑ４が“０”になって、必ず
通常引込み状態に遷移し、ＣＬＫ２の立上りでＱ３／Ｑ
４が１／０または０／１ならば、ＦＬＯＣＫＮは１のま
まなので、強制引込み状態には遷移しない。ＣＬＫ２の
立上りでＱ３／Ｑ４が１／１または０／０ならば、ＦＬ
ＯＣＫＮは０となるので、強制引込み状態に遷移し、Ｆ
ＡＳＴ／ＳＬＯＷコントロール回路２１はＦＡＬＳＥ
ＬＯＣＫ防止回路４１からのＳＬ２，ＦＡ２の値に基づ
いて、次のＲＣＬＫの立上りまで、カウンタ３１を強制
的にＳＬＯＷ制御またはＦＡＳＴ制御し、Ｑ３／Ｑ４が
１／０または０／１になるまでこの強制引込み状態を継
続する。
Ｋの立下りで変化するように回路構成した場合における
ものであるが、ＣＫ６００がＲＣＬＫの立上りで変化す
るように回路構成することもできる。この場合は、図５
に示すように、ＣＫ６００とＲＤＡＴＡＩとの排他的論
理和であるＱ３とＱ４の値、すなわちＱ３／Ｑ４が１／
０または０／１のときにＦＡＬＳＥ ＬＯＣＫ状態であ
るので、ＦＬＯＣＫＮ＝１に基づいて強制引込みに遷移
させればよく、Ｑ３／Ｑ４が０／０または１／１のとき
は通常引込み状態に遷移させればよい。
データの“１”と“０”のフレーム幅が異なってもＦＡ
ＬＳＥ ＬＯＣＫしないクロック再生装置を提供するこ
とができる。
ロック図である。
ある。
タイミングを示す図であり、（ｂ）はＲＣＬＫ，ＣＫ６
００と各ＲＤＡＴＡＩとの関係を示す図であり、（ｃ）
はＱ３，Ｑ４の排他的論理和の真理値を示す図である。
（ｂ）はＦＡＬＳＥ ＬＯＣＫ状態を示す図である。
３，Ｑ４の値とその結果に基づく制御態様を示す図であ
る。
Ｒゲート １ エッジ検出回路 ２１ ＦＡＳＴ／ＳＬＯＷコントロール回路 ３１ カウンタ ４１ ＦＡＬＳＥ ＬＯＣＫ防止回路
Claims (1)
- 【請求項１】 再生クロックを発生する再生クロック発
生手段と、該再生クロック発生手段からの再生クロック
のエッジが入力データのエッジにロックするように前記
再生クロック発生手段を制御する制御手段とを有するク
ロック再生装置において、 前記再生クロックの２分周クロックを作成する２分周手
段と、 前記再生クロックの前半周期の中心において前記２分周
クロックと前記入力データとの排他的論理和を出力する
第１手段と、 前記再生クロックの後半周期の中心において前記２分周
クロックと前記入力データとの排他的論理和を出力する
第２手段と、 前記第１手段の出力および第２手段の出力が所定の関係
になるまで前記入力データのエッジに対して前記再生ク
ロック発生手段における再生クロックのエッジ位置を一
方的に進ませるかまたは遅らせるように前記制御手段を
制御する手段とを具えたことを特徴とするクロック再生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068001A JP2810288B2 (ja) | 1993-03-26 | 1993-03-26 | クロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068001A JP2810288B2 (ja) | 1993-03-26 | 1993-03-26 | クロック再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722941A true JPH0722941A (ja) | 1995-01-24 |
| JP2810288B2 JP2810288B2 (ja) | 1998-10-15 |
Family
ID=13361216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5068001A Expired - Lifetime JP2810288B2 (ja) | 1993-03-26 | 1993-03-26 | クロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810288B2 (ja) |
-
1993
- 1993-03-26 JP JP5068001A patent/JP2810288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2810288B2 (ja) | 1998-10-15 |
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