JPH0722948A - アナログ／デジタル変換およびデジタル／アナログ変換における信号処理回路および変換方法 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ信号を、より少ないビット数のデジ
タルデータに変換し、かつ、該デジタルデータを高忠実
度で元のアナログ信号に変換する。 【構成】 Ａ／Ｄ変換では、デジタル表現の残部は、Ａ
／Ｄ変換器１０２の有限の分解能およびデルタ変調器１
０８に対するアナログ入力信号の有限な分解能のため
に、エラー信号を処理することによって生成される。し
たがって、信号処理回路では、入力信号に対して高速か
つ正確な近似が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特に、光学的な記録
装置に用いられるデルタ変調によるアナログ／デジタル
変換技術およびデジタル／アナログ変換技術に用いられ
るデータのデジタル記録のためのアナログ／デジタル変
換およびデジタル／アナログ変換における信号処理回路
およびその変換方法に関する。

【０００２】

【従来の技術】過去、１５年の間、途方もない時間、費
用と努力がアナログデータをデジタルデータとして記録
するために投じられてきた。これらには、コンパクトデ
ィスクおよびデジタル・オーディオ・テープ（ＤＡＴ）
のような光学的記録媒体、そして、レーザディスクやデ
ジタル・ビデオ・テープによって代表されるデジタルビ
デオ、および読み出し専用のコンパクトディスク上の光
学的ファクシミリ記録のようなデジタル書類記録を用い
るようなデジタル・オーディオを含んでいる。

【０００３】このようなＣＤディスク、ＤＡＴ、レーザ
ディスクおよびＣＤ−ＲＯＭ上にアナログデータを記録
するには、アナログ信号からデジタルデータに変換しな
ければならない。デジタルデータへのアナログ信号の変
換は、本質的に相反する矛盾を含んでいる。この矛盾の
多くには、速度、量子化ノイズ、ダイナミックレンジお
よびコストが含まれる。

【０００４】例えば、アナログ信号をデジタルデータへ
変換するＡ／Ｄ（アナログ／デジタル）変換は、シリア
ル処理またはパラレル処理のいずれかを含んでいる。シ
リアル変換は、パラレル変換に比べて遅いという傾向が
あるが、より単純で、安価な装置としてしばしば用いら
れる。

【０００５】さらに、許され得るノイズの量について考
えてみる。アナログ信号の量を定めるために用いられる
ビット数が多くなればなるほど、かつ、システムのダイ
ナミックレンジが大きくなればなるほど、変換によって
生ずる量子化ノイズは小さくなる。例えば、単純なパル
スコード変換（ＰＣＭ）を用いると、４２ｄＢのダイナ
ミックレンジを得るためには、７ビットで表される１２
８に分割されたレベルが必要であり、一方、１００ｄＢ
より大きなダイナミックレンジを得るためには、１３１
０７２に分割されたレベルまたは１７ビットが必要であ
る。

【０００６】上述したノイズ問題の他の面は、Ｄ／Ａ
（デジタル／アナログ）変換器の分解能に基づいてい
る。５ボルトの入力信号を７ビットのデジタルによって
変換すると、その分解能は０．０３９１ボルト（５ボル
トが１２８によって分割される）となる。すなわち、こ
のアナログ信号のデジタル表現は、アナログ信号の０．
０３９１ボルトより大きな変化を反映することができ
る。また、同じ信号の１７ビットによる表現では、３．
８１×１０^-5ボルトより大きな変化を反映することがで
きる。もちろん、元のアナログ入力信号は、理論上は無
限の分解能を有していいることは当然である。

【０００７】また、多くのＡ／Ｄ変換およびＤ／Ａ変換
に伴う他の共通の問題がある。Ａ／Ｄ変換のスイッチン
グ部は、信号のレベルが低い場合や、信号がゆっくりと
変化する場合には、変換された信号に不愉快なノイズを
導く。このようなノイズを除去するために、ヴァン・デ
・プラッセ（VAN DE PLASSCHE)による米国特許Ｎｏ．
４，４９０，７１４に示されているような複雑化された
ディザ発生回路が用いられている。

【０００８】また、比較的、広いダイナミックレンジお
よび低量子化ノイズを有するＤ／Ａ変換システムの１つ
に、デルタ変調システムがある。このデルタ変調システ
ムはＰＣＭシステムにおける１ビット出力形式の１つで
ある。図１９は、従来のデルタ変調システム１０を示し
ている。入力されたアナログ信号ｅiは、比較器１２を
通して、入力信号ｅiと積分器１４の出力信号ｅ1とのい
ずれかが大きいかを表す比較器１２の出力信号εととも
に供給される。出力信号εは、パルス発生器１８から供
給される周期的なパルス列を用いて、Ｄフリップフロッ
プのような変調器１６によって変調される。実際には、
変調器１６は比較器１２の出力信号εをサンプリングす
る。そして、変調器１６の出力信号ｅ0は積分器１４に
よって積分されるためにフィードバックされる。

【０００９】この結果、デルタ変調器１０の出力信号ｅ
0は一連のパルス列となる。このパルス列は、サンプリ
ング時から次のサンプリング時までの信号振幅の変化速
度を表す。図２０は、元の入力信号ｅiを復元するため
のシステム２０の構成を示すブロック図である。デルタ
変調器の出力信号ｅ0は、積分器２０によって積分さ
れ、サンプリングまたは変調によって生じた高周波ノイ
ズを取り除くために、ローパスフィルタ２４へ供給され
る。なお、代りに、周波数制限積分器を用いてもよい。

【００１０】このシステムにおけるノイズ除去のため
に、パルス列に対して高周波が用いられる。さらに、変
調または復調における１つの積分器の代りに、２つの積
分器が用いられてもよい。さらに、デルタ変調器の異な
るタイプに関する詳細は、さまざまなテキストブック、
例えば、フィリップ・Ｆ・パンサー（Philip F. Panthe
r)の「変調、ノイズおよびスペクトル分析（Modulatio
n, Noise and SpectralAnalysis)」に見られるであろ
う。

【００１１】

【発明が解決しようとする課題】ところで、上述したデ
ルタ変調器はいくつかの不利な点を有している。それ
は、入力信号の振幅における大きな変化や急速な変化に
対する反応が比較的、遅いことである。さらに、デルタ
変調器は、元のアナログ信号に含まれる全てのＤ.Ｃ.
（直流）情報を失う。加えて、デルタ変調器は分解能に
限界がある。

【００１２】デルタ変調器の限界分解能は、通常、比較
器の分解能の関数である。比較器の分解能に限界がある
結果、もし、アナログ入力信号が十分な期間、所定のレ
ベルに留まるならば、デルタ変調器の出力には、しばし
ば、ディザが生じるであろう。このディザが再変換され
たアナログ信号にノイズを重畳させる。

【００１３】アナログ信号のデジタル記憶における障害
の１つは、デジタル化されたアナログデータが、大量の
データになることにある。例えば、ダイナミックレンジ
が９６ｄＢのオーディオ信号は、１６ビットのデータを
要求する。もし、オーディオ信号が約２２ｋＨｚのバン
ド幅を有しているとすると、ナイキスト定理によれば、
エリアシング歪を避けるために、少なくとも４４ｋＨｚ
でサンプリングされることが要求される。現在のオーデ
ィオ用のコンパクト・ディスクは、４４．１ｋＨｚでサ
ンプリングされており、各オーディオ・チャンネルは、
１６ビットのデータで１秒間に４４１００個のサンプル
に分割される。もし、２つのオーディオ・チャンネルが
あるとすると、すなわち典型的なステレオ記録技術にお
いては、ステレオ・コンパクト・ディスクのために、１
６ビットで、毎秒、８８２００個のサンプルが生成され
る。

【００１４】したがって、１時間の音楽では、１６ビッ
トで３臆８千万以上のサンプリングか、あるいは５０臆
ビット以上のデータが必要とされる。もちろん、これに
加えて、ディスク駆動におけるディスクの回転速度を制
御するためのエラー補正符号化データおよび加算データ
が必要とされる。この結果、通常、５０臆ビットより多
くのデータが、デジタル・オーディオ・データを記録す
るために用いられる。

【００１５】類似した演算がビデオまたはファクシミリ
のデータに対して行なわれる。例えば、８・１／２イン
チ×１１インチの１枚の白黒アナログイメージのファク
シミリは、１／３００インチ×１／３００インチの四角
の部分に分割される。この場合、８００万ビット以上が
１ページのデータを記憶するために要求される。このよ
うなファクシミリの１００ページ分を記憶するには、８
臆ビットが要求される。このビット数は、パーソナルコ
ンピュータに用いられる現在のハードディスク磁気媒体
記憶技術の容量に近い。また、９６ｄＢのダイナミック
レンジのステレオ・デジタル・オーディオ信号で、毎秒
３０フレームの７５万画素の高鮮明ビデオを用いた２時
間のカラー映画を記憶するためには、１６２兆ビット以
上のデータが必要とされる。

【００１６】ビットの数を削減する試みとして、さまざ
まな圧縮アルゴリズムが用いられている。これらの圧縮
アルゴリズムは記憶しなければならないビット数を削減
することができるが、５０％より大きな圧縮率を得るこ
とはできないという問題を生じた。

【００１７】この発明は上述した事情に鑑みてなされた
もので、高分解能で高速変換できる比較的簡単なＡ／Ｄ
変換器を提供することにあり、さらに、量子化ノイズを
除去するべく、ディザリングの使用を避け、かつ、直流
信号の損失を避け、構成を複雑化することなく、かつ、
１つの集積回路に集積できるアナログ／デジタル変換お
よびデジタル／アナログ変換における信号処理回路およ
びその変換方法を提供することを目的としている。

【００１８】

【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、量子化エラーを有
する入力信号を表す複数ビットの第１のデジタルデータ
を生成するために、前記入力信号が供給される第１のア
ナログ／デジタル変換器と、前記量子化エラーを表すデ
ルタ変調データを生成する第２のアナログ／デジタル変
換器と、前記第１のアナログ／デジタル変換器の出力信
号における変化を検出するために、前記第１のデジタル
データが供給される第３の検出回路と、前記第３の検出
回路による変化の検出に反応して第１のデジタルデータ
を選択的に出力し、かつ、それ以外では前記デルタ変調
データを選択的に出力するマルチプレクサとを具備する
ことを特徴とする。

【００１９】請求項２記載の発明では、請求項１記載の
信号処理回路において、前記マルチプレクサと前記第２
のアナログ／デジタル変換器の出力との間に介挿された
シリアル／パラレル・シフトレジスタを備え、前記シリ
アル／パラレル・シフトレジスタによる出力のパラレル
ビットの数は、前記第１のアナログ／デジタル変換器の
ビット数に等しいことを特徴とする。

【００２０】請求項３記載の発明では、請求項２記載の
信号処理装置において、変換器の出力が増加すると、第
１の限定電圧をデルタ変調器へ供給し、変換器の出力が
減少すると、第２の参照電圧をデルタ変調器へ供給する
プリセット回路を具備することを特徴とする。請求項４
記載の発明では、請求項１記載の信号処理回路におい
て、前記第１のアナログ／デジタル変換器は、第１のク
ロック速度で動作し、前記第２のアナログ／デジタル変
換器は、第２のクロック速度で動作するとともに、前記
第１および第２のアナログ／デジタル変換器の出力を同
期させるための同期回路を具備することを特徴とする。

【００２１】請求項５記載の発明では、請求項１記載の
信号処理回路において、前記第２のアナログ／デジタル
変換器は、前記量子化エラーを第２の値と比較する比較
器と、前記比較器の出力に応じて、振幅が変化する出力
信号を生成する速度制御回路と、前記速度制御回路の出
力信号を積分して前記第２の値を出力する可変速度積分
器とを備えることを特徴とする。

【００２２】請求項６記載の発明では、請求項５記載の
信号処理回路において、前記第２のアナログ／デジタル
変換器は、さらに、前記第１のアナログ／デジタル変換
器の出力信号における変化に応じて、前記可変速度積分
器の出力信号と前記速度制御回路の出力とを、所定の信
号レベルにプリセットするプリセット手段を具備するこ
とを特徴とする。請求項７記載の発明では、請求項６記
載の信号処理回路において、前記第２のアナログ／デジ
タル変換器は、さらに、前記積分器の積分動作を停止さ
せるために、前記比較器の出力信号に応じて動作するサ
ンプル／ホールド回路を具備することを特徴とする。

【００２３】請求項８記載の発明では、アナログ入力信
号をデジタル記録装置に記録するためにデジタルデータ
へ変換するアナログ／デジタル変換方法において、前記
アナログ入力信号を、量子化エラーを有する入力アナロ
グレベルを表す第１のデジタルデータのシーケンシャル
な組に変換するステップと、前記量子化エラーを表す第
２のデジタルデータを生成するステップと、前記第１の
デジタルデータのシーケンシャルな組と前記第１のデジ
タルデータの組を記録する他のデータとの間に変化がな
ければ、第２のデジタルデータの組を、光学的または磁
気的な記録装置のいずれかからなる記録媒体上に選択的
に記録するステップとからなることを特徴とする。

【００２４】請求項９記載の発明では、請求項８記載の
アナログ／デジタル変換方法において、デジタル光学記
録装置のレーザを制御するための制御手段を備えること
を特徴とする。請求項１０記載の発明では、請求項８記
載のアナログ／デジタル変換方法において、前記第２の
アナログ／デジタル変調器によるデルタ変調で達成され
る前記第２のデジタルデータを生成するステップを含む
ことを特徴とする。請求項１１記載の発明では、請求項
８記載のアナログ／デジタル変換方法において、前記第
１および第２のデジタルデータは、所定のビット数から
なることを特徴とする。

【００２５】請求項１２記載の発明では、請求項１０記
載のアナログ／デジタル変換方法において、前記第２の
アナログ／デジタル変換器のデルタ変調処理によるステ
ップは、積分された値を生成するために、可変な速度で
積分するステップと、前記量子化エラーまたは前記積分
された値のいずれかが前記第２のデジタルデータの組を
生成するために、他のデータを中心とするウインドウの
範囲内に入っているかを判断するステップと、前記積分
の速度を制御するために、前記第２のデジタルデータの
組の少なくとも一部に応じる制御信号を生成するステッ
プとを含むことを特徴とする。

【００２６】請求項１３記載の発明では、請求項１２記
載のアナログ／デジタル変換方法において、前記制御信
号を生成するステップは、前記第２のデジタルデータの
組の少なくとも一部で積分するステップからなることを
特徴とする。請求項１４記載の発明では、請求項１３記
載のアナログ／デジタル変換方法において、前記判断す
るステップは、前記量子化エラーまたは前記積分された
値のいずれかが、シリアルデータを生成するために、他
のウインドウの範囲内に入っているか否かを規則的な時
間のインターバルで検査するステップと、前記第２のデ
ジタルデータの組を生成するために、シリアルデータの
予め設定された数量を組合せるステップとを含むことを
特徴とする。

【００２７】請求項１５記載の発明では、請求項８記載
のアナログ／デジタル変換方法において、前記第１のデ
ジタルデータのシーケンシャルな組が異なっているかを
決定するステップと、該ステップの決定に従って、前記
第１のデジタルデータのシーケンシャルな組に変化が生
じたか否かを示す出力信号を生成するステップとを含む
ことを特徴とする。

【００２８】請求項１６記載の発明では、第１のタイプ
のデータと、記録媒体からのシーケンシャルデータが第
１または第２のタイプのデータであるか否かを示すマー
カーデータとの量子化エラーを表す第２のタイプのデー
タを有する連続した第１のタイプのデジタルデータから
なるデータをシーケンシャルに記録するシーケンシャル
・デジタル形式で表されるアナログ信号を変換する信号
処理回路において、第１のタイプのデータと第２のタイ
プのデータであるか否かを示すマーカーデータとにだけ
応じる第１のデジタル／アナログ変換器と、第２の出力
マーカーデータに応じる第２のデジタル／アナログ変換
器と、第１および第２のデジタル／アナログ変換器に応
じるアナログ加算器とを備え、前記アナログ加算器の出
力信号が記憶されたアナログ信号に近づくことを特徴と
する信号処理回路。

【００２９】請求項１７記載の発明では、請求項１６記
載の信号処理回路において、前記第１および第２のタイ
プのデータは、予め設定されたビット数を有し、前記第
２のデータをシリアルデータに変換するパラレル／シリ
アル・シフト・レジスタを備えるとともに、前記第２の
デジタル／アナログ変換器は、前記パラレル／シリアル
・シフト・レジスタからのシリアルデータを積分する積
分器を備え、前記アナログ加算器は、前記積分器の出力
信号を前記第１のデジタル／アナログ変換器の出力信号
へ加算することを特徴とする。

【００３０】請求項１８記載の発明では、請求項１７記
載の信号処理回路において、前記第２のデジタル／アナ
ログ変換器の前記積分器は、積分速度を変更可能に構成
された可変速度積分器であり、前記積分速度を制御する
ために、前記パラレル／シリアル・シフト・レジスタの
出力に応じる速度制御回路を備えることを特徴とする。
請求項１９記載の発明では、請求項１８記載の信号処理
回路において、さらに、前記データの第１のタイプの新
たなセットの検出に応じ、前記速度制御回路および前記
積分器をプリセットするためのプリセット手段を具備す
ることを特徴とする。

【００３１】請求項２０記載の発明では、アナログ信号
の量子化エラーを表す第２のデジタルデータを有し、前
記アナログ信号の電圧レベルを表す第１のデジタルデー
タを含むシーケンシャルなデジタルデータをアナログ信
号に変換するデジタル／アナログ変換方法において、シ
ーケンシャルなデジタルデータが前記第１のデジタルデ
ータか、あるいは前記第２のデジタルデータかを判別す
るステップと、前記第１のデジタルデータに応じて、前
記第１のデジタルデータを部分的なアナログ信号に変換
するステップと、前記第２のデジタルデータを量子化エ
ラー信号に積分するステップと、前記部分的なアナログ
信号と前記量子化エラー信号とを加算するステップとか
らなることを特徴とする。

【００３２】請求項２１記載の発明では、請求項２０記
載のデジタル／アナログ変換方法において、前記シーケ
ンシャルなデジタルデータは、現在のデータが前記第１
のタイプか、あるいは前記第２のタイプのいずれである
かを表す第３のタイプのデータを含むことを特徴とす
る。請求項２２記載の発明では、請求項２１記載のデジ
タル／アナログ変換方法において、前記積分するステッ
プは、前記量子化エラー信号が所定の第２の値のウイン
ドウの範囲内にあるか否かを判断するステップを含むこ
とを特徴とする。

【００３３】請求項２３記載の発明では、請求項２２記
載のデジタル／アナログ変換方法において、前記第２の
値は、前記量子化エラー信号のサンプリングされ、保持
された値であることを特徴とする。請求項２４記載の発
明では、請求項２３記載のデジタル／アナログ変換方法
において、前記第２の値は、授受した前記第２のタイプ
のデータ内のビットの１つに従って変化することを特徴
とする。請求項２５記載の発明では、請求項２２記載の
方法を実行することを特徴とする。

【００３４】

【作用】請求項１記載の発明によれば、量子化エラーを
有する入力信号を表す複数ビットの第１のデジタルデー
タを第１のアナログ／デジタル変換器によって生成す
る。また、前記量子化エラーを表すデルタ変調データを
第２のアナログ／デジタル変換器によって生成する。そ
して、第３の検出回路によって第１のアナログ／デジタ
ル変換器の出力信号における変化を検出し、該変化が検
出されると、マルチプレクサによって第１のデジタルデ
ータが選択的に出力され、かつ、それ以外では前記デル
タ変調データが選択的に出力される。

【００３５】請求項８記載の発明によれば、アナログ入
力信号をデジタル記録装置に記録するためにデジタルデ
ータへ変換するアナログ／デジタル変換方法において、
前記アナログ入力信号を、量子化エラーを有する入力ア
ナログレベルを表す第１のデジタルデータのシーケンシ
ャルな組に変換する。次に、前記量子化エラーを表す第
２のデジタルデータを生成する。そして、前記第１のデ
ジタルデータのシーケンシャルな組と前記第１のデジタ
ルデータの組を記録する他のデータとの間に変化がなけ
れば、第２のデジタルデータの組を、光学的または磁気
的な記録装置のいずれかからなる記録媒体上に選択的に
記録する。

【００３６】

【実施例】人間の視覚および聴覚は、アナログ・オーデ
ィオ（音楽）およびビデオ映像における大きな変化の細
部に対しては鈍感であることが知られている。例えば、
時速２００マイル（２６０Ｋｍ）で移動する自動車から
の景色を見ると、その景色の細部の多くはぼやける。こ
れは、精神的な視覚に変化が生じるためであり、視覚は
急速に変化する映像の細部を確認することができなくな
る。同様に、精神的な音響現象は、大きな音が突然聞え
るということから聴覚を保護しようとする。聞き手は、
外見上、音の非常に大きな変化に気付くだけである。本
願実施例のＡ／ＤおよびＤ／Ａ変換器は、オーディオ信
号およびビデオ信号のようなアナログ信号を記憶するた
めに、再生された音およびビデオ映像の品質の劣化が識
別できない程度に、上述した精神的な音響技術を用いて
いる。

【００３７】図１はこの発明の第１の実施例におけるア
ナログ／デジタル信号プロセッサ１００の構成を示すブ
ロック図である。この図において、アナログ入力電圧Ｖ
inは、周知の分解能を有するＡ／Ｄ変換器１０２および
差動増幅器１０６の非反転入力端へ供給される。図示の
Ａ／Ｄ変換器１０２は、２ビットの分解能を表す出力端
１１１のビットＢ2と出力端１０９のビットＢ1を有し、
これらのビットをこのプロセッサの出力の最も重要なビ
ットとして出力する。Ａ／Ｄ変換器１０２の２ビットの
出力は差動増幅器１０６の反転入力端へ接続されたＤ／
Ａ変換器１０４へ供給される。差動増幅器１０６の出力
信号は、Ａ／Ｄ変換器１０２の分解能を２ビットにして
いるため、該Ａ／Ｄ変換器１０２の量子化ノイズを表
す。

【００３８】Ａ／Ｄ変換器１０２は、フラッシュ型、漸
近法型、デュアルスロープ型または積分型などのＤ／Ａ
変換器のような標準的なタイプのいずれかからなる。ま
た、Ｄ／Ａ変換器は、４クワッド・マルチプライング
型、マルチプライング型またはＲ−２Ｒ型変換器のよう
な標準的なタイプのいずれかからなる。さらに、もし、
Ａ／Ｄ変換器１０２に対しての分解能が１ビットしか望
まれていないのであれば、変換器を比較器によって置き
換えてもよい。

【００３９】エラー信号１０５は、図１に示すデルタ変
調器のような標準的なデルタ変調器１０８へ供給され
る。プロセッサ１００の重要なビットＢ₀は上記デルタ
変調器の出力である。このビットＢ₀はＡ／Ｄ変換器１
０２の量子化ノイズに相当するシリアルパルス列である
ということに注意する必要がある。また、Ａ／Ｄ変換器
１０２およびＤ／Ａ変換器１０４、デルタ変調器１０８
のためのクロック信号は、省略されている。従来のプロ
セッサにおいては、デルタ変調器に対するクロックの周
波数は、Ａ／Ｄ変換器１０２および１０４に対するクロ
ック周波数に等しいかそれ以上にした。これに対して、
デルタ変調器１０８に対するクッロク周波数は、パラレ
ルのデルタビットを発生させるためのアキュムレータ
（図示略）用いることで、Ａ／Ｄ変換器１０２およびＤ
／Ａ変換器１０４に対するクロック周波数の２倍以上、
または３倍以上にする。

【００４０】図２はアナログ／デジタル信号プロセッサ
１００に用いるためのＤ／Ａ変換器１２０の回路図であ
る。この図において、最も重要な２つのビットＢ₂およ
びＢ₁は、２ビットの分解能を有する通常のＤ／Ａ変換
器１２２へ供給される。このＤ／Ａ変換器１２２は、図
１に示すＤ／Ａ変換器１０４に用いたものと同一タイプ
である。上記ビットＢ₀は図２に示す積分器と同様の積
分器１２４へ供給され、図２に示すフィルタと同様のロ
ーパスフィルタ１２６を介してフィルタリングされる。
Ｄ／Ａ変換器１２２の出力信号１２３と、ローパスフィ
ルタ１２６の出力信号１２７とは、再構成されるアナロ
グ出力信号Ｖout、すなわちほぼ元のアナログ入力信号
Ｖinに等しいアナログ出力信号Ｖoutを得るために、ア
ナログ加算器１２８によって加算される。なお、この図
においても、クロック信号が省略されており、また、デ
ルタ変調器には高周波のクロックが供給されている。

【００４１】この実施例のプロセッサ１００の基本的な
利点は、一般のデルタ変調器に比べて、アナログ入力信
号が大きく変化しても、これに即応することである。信
号プロセッサ１００に供給される入力信号Ｖinを表すデ
ジタルは、第１のＡ／Ｄ変換器１０２の動作と同じくら
い素早く、実際の電圧（瞬時値）の１２．５％以内に入
る。すなわち、プロセッサ１００はほぼ瞬間的にアナロ
グ信号を２ビットのデジタル信号に変換する。それにも
かかわらず、デルタ変調器１０８を含む、２ビットの分
解能を有する標準的なアナログ／デジタル信号プロセッ
サとは異なり、比較的に高い分解能を提供する。

【００４２】このように、デルタ変調器１０８は高分解
能を提供するが、所定の時間内（パルス発生器によって
供給されるパルス列の期間によって決る時間）では、所
望する量子化エラー値には達しない。しかしながら、デ
ルタ変調器の遅い応答によって生じる高精度な表現を提
供する上記の遅延は重要でない。オーディオやビデオ装
置のようなシステムでは、視聴者の聴覚や視覚は入力さ
れる情報が急速に、大きく変化すると、その詳細な部分
を検出できない。したがって、前述した実施例によって
得られた実際のアナログ入力信号の電圧を近似する高速
の２ビットは、聴覚または視覚に受入れられるという結
果をもたらす。もし、瞬間的な高分解能を望むのであれ
ば、さらに多くのビット（分解能）を有するＡ／Ｄ変換
器およびＤ／Ａ変換器が変換器１０２，１０４および１
２２の代りに用いられる。

【００４３】図１に示す本実施例の信号プロセッサ１０
０は、ビットＢ₂およびＢ₁が増加するとき、実際の出力
電圧より低いか、あるいは高いかのいずれかの値をとる
デジタル表現を提供する傾向がある。同様に、図１に示
す実施例は、ビットＢ₂およびＢ₁が減少するとき、実際
の出力電圧より小さい値か、あるいは大きい値をとるデ
ジタル表現を提供する傾向がある。このような不正確な
デジタル表現は、高くなる方がオーバーシュート、低く
なる方がアンダーシュートと呼ばれている。

【００４４】図３に示すプロセッサ２００は、デルタ変
調器２０８内の図４に示す積分器２１８を予め調整する
ことによってオーバーシュートを防止する。変換器およ
び変調器に対するクロック信号は省略する。Ａ／Ｄ変換
器２０２、Ｄ／Ａ変換器２０４、差動増幅器２０６およ
びデルタ変調器２０８は、図１に示すプロセッサ１００
の各部の動作に対応する動作方式と全く同じ方式で動作
する。ところで、この回路は、インクリメント／デクリ
メント回路２１４および特殊な積分器２１８（図４参
照）を有している。該積分器２１８は、前述した信号プ
ロセッサ１００のデルタ変調器に用いられる通常の積分
器（図示略）の変わりに用いられる。

【００４５】図４に示す積分器２１８は、プリセットす
るための積分器の容量２１８４を備えている。積分器２
１８において、通常の差動増幅器２１８１は、入力抵抗
２１８６を介して供給される入力電圧ｅiを積分するた
めにフィードバック回路内の容量２１８４に接続されて
いる。容量２１８４のプリセットは、インクリメント／
デクリメント回路２１４からアナログスイッチ２１８８
および２１９０に供給され、また、ＮＯＲゲート２１８
９を通してアナログスイッチ２１９２へ供給され、か
つ、インバータ２１９３を通してアナログスイッチ２１
９４へ供給されるインクリメント信号Ｉまたはデクリメ
ント信号Ｄによって制御される。これらのスイッチに
は、７４ＨＣ４３１６のような通常のＣＭＯＳアナログ
スイッチを用いてもよい。

【００４６】インクリメント／デクリメント回路２１４
が、Ａ／Ｄ変換器２０２の出力が増加するのを検出する
と、積分器２１８０を−Ｖｒへプリセットするために、
スイッチ２１９４はオープンとなり、スイッチ２１８８
および２１９２はクローズとなる。これに対して、イン
クリメント／デクリメント回路が、変換器２０２の出力
が減少するのを検出すると、積分器２１８０の容量２１
８４を＋Ｖｒへプリセットするために、スイッチ２１９
４がオープンとなり、スイッチ２１９０および２１９２
がクローズとなる。望ましくは、電圧ＶｒがＡ／Ｄ変換
器２０２の分解能の１／２に選ばれるべきである。した
がって、この場合には、分解能は２ビット（または２５
％）であり、電圧Ｖｒは入力電圧Ｖinの最大フルスケー
ルの１／８にするのがよい（Ｖfullscaleを参照）。

【００４７】変換器２０２の分解能を１／２にすべく電
圧Ｖｒを選択することによって、変換器は入力信号がオ
ーバーシュートすることを妨げられる。例えば、入力電
圧ＶinがＶfullscaleの１３％からＶfullscaleの５３％
へ増加する場合について考えてみる。この場合、増加前
は、デルタ変調器の出力はＶfullscaleの０．５％、す
なわち、Ｂ2Ｂ1と実際の入力電圧との差（デジタル）を
示している。電圧Ｖinが１３％から５３％へ増加する
と、Ｂ2Ｂ1は００から１０へ変わる。このビットＢ2Ｂ1
は、Ｖfullscaleの６２．５％であり、９．５％のオー
バーシュートを含んでいる。容量２１８４をプリセット
しないと、デルタ変調器の出力は、該デルタ変調器の遅
い反応時間のために、この時点においてもＶfullscale
の０．５％を示すであろう。また、重畳したオーバーシ
ュートは１０％になるであろう。

【００４８】しかしながら、インクリメント／デクリメ
ント回路２１４が増加を検出すると、スイッチ２１８８
をクローズとする。スイッチ２１８８がクローズとなる
と、容量２１８４が充電され、積分器２１８の出力は−
Ｖｒになる。すなわち、積分器は−Ｖｒに設定される。
積分器２１８が−Ｖｒに設定されると、この結果、積分
器２１８はオーバーシュートを除去すべく、デルタ変調
器となる。代わりに、該デルタ変調器は、この場合、
０．３％のアンダーシュートをもたらす。結局、デルタ
変調器は、Ａ／Ｄ変換器の実際の量子化誤差を表すた
め、その出力を正すことによってアンダーシュートを補
償する。

【００４９】図３のインクリメント／デクリメント回路
２１４の詳細を図５に示す。この図において、インクリ
メント／デクリメント回路２１４は、２つの排他的ＯＲ
ゲート２１４２，２１４４、ＯＲゲート２１４９、７４
ＨＣ１７４のようなラッチ２１４６および７４ＨＣ８５
のような比較器２１４８を備える。排他的ＯＲゲート２
１４２，２１４４およびＯＲゲート２１４９は、ビット
Ｂ2およびＢ1が１ビットでも変化するとストローブ信号
を発生する。また、抵抗Ｒ1（＝２１４１）、Ｒ2（＝２
１４３）、容量Ｃ1（＝２１４５）およびＣ2（＝２１４
７）の値は、ラッチ２１４６を正確に動作させるため
に、十分に長い一定の時間が得られるように選択され
る。代わりに、ラッチ２１４６は、ゲート２１４２，２
１４４および２１４９、抵抗２１４１および２１４３、
および容量２１４５と２１４７の排除)のために時間を
測定する。デクリメント信号Ｄは、もし、上記２ビット
の新たな状態が以前の状態より小さな値になると、スト
ローブ信号とほぼ同時に高くなる。インクリメント信号
Ｉは、もし、上記２ビットが以前の状態より大きな値に
なると、高くなる。どちらか一方の信号が高くなった直
後、インクリメントおよびデクリメント信号を低い状態
へ戻すために、ビットＢ2およびＢ1の新たな値がストロ
ーブ信号によってラッチされる。

【００５０】図３に示す信号プロセッサ２００は、ちょ
うど、図１に示すプロセッサ１００が変更できるよう
に、容易にパラレル分解能としてもっと多くのビットを
備えることができる。インクリメント／デクリメント回
路２１４は、比較器２１４８が付与ビットのラッチされ
た値を付与ビットの現在の値と比較するために、変更さ
れる必要がある。また、付与抵抗、付与容量、付与排他
的ＯＲゲートおよびＯＲゲート２１４９への付与入力が
ストローブ信号を生成するために必要であることは周知
のことである。さらに、クロック信号を合成するために
ストローブ信号をどのように用いるかということも、通
常の技術から容易に理解される。

【００５１】図３に示すアナログ／デジタル信号プロセ
ッサの実施例では、デジタルをアナログ信号に再変換す
るために、特別な回路を必要とする。２つの重要なビッ
トＢ2およびＢ1は、２ビットの分解能を有する通常のＤ
／Ａ変換器へ供給されるとともに、図５に示す回路で説
明したインクリメント／デクリメント回路へ供給され
る。また、重要な出力ビットＢ0は図４に示すタイプの
積分器の入力端へ供給される。インクリメント／デクリ
メント回路２１４は、上述した方式で積分器の容量を予
め設定するための積分器のスイッチ群へ接続されてい
る。また、積分器は変調器からのノイズを除去するため
に、周波数制限される。積分器の出力は、アナログ加算
回路によって、入力電圧を再構成すべく、Ｄ／Ａ変換器
の出力と加算される。ここで、もし、入力データのパラ
レルビットの数を増加するか、あるいは減少するなら
ば、このようなデジタル／アナログ信号プロセッサをど
のように変更するかは周知のことである。

【００５２】図６は、図３に示す実施例のプロセッサ２
００のさらに発展させた実施例によるプロセッサ３００
の構成を示す回路図である。なお、この場合も、全ての
クロック信号は目的を明らかにするために省略する。２
ビットの分解能を有する通常のＡ／Ｄ変換器３０２は、
入力アナログ電圧Ｖinをデジタルで表される２つの重要
なビットＢ2およびＢ1に変換する。これらのビットＢ2
およびＢ1は、図５に示すタイプのインクリメント／デ
クリメント回路２１４へ供給されるとともに、通常のＤ
／Ａ変換器３０４へ供給される。Ｄ／Ａ変換器３０４の
出力は、差動増幅器３０６の反転入力端へ供給される。
上記出力はアナログの入力信号Ｖinの限定分解能を表
す。入力電圧Ｖinは差動増幅器３０６の非反転入力端へ
供給される。したがって、差動増幅器３０６は、その出
力を量子化エラー信号３０５として出力する。この量子
化エラー信号３０５は、Ａ／Ｄ変換器３０２の２ビット
の限定分解能のためにある。また、この量子化エラー信
号３０５、インクリメント信号Ｉ３１２およびデクリメ
ント信号Ｄ３１３は変更されたデルタ変調器３０８へ供
給される。デルタ変調器３０８は比較器３０８２、Ｄフ
リップフロップ３０８４、速度制御回路４００、抵抗３
０８７、容量３０８６およびアナログスイッチ３０８
８，３０８９を備えている。

【００５３】抵抗３０８７および容量３０８６は、積分
器または累算器を構成するとともに、Ｄフリップフロッ
プのクロック周期の１／２以内に、積分器が入力電圧の
１２．５％に到達するように選択される。さらに、Ｄフ
リップフロップのクロック周期は、なるべく、変換器３
０２および３０４へ供給される（図示略）クロック信号
の周期に等しくするか、あるいは高くすべきである。Ｄ
フリップフロップに対するクロック周期は、パラレルの
デルタ変調器のビットを生成するための累算器（アキュ
ムレータ）を用いて、変換器に対するクロック信号のク
ロック周期の２倍または３倍にするのがよい。

【００５４】アナログスイッチ３０８８および３０８９
は、図４に示す実施例の積分器２０８をプリセットする
スイッチ２１８８および２１９０と同様の方式により、
積分器の信号容量３０８６をプリセットする。例えば、
入力電圧が、増加する最も重要な２つのビットＢ2Ｂ1を
生成すると、信号容量３０８６は−Ｖｒに設定される。
一方、もし、２つのビットＢ2Ｂ1が減少する場合には、
信号容量３０８６は＋Ｖｒに設定される。

【００５５】デルタ変調器３０８の剰余の操作について
説明する。信号容量３０８６は、上記２つの重要なビッ
トＢ2Ｂ1が変化すると、アナログスイッチの１つが閉じ
ることによって設定される。比較器３０８２は、信号容
量３０８６の両端の電圧を、量子化エラー信号３０５と
比較する。該量子化エラー信号３０５は、実際の入力電
圧とデジタルで表されたビットＢ2およびＢ1との間の差
を表す。ここで、もし、エラー信号が容量３０８６の両
端の電圧より小さい場合には、次のクロックパルスにお
いて、容量３０８２の出力電圧は高くなり、フリップフ
ロップ３０８４の反転出力Ｑは小さくなる。この結果、
出力ビットＢ0は小さくなる。反転出力Ｑ（Ｂ0）が小さ
くなるという動作において、速度制御回路４００は、以
下に述べる方式で、信号容量３０８６の両端に減少する
電圧を生成する。もし、エラー信号が容量の両端の電圧
より大きい場合には、速度制御回路４００は、以下に述
べる方式で、信号容量３０８６の両端に増加する電圧を
発生すべく、上記とは逆の方式で反応する。

【００５６】速度制御回路４００は、ビットＢ0が後述
する両立式のデジタル／アナログプロセッサへエラー信
号の高速近似を提供するために、２つの重要なビットＢ
2およびＢ1の変化の後で、信号容量３０８６を高速で充
電または放電する。これに続いて、速度制御回路４００
は、信号容量３１７６が増加するエラー信号を後述する
特有のデジタル／アナログ信号プロセッサへ正確に供給
するために、変化の速度を遅くする。すなわち、速度制
御回路４００は、実際のエラー信号の大まかな近似を得
るために、素早く信号容量３０８６を充電し、その後、
さらに正確な近似を得るために、ゆっくりと充電する。

【００５７】図７は、第３の実施例の速度制御回路４０
０と所定の付加された部分の詳細な構成を示す回路図で
ある。信号プロセッサ３００の出力であるビットＢ0
は、レベルシフト器４０２を介して、速度制御回路４０
０の入力端へ供給されている。レベルシフト器４０２
は、ＴＴＬレベルの出力であるビットＢ0を、±５ボル
トまたは±２．５ボルトのような対称的な電圧に変換す
る。速度平均化回路は抵抗４０４と速度容量４０６から
なる。この速度平均化回路の出力は、絶対値増幅器４１
０へ接続されており、その出力は反転器４１２へ接続さ
れる。また、レベルシフト器４０２の出力は、ダイオー
ドブリッジ４２０の１つの接続部（ノード）４２６に直
接、接続される。絶対値増幅器４１０は、照合抵抗４１
６，４１８および反転器４１２を介して、ダイオードブ
リッジ４２０の他の２つの接続部４２７、４２８へ接続
される。抵抗４０４，４１６および４１８の抵抗値は、
抵抗３０８７の抵抗値に近い値にする必要があり、ま
た、速度容量４０６の容量は信号容量３０８６の容量と
ほぼ等しくする必要がある。

【００５８】ダイオードブリッジ４２０はダイオード４
２２〜４２５からなり、交流電流を信号容量３０８６へ
導くように動作する。例えば、アナログスイッチ３０８
８が閉じていると仮定すると、信号容量３０８６の両端
の電圧は−Ｖｒになる。この例では、信号容量３０８６
の両端の電圧はエラー信号より小さい。このため、ビッ
トＢ0が大きくなり、レベルシフト器４０２の出力電圧
はほぼ５ボルトとなる。したがって、ダイオードブリッ
ジの接続部４２６における電圧は、出力接続部４２９に
おける電圧（ほぼ−Ｖｒ）よりさらに高くなる。さら
に、速度容量４０６の平均化効果のため、接続部４２８
の電圧は、接続部４２６における電圧より低くなり、接
続部４２９における電圧より高くなる。また、反転器４
１２の存在のため、接続部４２７における電圧は、信号
容量３０８６の両端の電圧、または接続部４２６におけ
る電圧より低くなる。したがって、ダイオード４２３と
４２４とは導通状態となり、信号容量３０８６の両端の
電圧がエラー信号３０５の電圧より大きくなるまで、信
号容量３０８６の電圧は変化する。

【００５９】もし、信号容量３０８６の両端の電圧が量
子化エラー信号３０５より大きくなると、比較器３０８
２の出力は高くなり、重要なビットＢ0はローレベルと
なる。この重要ビットＢ0がローレベルに変わることに
伴って、レベルシフト器４０２の出力がマイナス５ボル
トに切替わり、ダイオード４２３と４２４との導通が断
たれる。そして、ダイオード４２２と４２５とが導通状
態となり、信号容量３０８６の両端の電圧をもっとマイ
ナス側へと持っていく。信号容量３０８６の両端の電圧
がエラー信号３０５より小さくなると、出力ビットＢ0
は再び反転し、前述した処理が繰り返される。

【００６０】信号容量３０８６の両端の電圧が量子化エ
ラー信号３０５の電圧に近づくと、出力ビットＢ0は１
と０との間を、Ｄフリップフロップ３０８４のクロック
周波数に等しい周波数で往復し始める。この出力ビット
Ｂ0の往復に用いると、速度容量４０６の平均化効果の
ために、速度容量４０６の両端の電圧が０に近づく。速
度容量４０６の両端の電圧が０に近づくと、速度制御回
路のダイオードブリッジ４２０が減少しながら変化する
電流を容量３０８６へ供給する。この電流には、入力信
号に含まれる変化は存在しない。すなわち、初期の大き
く変化する電流は、信号容量３０８６の両端の電圧が量
子化エラー信号３０５の電圧に近づくと、急速に減少す
る。比較器３０８２の分解能によって制限されていたデ
ルタ変調器の分解能は、上記速度制御回路４００によっ
て得られた減少変化速度によって非常に高分解能にな
る。

【００６１】第３の実施例によるプロセッサ３００のデ
ジタル出力は、低レベル信号またはゆっくりと変化する
信号の量子化ノイズを避けるために用いるディザリング
の必要性を除去する。低レベル信号は、開示された実施
例のデルタ変調器よって完全に処理されるが、この信号
プロセッサにおける通常のＡ／Ｄ変換器によっては処理
されない。ここに述べたＡ／Ｄ変換器は、このよううな
状況下ではゲートの開閉がないため、典型的なデルタ変
調器または通常のＡ／Ｄ変換器における共通の量子化ノ
イズを生成しない。さらに、プロセッサ３００に対する
パラレル分解能のビットの数を増加させるためにプロセ
ッサをどのように変更するかは従来の技術から容易に理
解できる。

【００６２】図８は、プロセッサ３００とともに用いら
れる特有のデジタル／アナログ信号プロセッサ５００の
構成を示す回路図である。２つの非常に重要なビットＢ
2およびＢ1は、２ビットの分解能を有する通常のＤ／Ａ
変換器５０２へ供給される。結果としてのアナログ信号
５０３は、加算増幅器５３０の一方の入力端へ供給され
る。重要なビットＢ0は、図７に示す速度制御回路と同
一の速度制御回路４００へ供給される。上記ビットＢ2
およびＢ1は、また、図５に示すタイプのインクリメン
ト／デクリメント回路２１４へも供給される。インクリ
メント／デクリメント回路２１４のインクリメント信号
およびデクリメント信号は、＋Ｖｒまたは−Ｖｒのいず
れかを供給するためにアナログスイッチ５０８８および
５０８９を制御する。この制御は、信号容量３０８６が
プリセットされるのと同様の方式で信号容量５０８６を
プリセットする本願特有の方式で行なわれる。シリアル
な入力ビットＢ0は、レベル変換器５１１へ供給され
る。ダイオードブリッジ５２０は、ダイオードブリッジ
４２０が一定方向に流れる電流に対して作用するのと同
様の手順で動作する。また、反転器５１２、絶対値検出
器５１０、抵抗５１４、５０４、速度容量５０６および
信号容量５０８６は、対応する各部が図７に示す速度制
御回路４００において動作するのと同様の手順で動作す
る。信号容量５０８６の両端の電圧は、バッファ増幅器
５３５を介して加算増幅器５３０へ供給される。

【００６３】加算増幅器５３０はアナログ出力信号Ｖou
tを出力する。このアナログ出力信号Ｖoutは、増幅器お
よび比較器の許容誤差内で、かつ、回路各部の遅延時間
に対する許容差を持って、アナログ入力信号を正確に表
す。デジタル／アナログ信号プロセッサ５００に用いら
れる容量、抵抗およびダイオードの全ては、同一のアナ
ログ／デジタル信号プロセッサ３００に用いられる対応
する各部に合致するように選択する。

【００６４】図９は、前述した実施例のＡ／Ｄ変換器が
アナログ・オーディオのデータ記録、ファクシミリまた
はビデオ映像に対してどのように用いられるかを示して
いる。この実施例におけるプロセッサ６００は、通常の
３ビット・アナログ／デジタル変換器６０２、デルタ変
調器６０８、３ビット・インクリメント／デクリメント
回路６１４を備えている。なお、３ビット・インクリメ
ント／デクリメント回路６１４は、図１、図３および図
６またはいずれかの図に示すタイプ、あるいは以下に述
べるタイプの回路である。

【００６５】前述したように、デルタ変調器の出力は、
通常のＡ／Ｄ変換器６０２の量子化エラーを表してい
る。加えて、図示する回路は、さらに、２−１マルチプ
レクサ６５０、３ビットのシリアル・パラレル・シフト
レジスタ６４２および出力６６０、６６２を備えてい
る。デルタ変調器のシリアル出力は、シリアル・パラレ
ル・シフトレジスタ６４２によってパラレル・デルタ・
データに変換される。上記シリアル・パラレル・シフト
レジスタ６４２はデルタ変調器６０８と同じ周波数で動
作する。インクリメント／デクリメント回路６１４は、
速度制御および積分器の出力の両方をプリセットするた
めに、インクリメント（ＩＮＣ）およびデクリメント信
号をデルタ変調器６０８へ供給する。

【００６６】出力端６６０から出力されるマーカ信号Ｍ
ＡＲＫＥＲは、インクリメント／デクリメント信号の論
理和をとることでインクリメント／デクリメント回路に
よって生成される。このマーカ信号ＭＡＲＫＥＲは、３
ビットＡ入力端６５２および３ビットＢ入力端６５４を
有する２−１マルチプレクサ６５０へ供給される。この
マルチプレクサ６５０は、通常、Ｂ入力端６５４に供給
されるシフトレジスタ６４２からの信号を選択的に出力
する。もし、出力端６６０から出力されるマーカ信号Ｍ
ＡＲＫＥＲが、Ａ／Ｄ変換器６０２が出力する３ビット
のうち少なくとも１ビットが変化したことを示すと、マ
ルチプレクサ６５０は入力データＡ６５２を選択する。

【００６７】上述した回路の同期を保つためには、デル
タ変調器に対するクロック信号の周波数は、Ａ／Ｄ変換
器６０２に対するクロック信号の周波数のＮ倍にする必
要がある。ここで、ＮはＡ／Ｄ変換器６０２の分解能の
ビットを表している。シフトレジスタ６４２に対するク
ロック信号は、デルタ変調器６０８のクロックの周波数
に等しくする必要がある。図９の実施例における３ビッ
トでは、高スピード・クロックＦ３ＣＬＫが低クロック
Ｆ１ＣＬＫの周波数の３倍で動作する。この実施例のデ
ルタ変調器６０８は、図６に示すデルタ変調器と同様の
ものであるが、付加された２つの構成部を含んでいる。
付加された回路は、Ａ／Ｄ変換器６０２の出力とシリア
ル／パラレル・シフト・レジスタ６４２の出力との間の
同期性をさらによくする。また、速度制御回路の積分器
は、プリセット回路６９１０を有している。積分器はウ
インドウ比較器６８１０、立上がりエッジ検出器６８２
０、エッジ検出器６８４０、同期回路６８５０、積分器
６８９０、積分保持回路６８３０、速度制御回路６９０
０および積分プリセット回路６９２０を備えている。

【００６８】積分プリセット回路６９２０は、図９に示
す実施例で述べたように、適切な電圧レベルに、デルタ
変調器の積分器６８９０における容量の両端の電圧を設
定する。同様に、速度制御回路６９００の積分器内の容
量（図示略）は、インクリメント／デクリメント信号に
よって同様の方式でプリセットされる。積分器６８９０
の容量は、ウインドウ（窓）比較器６８１０からの立上
がり、立下がりエッジ検出器６８４０によって設定され
る保持回路６８３０に含まれる。保持回路６８３０は、
ハイスピードクロックＦ３ＣＬＫに基づく立上がりエッ
ジ検出器６８２０の出力によって解放される。

【００６９】デルタ変調器６０８の出力ＤＩＮは、ウイ
ンドウ比較器６８１０の出力をクロックＦ３ＣＬＫに同
期させる同期回路６８５０から出力される。同期回路の
出力ＤＩＮは、図７に示すビットＢ0と同様に速度制御
回路へ供給される。図９に示すウインドウ比較器６８１
０は、積分器６８９０の出力が、差動増幅器６０６から
出力されるエラー信号を中心したウインドウ内にあるか
どうかを判定する。上記ウインドウは、速度制御回路６
９００が積分器６８９０に対しての変化電流を生成する
ために用いられる電圧によって形成される。図７の速度
制御回路において述べたように、積分器６８９０がエラ
ー信号の値に近づくと、この電圧はゼロに近づく。した
がって、積分器６８９０の出力がエラー信号のレベルに
近づくと、エラー信号のレベルを中心とするウインドウ
が狭くなる。

【００７０】図１０ないし図１２は、図９に示す実施例
の詳細な構成を示す回路図である。全ての抵抗に対する
値はオーム（Ω；ｏｈｍ）で示されており、全ての容量
に対する値はファラッド（Ｆ；ｆａｒａｄ）で示されて
いる。また、Ｖcc1およびＶcc2は＋５ボルトであり、Ｖ
cc3は−５ボルトであり、ＶREFは−２．５ボルト、そし
て、−Ｖaaは−５ボルトである（全て直流電圧）。全て
の演算増幅器は集積回路のＬＦ３４７であり、全ての比
較器はナショナル半導体から入手できる集積回路のＬＭ
３９３である。全てのダイオードは１Ｎ４１４８ダイオ
ードであり、全てのアナログスイッチはＣＭＯＳスイッ
チの７４ＨＣ４３１６で、そして、全てのトランジスタ
はＰＮ２９０７またはＰＮ２２２２とラベル表示された
いずれかである。

【００７１】２つのＤ／Ａ変換器は、ハリス（Harris）
半導体から入手できる３３０４およびモトローラ（Moto
rola）から入手できるＤＡＣ−０８である。また、全て
のデジタル論理回路は、多くの製造メーカから入手でき
るＣＭＯＳ論理回路の７４ＨＣｘｘである。ここで、符
号ｘｘは部品の最後の番号を表している。例えば、シリ
アル／パラレル・シフト・レジスタ６４２は、集積回路
の７４ＨＣ１６４からなる。また、全ての双方向アナロ
グスイッチは、シグネテックス（Signetics）から入手
できるＣＭＯＳのアナログスイッチの７４ＨＣ４３１６
である。クロック信号は次のように示している。すなわ
ち、Ｆ１ＳＴＲＢは、ｆの低クロック周波数におけるス
トローブ信号であり、Ｆ３ＣＬＫは３ｆにおけるクロッ
ク信号であり、そして、Ｎ＿Ｆ３ＣＬＫは、上記Ｆ３Ｃ
ＬＫを反転した信号である。

【００７２】アナログ入力信号は図１０のピン１８に供
給され、さらに、バッファ増幅器６０１を通して３ビッ
トのＡ／Ｄ変換器６０２へ供給される。Ａ／Ｄ変換器６
０２は、第１の数列またはアナログ入力信号の通常のデ
ジタルデータ表現であるＢ3−Ｂ1の３ビットの組を生成
する。これら３ビットは、変換器６０４によってアナロ
グ信号へ再変換される。実際のアナログ入力信号と該ア
ナログ入力信号を表す３ビットとの差を表すエラー信号
は、差動増幅器６０６の出力に生成される。

【００７３】上記３ビットのデジタルデータは、インク
リメント／デクリメント回路６１４にも供給される。現
在の３ビットのデジタルデータＢ3−Ｂ1は、アナログ／
デジタル信号に大きな増加または減少があったか否かを
判定するために、フリップフロップ６１４６によって記
憶された直前の３ビットのデジタルデータと比較され
る。もし、増加または減少があった場合には、インクリ
メント（ＩＮＣ）信号またはデクリメント（ＤＥＣ）信
号が、デジタル比較器６１４２によって生成される。Ｏ
Ｒゲート６１４４は、上記３ビットのデジタルデータの
変化を示す信号を生成する。この信号はフリップフロッ
プ６１４６における３ビットとＮ＿Ｆ３ＣＬＫとの論理
和をとる。

【００７４】ＯＲゲート６１４４の出力は、マーカ信号
６５０４を生成するためにフリップフロップ６５０２に
もラッチされる。このマーカ信号６５０４は、上記３ビ
ットＢ3−Ｂ1が変化したことを示す。デルタ変調器から
のシリアルデータＤＩＮは、マルチプレクサ６５０へ３
ビットのパラレル信号を与えるシリアル／パラレル・シ
フトレジスタ６４２へ供給される。上記マルチプレクサ
６５０は、反転されたマーカー信号Ｎ＿Ｍａｒｋｅｒに
よって動作し、ビットＢ1ないしＢ3が変化しない時はい
つでも、シフトレジスタ６４２からの３ビットを出力Ｄ
1ないしＤ3として選択する。しかしながら、ビットＢ1
ないしＢ3が変化すると、Ｎ＿Ｍａｒｋｅｒ信号は、出
力Ｄ1ないしＤ3となるビットＢ1ないしＢ3を出力する。
したがって、Ａ／Ｄ変換器の出力信号は次に示すように
なる。

【００７５】マーカー信号：ハイレベルの時には、この
信号は、現時点における３ビットが３ビットの分解能を
有する入力信号の３ビットからなり、かつデジタル表現
を提供するパラレル出力データである、ということを表
す。また、ローレベルの時には、この信号は、現時点に
おける３ビットが、最近、パラレルデータに結合された
量子化エラーのデルタ変調器のシリアルデータのセット
を表す出力である、ということを表す。 Ｄ1−Ｄ3：これらの３ビットデータは、パラレル／デジ
タル表現のシーケンシャルの組またはマーカー信号がロ
ーレベルの時に、量子化エラーを示すデルタ変調器から
のシリアルデータを表す。

【００７６】図１１および１４は、デルタ変調器６０８
の詳細な回路図を示す。エラー信号は、１つの入力信号
としてウインドウ比較器６８１０へ供給される。詳細が
後述される信号ＩＣは、エラー信号と積分器の出力信号
ＤＯＵＴとの予測された差の近似値を提供する。この信
号ＩＣは、ウインドウ比較器６８１０の他の入力信号で
ある。演算増幅器６８１２および６８１４は、エラー信
号を中心とした電圧ウインドウを比較器６８１６および
６８１８へ出力する。上記電圧ウインドウの幅は信号Ｉ
Ｃに比例する。比較器６８１６および６８１８は、も
し、デルタ変調器６８９０（図８参照）の積分器からの
信号ＤＯＵＴがエラー信号を中心とする電圧ウインドウ
の範囲内ならば、フリップフロップ６８１９の出力Ｑを
ハイレベルに設定する。別の状況では、出力Ｑは比較器
６８１６および６８１８によってローレベルにクリアさ
れる。フリップフロップ６８１９のクロックおよび入力
信号Ｄは接地されるのが望ましい（図示略）。

【００７７】同期回路６８５０は、フリップフロップ６
８１９からの出力ＱをクロックＦ３ＣＬＫに同期させ
る。同期回路６８５０の出力は、デルタ変調器６０８に
よってシリアル／パラレル・シフト・レジスタ６４２
（図９参照）へ供給されたシリアル出力データＤＩＮで
ある。立上がりおよび立下がりエッジ検出回路６８４０
および立上がりエッジ検出回路６８２０は、保持信号お
よび解放信号を、Ｓ−Ｒフリップフロップ６８３４およ
びアナログスイッチ６８３２からなる積分保持回路６８
３０へ出力する。

【００７８】図１２は、速度プリセット回路６９１０、
速度制御回路６９００、積分器６８９０および積分プリ
セット回路６９２０の構成を示す回路図である。速度制
御回路は、レベルシフト器６９０２、速度制御積分器６
９０４、絶対値増幅器６９０６、電圧／電流変換器６９
０８および整流回路６９０９から構成される。シリアル
出力データＤＩＮは、図７に示すレベルシフト回路４０
２の動作と実質上同一の方式で、レベルシフト器６９０
２を介して速度制御回路６９００へ供給される。符号Ｖ
REFは−５ボルトである。レベルシフト器６９０２の出
力は、図７に示す積分器４０４および４０６と同一の方
式で、整流回路６９０９および積分器６９０４の両方に
供給される。

【００７９】しかしながら、図７に示す速度制御積分器
６９０４と積分器との１つの違いは、速度制御プリセッ
ト回路６９１０がインクリメント（ＩＮＣ）信号とデク
リメント（ＤＥＣ）信号の制御に基づいて積分器の値を
設定することにある。ＶＲ２はＶREFと同じ大きさであ
る。プリセットの使用は、アナログ入力信号の３ビット
のデジタル表現、Ｂ3−B1の変化後、積分器６８９４内
の容量６８９２の高速充電または高速放電させる。

【００８０】速度制御回路積分器６９０４の出力は、図
７に示す絶対値増幅器４１０と同一の方式で動作する絶
対値増幅器６９０６へ供給される。絶対値増幅器４１０
の出力信号ＩＣは、デルタ変調器の出力信号ＤＯＵＴが
どのようにしてエラー信号へ近づくかを表す信号をもた
らす。電圧／電流変換器６９０８は、整流回路６９０９
へ交流電流を供給する。上記整流回路６９０９は、図７
に示す整流回路であるところのダイオードブリッジ４２
０と同一の方式で動作する。

【００８１】整流回路６９０９の出力は、通常、アナロ
グスイッチ６８３２を通して、積分器６８９０へ供給さ
れる。上記アナログスイッチ６８３２は、積分器サンプ
ル・ホールド回路６８３０の一部である。しかしなが
ら、エッジ検出器６８４０がホールド信号を出力する
と、スイッチ６８３２が開放となり、積分器６８９０へ
供給される充電電流はなくなる。積分器６８９０は、積
分器プリセット回路６９２０へも接続されている。この
積分器プリセット回路６９２０は、図６に示すプリセッ
ト回路３０８８および３０８９と同様の方式で動作す
る。積分器６８９０の出力信号はＤＯＵＴとする。

【００８２】上述した構成において、積分器がプリセッ
トされると、絶対値増幅器６９０６からウインドウ比較
器６８１０へ供給される信号ＩＣは最も大きくなる。こ
れは、レベルシフト器６９０２の出力信号が積分器６９
０５内の容量の両端電圧をゼロにしようとするために、
上述したように最大値が生じるのである。すなわち、Ｉ
Ｃに対する最大値およびウインドウ比較器に対する最大
ウインドウは、最も重要な３ビットがちょうど変化した
ときに生ずる。その後、ウインドウの大きさは、積分器
６８９０の出力信号ＤＯＵＴがほとんどエラー信号に近
づくように、ゼロに向って小さくなる。

【００８３】図９ないし図１２に示す３ビットによる結
果は、より小数のビットからなるデータで、聴覚に対し
て高品質な音を与えるＡ／Ｄ変換器を提供する。もし、
マーカー信号が、ハッフマン変換のような幾つかの周知
の圧縮技術を用いた他のビットと組合されると、出力信
号は３ビットにしかならない。聴覚に対しては、上述し
たようなＡ／Ｄ変換器の再構成された出力と、デジタル
オーディオに対する通常の１６ビットのＡ／Ｄ変換器の
再構成された出力との差は識別できない。すなわち、
３．０７ビット／サンプル（圧縮されたマーカー信号を
含む）を用いるシステムは、１６ビット／サンプルを用
いるシステムと同等であると言える。当然、エラー補正
変換には付加ビットを加えてもよい。

【００８４】図１３は、図９に示す変換器６００と同等
のＤ／Ａ変換器に対するプロセッサ７００の構成を示す
ブロック図である。通常、入力データＤ1ないしＤ3およ
びマーカー信号は、コンパクト・ディスク・プレーヤま
たはデジタル・オーディオ・テープのようなデジタル記
録装置によって供給される。３ビットのデジタルデータ
は、マーカー信号がハイレベルの時には、アナログ信号
の標準的なパラレルの３ビットデジタルデータのセット
を表し、マーカー信号がローレベルの時には、ある３ビ
ットの組合せ、または量子化エラー信号のシリアル・デ
ルタ変調データを表す。また、入力データＤ1ないしＤ3
およびマーカー信号は、デジタル・オーディオ・テー
プ、コンパクト・デイスク・プレーヤまたは他の光学的
記録装置のようなデジタル記録装置の出力からのシーケ
ンシャルデータのセットとなる。

【００８５】図１３に示す入力データの３ビットは、パ
ラレル／シリアル変換器７４２およびラッチ７８５０の
両方に供給される。マーカー信号がローレベルの時に
は、３ビットのデータはデルタ変調器からのシリアル・
データであることを示し、データがパラレル／シリアル
・シフト・レジスタ７４２へ読み込まれる。また、マー
カー信号がハイレベルの時には、データがＡ／Ｄ変換器
６０２からのパラレルデータであることを示し、該デー
タがラッチ７８５０に保管される。ラッチされたパラレ
ルデータは、標準的なＤ／Ａ変換器７０２によってアナ
ログ信号に変換される。ラッチされたデータは、インク
リメント（ＩＮＣ）信号およびデクリメント（ＤＥＣ）
信号を生成するために、インクリメント／デクリメント
回路へも供給される。

【００８６】３ビットの入力データがデルタ変調器のデ
ータを表す時には、パラレル／シリアル変換器７４２
は、入力データをシリアルデータＤＩＮに変更する。こ
のシリアルデータＤＩＮは、速度制御回路７９００およ
びウインドウ比較器７８１０へ供給される。この速度制
御回路７９００および速度プリセット回路７９１０は、
図９に示す速度制御回路６９００と速度プリセット回路
７９１０と同様の方式で動作する。同様に、積分器プリ
セット回路７９２０、積分器７８９０および積分器保持
回路７８３０は、図８に示す積分器プリセット回路６９
２０、積分器６８９０および積分器保持回路６８３０と
同様の方式で動作する。さらに、積分器７８９０の出力
ＤＯＵＴは、加算器７３０において、アナログ信号を再
構成するために、Ｄ／Ａ変換器７０２の出力に加算され
る。アナログ信号は、スイッチング・ノイズを除去し、
アナログ出力信号を再構成するために、ローパスフィル
タ７６０によってフィルタリングされる。

【００８７】サンプル・ホールド回路７８７０は、マー
カー信号がないときは、常にクロックＦ３ＣＬＫに基づ
いて出力データＤＯＵＴの値を記憶する。速度制御回路
７９００によって生成される電流に比例するオフセット
電圧ＩＣは、サンプルされ、かつ保持されたデータＤＯ
ＵＴの値についてのウインドウを生成するために用いら
れる。さらに、信号ＤＩＮは、積分器サンプル・ホール
ド７８３０へ供給されるホールド／リリース制御信号を
発生すべく、ウインドウ比較器７８１０を制御するため
に用いられる。

【００８８】図１４ないし図１８は、図１３に示す実施
例の構成を示す詳細な回路図である。図１４は、図１３
に示す実施例の各部に要求されるさまざまなタイミング
信号の発生回路を示す。同一の符号が付けられた各部
は、図１０ないし図１２に用いられているように図１４
ないし図１８に用いられている。入力データは、Ｄ1な
いしＤ3である。さらに、符号Ｎ＿Ｍａｒｋｅｒはマー
カー信号を反転した信号である。マーカー信号がハイレ
ベルの場合には、入力データＤ1ないしＤ3の次のセット
が標準、パラレル、Ａ／Ｄデータを表し、Ｄ／Ａ変換器
７０２の出力における第１のアナログ信号Ａ１へ変換す
るために、ラッチ７８５０に保持される。このラッチさ
れた標準、パラレル、Ａ／Ｄデータは、マーカー信号か
ら生成されたストローブ信号によって制御される。

【００８９】一方、マーカー信号がローレベルの場合に
は、パラレル／シリアル・シフトレジスタ７４２は、ク
ロックＦ１ＣＬＫに従って、デルタ変調器のデータＤ1
ないしＤ3に供給された信号を読み込む。シフトレジス
タのシフト／ロード^*制御への入力は、クロックＦ１Ｃ
ＬＫと論理積（ＡＮＤ）をとったＮ＿Ｍａｒｋｅｒ信号
である。データは、クロックＦ１ＣＬＫの周波数の３倍
の周波数を有するクロックＦ３ＣＬＫによってシフトレ
ジスタ７４２のシフトされた後、出力される。デルタ変
調器の新たなシリアルデータは、ラッチ７４４によって
保持され、速度制御回路７９００へ入力信号ＤＩＮとし
て出力される。

【００９０】速度制御回路７９００（図１６参照）は、
電圧レベルシフト器７９０２、積分器７９０４、絶対値
検出器７９０６、電圧／電流変換器７９０８および整流
回路７９０９を備えている。図１６は、また、速度制御
プリセット回路７９１０、積分器７８９０およびアナロ
グスイッチ７８３２の回路構成を示している。上記アナ
ログスイッチ７８３２は、積分器７８９０に対するサン
プル／ホールド回路７８３０の一部を形成する。積分器
７８９０の出力は符号ＤＯＵＴであり、絶対値検出器７
９０６の出力は信号ＩＣである。図１６に示す全ての要
素は、図１２の対応する各部と同様の方式で動作する。
例えば、信号ＩＣは、インクリメント（ＩＮＣ）信号ま
たはデクリメント（ＤＥＣ）信号が速度制御積分器７９
０４をプリセットした直後に、最大となる。

【００９１】インクリメント（ＩＮＣ）信号およびデク
リメント（ＤＥＣ）信号は、図１７に示す回路のインク
リメント／デクリメント回路７１４によって発生され
る。時間的に前の標準的な３ビットのＡ／Ｄデータは、
ラッチ７１４２によって保持され、デジタル比較器７１
４４によって、ラッチ７８５０に保持された現在の標準
的な３ビットのＡ／Ｄデータと比較される。ここで、も
し、これらのデータが異なっている場合には、所定のイ
ンクリメント（ＩＮＣ）信号またはデクリメント（ＤＥ
Ｃ）信号が生成される。ＯＲゲート７１４６、ラッチ７
１４８およびＡＮＤゲート７１４９は、反転されたクロ
ックＦ３ＣＬＫ（Ｎ＿Ｆ３ＣＬＫ）および反転されたマ
ーカー信号Ｎ＿ＭＡＲＫＥＲとともに、ラッチ７１４２
に対してクロックパルスを発生する。

【００９２】図１７は、また、ローパスフィルタ７６０
および加算器７３０の回路構成を示す。標準的なＤ／Ａ
変換器７０２からのアナログ出力信号Ａ１は、プロセッ
サ７００のアナログ出力信号を生成するために積分器７
８９０の出力信号と加算される。ローパスフィルタ７６
０は上記アナログ出力信号のスイッチング・ノイズを除
去する。図１８は、サンプル／ホールド回路７８７０お
よびウインドウ比較器７８１０の詳細な構成を示す回路
図である。積分器の出力信号ＤＯＵＴは、マーカー信号
が供給されない時は、常に、クロックＦ３ＣＬＫに従っ
て、サンプル／ホールド回路７８７０によってサンプリ
ングされる。

【００９３】ウインドウ比較器７８１０は、積分器から
の現在の出力信号ＤＯＵＴが、サンプリング／ホールド
回路からの異なる電圧の２つのウインドウのいずれか一
方に入っているか否かを判断する。上記ウインドウのい
ずれか一方は、ラッチされた信号ＤＩＮ、デルタ変調器
のシリアルデータに従って用いられる。分圧器７８１９
の両端に印加される電圧は、対称的、すなわち、接続部
７８１７における電圧は、サンプリングされた電圧ＤＯ
ＵＴに関して、同じ大きさで、かつ、接続部７８１５に
おける電圧の逆の極性である。上記分圧器７８１９の両
端に印加される電圧の大きさは、ポテンションメータＲ
１のリファレンス電圧、サンプル／ホールドされた信号
ＤＯＵＴおよび電圧ＩＣの逆電圧（マイナス）を合計し
たものとなる。ポテンションメータＲ１が出力するリフ
ァレンス電圧は、用いた増幅器の特性に基づいて調整さ
れる必要があり、このため、異なる電圧の２つのウイン
ドウはゼロより大きくなる。

【００９４】信号ＤＯＵＴを比較するために、異なる電
圧の２つのウインドウを得ることは、信号ＤＩＮに反応
するスイッチ７８１４および７８１２を用いることによ
って達成される。信号ＤＩＮがローレベルの時には、分
圧器７８１９の接続部７８１３には、閉じたスイッチ７
８１４を介して、サンプル／ホールドされた信号ＤＯＵ
Ｔの電圧レベルに対して電圧が印加される。一方、信号
ＤＩＮがハイレベルの時には、スイッチ７８１４が開
き、かつスイッチ７８１２が閉じ、接続部７８１５に
は、サンプル／ホールドされた信号ＤＯＵＴの電圧レベ
ルに対して電圧が印加される。

【００９５】積分器７８９０からの現在の出力信号ＤＯ
ＵＴは、サンプル／ホールドされた信号ＤＯＵＴに基づ
いて上述したウインドウのいずれかと比較される。この
判定は、サンプル／ホールド回路７８３０が、スイッチ
７８３２を介して積分器７８９０を充電するために整流
回路７９０９を認めるか否かを決定するために行なわれ
る。マーカー信号６６８が、変換器６０２の出力信号が
変化したことを示す場合には、Ｂ1ないしＢ3の３ビット
からなるデータは、入力信号Ｖinを表す３ビットのデジ
タルを与える。ほかの点では、シフトレジスタの３ビッ
トは、変換器６０２の量子化エラーを表す３ビットのパ
ラレル表現を与える。

【００９６】図９および図１３の実施例を用いること
は、３ビットのデジタルデータと出力信号６６０ないし
６６８におけるマーカー信号とを加算することは、聴覚
または視覚が元の信号と容易に判別できないアナログ入
力信号Ｖinを表すデジタル信号を与える。以下に述べる
ように、必要とされるビット数は、オーディオ信号また
は映像信号がスピーカまたはビデオスクリーンを通して
出力された時に視覚または聴覚にとって元の信号と区別
できないほどに、十分に少なくすることができる。

【００９７】もし、入力されたアナログ信号の音に対す
るバンドが２２ｋＨｚ以下の周波数であるならば、上述
した３ビットのデータに対する回路は、コンパクト・デ
ィスクまたはデジタル・テープ・フォーマットにおい
て、非常に高品質な音を得ることができる。デジタル的
に記録された音をスピーカを介して試験するためのオー
ディオ試験を行なうと、音の品質は、リスナーにとっ
て、通常の記憶されたデジタル音と識別できない。

【００９８】このような試験を行ない、上述した３ビッ
トの変換器を用いて、標準的なコンパクト・ディスク記
録装置によって作成されたコンパクトディスク上に信号
が記録された。上記記録装置の代表例は、本願の参考文
献として掲げたKen C. Pohlmanによって書かれた”The
Compact Disc”の第７章に示されるような周知のもの
である。この時、サンプリング周波数としては、通常の
４４．２ｋＨｚが用いられた。また、上記のコンパクト
・ディスクの記録再生装置は、従来、用いられたＤ／Ａ
変換器の代わりに、本願に開示したＤ／Ａ変換器を用い
ることで、標準のコンパクト・ディスク装置として完成
することができる。開示した実施例だけに限らず、デジ
タル・オーディオ再生に対する実際の同一知覚、聞取り
忠実度を提供し、アナログ信号を正確に再生するために
要求されるデータ量をかなり減少させる。例えば、現在
の標準的な大きさのコンパクト・ディスクは、本願実施
例の変換器を用いると、約５時間の音楽を記憶する。

【００９９】現在、ステレオ信号を約１０分記録するミ
ニ・コンパクト・ディスクは、本願によれば、そのよう
な信号を約７０分記録することができる。同様に、も
し、ビデオ信号が本願実施例の変換器を用いて記録され
ると、現在のコンパクト。ディスクの大きさに、２時間
長のビデオにとって、十分なビデオデータを記録する。

【０１００】上述した実施例は、３ビットまたは４ビッ
トの分解能を有するＡ／Ｄ変換器およびＤ／Ａ変換器プ
ロセッサを説明したが、付加的なビットが高分解能を有
する標準的な変換器を含めることによって加えられるこ
とは、通常の技術から理解できる。さらにビットが増加
すると、コストアップにつながるが、信号の非常に正確
な表現が達成される速度を増加させる。

【０１０１】なお、上述した実施例において、多重積分
デルタ変調器、デルタ−シグマ変調器、または高情報デ
ルタ変調器によって構成できることは通常の技術から理
解できる。本願の分野は特許請求の範囲によって定義さ
れることは言うまでもない。

【０１０２】

【発明の効果】以上、説明したように、この発明によれ
ば、量子化エラーを有する入力信号を表す複数ビットの
第１のデジタルデータを第１のアナログ／デジタル変換
器によって生成する。また、前記量子化エラーを表すデ
ルタ変調データを第２のアナログ／デジタル変換器によ
って生成する。そして、第３の検出回路によって第１の
アナログ／デジタル変換器の出力信号における変化を検
出し、該変化が検出されると、マルチプレクサによって
第１のデジタルデータが選択的に出力され、かつ、それ
以外では前記デルタ変調データが選択的に出力されるよ
うにしたため、高分解能で高速変換できる比較的簡単な
Ａ／Ｄ変換器を提供することにあり、さらに、量子化ノ
イズを除去するべく、ディザリングの使用を避け、か
つ、直流信号の損失を避け、構成を複雑化することな
く、かつ、１つの集積回路に集積できるという利点が得
られる。

【図面の簡単な説明】

【図１】この発明の第１の実施例におけるアナログ／デ
ジタル信号プロセッサの構成を示すブロック図である。

【図２】図１に示すプロセッサと同等のデジタル／アナ
ログ信号プロセッサの構成を示すブロック図である。

【図３】本発明の第２の実施例におけるオーバーシュー
トするのを防ぐアナログ／デジタル信号プロセッサの構
成を示すブロック図である。

【図４】図３に示すデルタ変調器に用いた集積回路の詳
細な回路図である。

【図５】図３に示すインクリメント／デクリメント回路
２１４の詳細な回路図である。

【図６】第３の実施例における他の２つの実施例よりも
高分解能なＡ／Ｄ信号変換器の構成を示すブロック図で
ある。

【図７】図６に示す所定の付加部品と速度制御回路４０
０の構成を示す回路図である。

【図８】図６に示す第３の実施例と同等のデジタル／ア
ナログ信号プロセッサの構成を示す回路図である。

【図９】デジタルの光学ディスク駆動書込み回路に接続
されたＡ／Ｄ変換器の構成を示すブロック図である。

【図１０】図９に示すＡ／Ｄ変換器の一部を詳細に示す
回路図である。

【図１１】図９に示すＡ／Ｄ変換器の一部を詳細に示す
回路図である。

【図１２】図９に示すＡ／Ｄ変換器の一部を詳細に示す
回路図である。

【図１３】図９に示す実施例と同等のＤ／Ａ変換器の構
成を示すブロック図である。

【図１４】図１３に示す実施例のＤ／Ａ変換器の一部を
詳細に示すブロック図である。

【図１５】図１３に示す実施例のＤ／Ａ変換器の一部を
詳細に示す回路図である。

【図１６】図１３に示す実施例のＤ／Ａ変換器の一部を
詳細に示す回路図である。

【図１７】図１３に示す実施例のＤ／Ａ変換器の一部を
詳細に示す回路図である。

【図１８】図１３に示す実施例のＤ／Ａ変換器の一部を
詳細に示す回路図である。

【図１９】従来のデルタ変調器の構成を示すブロック図
である。

【図２０】従来のデルタ変調器の出力をアナログ信号に
再変換するために用いられる回路の構成を示すブロック
図である。

【符号の説明】

１００ アナログ／デジタル信号プロセッサ Ｖin アナログ入力電圧 １０２ Ａ／Ｄ変換器 １０４ Ｄ／Ａ変換器 １０５ エラー信号 １０６ 差動増幅器 １０８ デルタ変調器 １２０ Ｄ／Ａ変換器 １２２ Ｄ／Ａ変換器 １２４ 積分器 １２６ ローパスフィルタ

Claims (25)

【特許請求の範囲】
1. 【請求項１】 量子化エラーを有する入力信号を表す複
   数ビットの第１のデジタルデータを生成するために、前
   記入力信号が供給される第１のアナログ／デジタル変換
   器と、 前記量子化エラーを表すデルタ変調データを生成する第
   ２のアナログ／デジタル変換器と、 前記第１のアナログ／デジタル変換器の出力信号におけ
   る変化を検出するために、前記第１のデジタルデータが
   供給される第３の検出回路と、 前記第３の検出回路による変化の検出に反応して第１の
   デジタルデータを選択的に出力し、かつ、それ以外では
   前記デルタ変調データを選択的に出力するマルチプレク
   サとを具備することを特徴とする信号処理装置。
2. 【請求項２】 前記マルチプレクサと前記第２のアナロ
   グ／デジタル変換器の出力との間に介挿されたシリアル
   ／パラレル・シフトレジスタを備え、 前記シリアル／パラレル・シフトレジスタによる出力の
   パラレルビットの数は、前記第１のアナログ／デジタル
   変換器のビット数に等しいことを特徴とする請求項１記
   載の信号処理装置。
3. 【請求項３】 変換器の出力が増加すると、第１の限定
   電圧をデルタ変調器へ供給し、変換器の出力が減少する
   と、第２の参照電圧をデルタ変調器へ供給するプリセッ
   ト回路を具備することを特徴とする請求項２記載の信号
   処理装置。
4. 【請求項４】 前記第１のアナログ／デジタル変換器
   は、第１のクロック速度で動作し、前記第２のアナログ
   ／デジタル変換器は、第２のクロック速度で動作すると
   ともに、前記第１および第２のアナログ／デジタル変換
   器の出力を同期させるための同期回路を具備することを
   特徴とする請求項１記載の信号処理回路。
5. 【請求項５】 前記第２のアナログ／デジタル変換器
   は、 前記量子化エラーを第２の値と比較する比較器と、 前記比較器の出力に応じて、振幅が変化する出力信号を
   生成する速度制御回路と、 前記速度制御回路の出力信号を積分して前記第２の値を
   出力する可変速度積分器とを備えることを特徴とする請
   求項１記載の信号処理回路。
6. 【請求項６】 前記第２のアナログ／デジタル変換器
   は、さらに、 前記第１のアナログ／デジタル変換器の出力信号におけ
   る変化に応じて、前記可変速度積分器の出力信号と前記
   速度制御回路の出力とを、所定の信号レベルにプリセッ
   トするプリセット手段を具備することを特徴とする請求
   項５記載の信号処理回路。
7. 【請求項７】 前記第２のアナログ／デジタル変換器
   は、さらに、 前記積分器の積分動作を停止させるために、前記比較器
   の出力信号に応じて動作するサンプル／ホールド回路を
   具備することを特徴とする請求項６記載の信号処理回
   路。
8. 【請求項８】 アナログ入力信号をデジタル記録装置に
   記録するためにデジタルデータへ変換するアナログ／デ
   ジタル変換方法において、 前記アナログ入力信号を、量子化エラーを有する入力ア
   ナログレベルを表す第１のデジタルデータのシーケンシ
   ャルな組に変換するステップと、 前記量子化エラーを表す第２のデジタルデータを生成す
   るステップと、 前記第１のデジタルデータのシーケンシャルな組と前記
   第１のデジタルデータの組を記録する他のデータとの間
   に変化がなければ、第２のデジタルデータの組を、光学
   的または磁気的な記録装置のいずれかからなる記録媒体
   上に選択的に記録するステップとからなることを特徴と
   するアナログ／デジタル変換方法。
9. 【請求項９】 デジタル光学記録装置のレーザを制御す
   るための制御手段を備えることを特徴とする請求項８記
   載のアナログ／デジタル変換方法。
10. 【請求項１０】 前記第２のアナログ／デジタル変調器
    によるデルタ変調で達成される前記第２のデジタルデー
    タを生成するステップを含むことを特徴とする請求項８
    記載のアナログ／デジタル変換方法。
11. 【請求項１１】 前記第１および第２のデジタルデータ
    は、所定のビット数からなることを特徴とする請求項８
    記載のアナログ／デジタル変換方法。
12. 【請求項１２】 前記第２のアナログ／デジタル変換器
    のデルタ変調処理によるステップは、積分された値を生
    成するために、可変な速度で積分するステップと、 前記量子化エラーまたは前記積分された値のいずれかが
    前記第２のデジタルデータの組を生成するために、他の
    データを中心とするウインドウの範囲内に入っているか
    を判断するステップと、 前記積分の速度を制御するために、前記第２のデジタル
    データの組の少なくとも一部に応じる制御信号を生成す
    るステップとを含むことを特徴とする請求項１０記載の
    アナログ／デジタル変換方法。
13. 【請求項１３】 前記制御信号を生成するステップは、
    前記第２のデジタルデータの組の少なくとも一部で積分
    するステップからなることを特徴とする請求項１２記載
    のアナログ／デジタル変換方法。
14. 【請求項１４】 前記判断するステップは、前記量子化
    エラーまたは前記積分された値のいずれかが、シリアル
    データを生成するために、他のウインドウの範囲内に入
    っているか否かを規則的な時間のインターバルで検査す
    るステップと、 前記第２のデジタルデータの組を生成するために、シリ
    アルデータの予め設定された数量を組合せるステップと
    を含むことを特徴とする請求項１３記載のアナログ／デ
    ジタル変換方法。
15. 【請求項１５】 前記第１のデジタルデータのシーケン
    シャルな組が異なっているかを決定するステップと、 該ステップの決定に従って、前記第１のデジタルデータ
    のシーケンシャルな組に変化が生じたか否かを示す出力
    信号を生成するステップとを含むことを特徴とする請求
    項８記載のアナログ／デジタル変換方法。
16. 【請求項１６】 第１のタイプのデータと、記録媒体か
    らのシーケンシャルデータが第１または第２のタイプの
    データであるか否かを示すマーカーデータとの量子化エ
    ラーを表す第２のタイプのデータを有する連続した第１
    のタイプのデジタルデータからなるデータをシーケンシ
    ャルに記録するシーケンシャル・デジタル形式で表され
    るアナログ信号を変換する信号処理回路において、 第１のタイプのデータと第２のタイプのデータであるか
    否かを示すマーカーデータとにだけ応じる第１のデジタ
    ル／アナログ変換器と、 第２の出力マーカーデータに応じる第２のデジタル／ア
    ナログ変換器と、 第１および第２のデジタル／アナログ変換器に応じるア
    ナログ加算器とを備え、前記アナログ加算器の出力信号
    が記憶されたアナログ信号に近づくことを特徴とする信
    号処理回路。
17. 【請求項１７】 前記第１および第２のタイプのデータ
    は、予め設定されたビット数を有し、 前記第２のデータをシリアルデータに変換するパラレル
    ／シリアル・シフト・レジスタを備えるとともに、 前記第２のデジタル／アナログ変換器は、前記パラレル
    ／シリアル・シフト・レジスタからのシリアルデータを
    積分する積分器を備え、 前記アナログ加算器は、前記積分器の出力信号を前記第
    １のデジタル／アナログ変換器の出力信号へ加算するこ
    とを特徴とする請求項１６記載の信号処理回路。
18. 【請求項１８】 前記第２のデジタル／アナログ変換器
    の前記積分器は、積分速度を変更可能に構成された可変
    速度積分器であり、前記積分速度を制御するために、前
    記パラレル／シリアル・シフト・レジスタの出力に応じ
    る速度制御回路を備えることを特徴とする請求項１７記
    載の信号処理回路。
19. 【請求項１９】 さらに、前記データの第１のタイプの
    新たなセットの検出に応じ、前記速度制御回路および前
    記積分器をプリセットするためのプリセット手段を具備
    することを特徴とする請求項１８記載の信号処理回路。
20. 【請求項２０】 アナログ信号の量子化エラーを表す第
    ２のデジタルデータを有し、前記アナログ信号の電圧レ
    ベルを表す第１のデジタルデータを含むシーケンシャル
    なデジタルデータをアナログ信号に変換するデジタル／
    アナログ変換方法において、 シーケンシャルなデジタルデータが前記第１のデジタル
    データか、あるいは前記第２のデジタルデータかを判別
    するステップと、 前記第１のデジタルデータに応じて、前記第１のデジタ
    ルデータを部分的なアナログ信号に変換するステップ
    と、 前記第２のデジタルデータを量子化エラー信号に積分す
    るステップと、 前記部分的なアナログ信号と前記量子化エラー信号とを
    加算するステップとからなることを特徴とするデジタル
    ／アナログ変換方法。
21. 【請求項２１】 前記シーケンシャルなデジタルデータ
    は、現在のデータが前記第１のタイプか、あるいは前記
    第２のタイプのいずれであるかを表す第３のタイプのデ
    ータを含むことを特徴とする請求項２０記載のデジタル
    ／アナログ変換方法。
22. 【請求項２２】 前記積分するステップは、前記量子化
    エラー信号が所定の第２の値のウインドウの範囲内にあ
    るか否かを判断するステップを含むことを特徴とする請
    求項２１記載のデジタル／アナログ変換方法。
23. 【請求項２３】 前記第２の値は、前記量子化エラー信
    号のサンプリングされ、保持された値であることを特徴
    とする請求項２２記載のデジタル／アナログ変換方法。
24. 【請求項２４】 前記第２の値は、授受した前記第２の
    タイプのデータ内のビットの１つに従って変化すること
    を特徴とする請求項２３記載のデジタル／アナログ変換
    方法。
25. 【請求項２５】 請求項２２記載の方法を実行すること
    を特徴とする信号処理回路。