JPH0722952A

JPH0722952A - ディジタルδς変調器

Info

Publication number: JPH0722952A
Application number: JP10941093A
Authority: JP
Inventors: Koichi Hamashita; 浩一浜下
Original assignee: Asahi Kasei Microsystems Co Ltd
Current assignee: Asahi Kasei Microsystems Co Ltd
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1995-01-24
Anticipated expiration: 2016-11-05
Also published as: JP3226660B2

Abstract

(57)【要約】【目的】乗算器が不要で回路規模が小さく、高速動作
や多チャンネル・タイムシェア使用の可能な高次のディ
ジタルΔΣ変調器を提供すること。【構成】このΔΣ変調器は、多ビットのディジタル信
号Ｘ_(Z) を入力とする２以上ｍ個の縦続接続された累積
器２１〜２４と、このｍ個の累積器２１〜２４から出力
される各累積結果にａ₁ 〜ａ_m なる重み係数を乗じて総
和をとるフィードフォワード加算量子化器２９と、加算
結果を所定の判定基準に応じて再量子化して出力Ｙ_(Z)
として出力するフィードフォワード・パス３３と、再量
子化値Ｙ_(Z) に応じた所定のフィードバック値を上記入
力信号Ｘ_(Z) と共に上記縦続接続されたｍ個の累積の初
段に入力する初段加算器３４とを有する。そして、上記
ａ₁〜ａ_m なる重み係数を２のべき乗とし、その乗算を
ビットシフトにて実現させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主としてオーディオや
音声通信等の分野で用いられる高性能のディジタル・ア
ナログ（Ｄ／Ａ）コンバータを廉価に実現するためのデ
ィジタル・デルタ・シグマ（ΔΣ）変調器に関し、特に
オーバーサプリング・ノイズシェーピング方式の１ビッ
トタイプＤ／Ａコンバータを構成するのに好適なディジ
タルΔΣ変調器に関する。

【０００２】

【従来の技術】オーディオ，通信等の分野においては、
近年のディジタル化の進歩に伴いアナログ信号を一定時
間毎にサンプリングしてその振幅値を多ビットのディジ
タル信号に変換するためのＡ／Ｄコンバータの需要と、
その逆のディジタル信号をアナログ信号に変換するため
のＤ／Ａコンバータの需要が増大し、廉価で高性能のこ
れらの製品の開発が望まれている。

【０００３】数年前までの通常のＤ／Ａコンバータは、
サンプリング周波数Ｆ_S なるディジタル信号をそのまま
Ｄ／Ａ変換するものであった。例えば、オーディオ分野
においては、Ｆ_S ＝４８ｋＨｚ，１６ビットのディジタ
ル信号をそのままＤ／Ａ変換して２¹⁶＝６５５３６通り
の振幅値を生成し、これを後段の１０次以上のアナログ
フィルタ（アナログ・ポスト・フィルタと称する）に通
してアナログ信号の再生を行っていた。しかるに、この
手法では、２¹⁶通りの振幅レベルを正確にＬＳＩ（大規
模集積回路）上で実現することが難しく、大きな高調波
や歪を多発し、またその回路規模も大きくなり、さらに
は１０次以上の急峻なアナログフィルタのカットオフ・
ポイント（２２ｋＨｚ近傍）において、位相が回るため
に、聴感上の特性（聴感特性）も劣悪であった。

【０００４】そこで、まずこの聴感特性の改善とアナロ
グ・ポスト・フィルタの次数低減を目指して、２倍〜８
倍のオーバーサンプリング用のＦＩＲ（finite impulse
response ）型のディジタル・インターポレーション・
フィルタ（ディジタル補間フィルタ）と、同じく２倍〜
８倍で動作可能なように高速化を図った１６ビットＤ／
Ａコンバータが開発された。これらにより、アナログ・
ポスト・フィルタの次数は４次〜６次に低減され、従っ
てカットオフ・ポイントでの位相回転が低く抑えられ、
聴感特性は若干向上した。しかしながら、Ｄ／Ａコンバ
ータが２¹⁶通りのアナログ振幅レベルを再生せねばなら
ない点はそのままであり、ＬＳＩ上での素子間バラツキ
による特性劣化は避けられず、しかもシステムコスト的
にはさらに高価なものになってしまった。

【０００５】以上の従来型の１６ビットＤ／Ａコンバー
タに対し、オーバーサンプリング比をより高く（３２倍
〜２５６倍）とり、ベースバンド（０〜２２ｋＨｚ）で
の量子化ノイズを低く抑えたまま、１６ビット等のマル
チビットデータを１〜数ビットのディジタル信号に変換
（再量子化）するという、いわゆるオーバーサンプリン
グ方式のノイズシェーピング技術が開発され始めた。

【０００６】この方式のＤ／Ａコンバータにおいては、
実際のＤ／Ａ変換されるべきディジタルデータは１〜数
ビットであるため、Ｄ／Ａコンバータとしては２〜数通
りの振幅値を表現するだけで良く、かつＬＳＩ上での素
子数が大幅に減り、従って素子間バラツキを抑え、高性
能化を図ることが可能であるという利点がある。

【０００７】再量子化ノイズを抑えるための上記ノイズ
シェーピング技術としては一般的にΔΣ変調と呼ばれる
手法が用いられ、各種の具体的手法が開発されてきた
が、基本的には多ビットから少数ビットへの再量子化し
た時に発生するノイズをフィードバック等の手法により
経時的にキャンセルしていくものである。そのベースバ
ンド内における量子化ノイズのＳ／Ｎ比（信号対雑音
比）は、オーディオ用途では入力ディジタル信号のＳ／
Ｎ限界値９７．８ｄＢ近くが必要とされ、 (i) オーバーサンプリング比 (ii) 再量子化ビット数 (iii) ΔΣ次数（ノイズシェーピング次数）の選択により決定される。これらの選択においては、従
来の大きな流れとして２種、(a) ΔΣ次数を安定な２次
とし、再量子化ビット数を１ビットとして、オーバーサ
ンプリング比を２５６倍（２５６Ｆ_S ＝１２．２８８Ｍ
Ｈｚ）としたもの、(b) 量子化ビット数を２〜４ビット
とし、ΔΣ次数を３次（ただし、縦続接続ではなく、１
次ΔΣ変調器を３ケ組み合わせながら、３次ノイズシェ
ーピング特性を得たもの）として、オーバーサンプリン
グ比を６４倍（６４Ｆ_S ＝３．０７２ＭＨｚ）としたも
の、があったが、各々、以下の問題があった。

【０００８】上記（ａ）のものでは、動作スピードが１
２．２８８ＭＨｚと高速であるため、ＬＳＩで量産化が
難しい。特に、１ビットＤ／Ａ変換を行うアナログ回路
の高速化が難しく、良好なアナログ特性が得にくい。

【０００９】上記（ｂ）のものでは、量子化ビット数が
少ないとは言え、多ビット（２ビット以上）であるた
め、これをＤ／Ａ変換する時のアナログ素子間のバラツ
キの影響により、やはり良好なアナログ特性が得にく
い。具体的には素子間バラツキによりＤ／Ａ変換のリニ
ア性が失われ易い。

【００１０】そこで、上記問題を解消し、良好なＤ／Ａ
変換特性を得るためには、量子化ビット数を１ビットと
し、より低いオーバーサンプリング比にて構成できる高
次ΔΣ変調器が必要である。

【００１１】すでに、この目的を達成するためのＡ／Ｄ
コンバータとしては、図１に示すような量子化ビット数
を１ビットとした４次ΔΣ変調器が本出願人により開発
されており、これはオーバーサンプリング比６４Ｆ_S ＝
３．０７２ＭＨｚにおいてＳ／Ｎ比９８ｄＢを達成した
ものである。Ａ／Ｄコンバータを構成するその４次ΔΣ
変調器の回路はアナログ・スイッチド・キャパシタ回路
で構成されており、１〜４の積分器はアナログ演算増幅
器と積分キャパシタから成り、１１の１ビット量子化器
はアナログコンパレータであり、フィードフォワード・
パスやフィードバック・ループ等はスイッチド・キャパ
シタ・ネットワークで構成され、各重み係数ａ₁ 〜ａ
₄ ，ｇ₀ ，ｂ₁ は各加算器１０，１４，１５におけるキ
ャパシタの容量比にて実現されていた。

【００１２】さらに詳細に説明すると、図１に示すよう
に、４個の積分器１〜４が縦続接続され、これらの各出
力は、４本のフィードフォワード・パス５〜８を介して
各重み係数ａ₁ 〜ａ₄ を乗じた後、フィードフォワード
加算器１０によって加算され、その加算結果が１ビット
量子化器１１によって１ビットの出力データに量子化さ
れると共に、この量子化された値がフィードバック・パ
ス１２，１３を介して初段の積分器１の入力部へフィー
ドバックされる。すなわち、このフィードバック・パス
は１サンプル時間分の遅延器１２と、ゲイン設定器１３
を有し、このパスの出力は初段加算器１４によって新た
な入力信号と加算して初段積分器１に入力される。

【００１３】以上の構成のΔΣ変調器における入力Ｘ
_(Z) と出力Ｙ_(Z) との関係は、１ビット量子化器１１に
よる量子化ノイイズをＱ_N 、１から１０までの回路の全
てを含めた４次ループ１５の伝達関数をＨ_(Z) とする
と、

【００１４】

【数１】

【００１５】と表現される。ベースバンド（０Ｈｚ〜２
２ｋＨｚ）においては、

【００１６】

【数２】

【００１７】から、

【００１８】

【外１】

【００１９】また、Ｈ_(Z) は基本的には４次の積分特性
を有するので、Ｈ_(Z) ≫１となる。従って上記（１）式
は、

【００２０】

【数３】

【００２１】という近似式で表わされる。すなわち、ベ
ースバンドにおける量子化ノイズＱ_Nが１／Ｈ_(Z) 倍さ
れたノイズ・シェーピング特性をもった１ビットΔΣ変
調出力Ｙ_(Z) が得られる。

【００２２】上記（２）式から、Ｈ_(Z) が大きいほど、
Ｑ_N ／Ｈ_(Z) が小さくされ、結果としてＳ／Ｎ比が向上
することが分る。それ故、４次ループ１５の伝達関数Ｈ
_(Z)の次数が高い程Ｓ／Ｎ比が良くなり、そのＳ／Ｎ比
の値は各フィードフォワード・パス５〜８の重み係数値
ａ₁ 〜ａ₄ と、ローカル・フィードバック・パス９の重
み係数値ｂ₁ によって決定される。なお、ローカル・フ
ィードバック・パス９は、ΔΣ変調の量子化ノイズスペ
イクトルにおいて、２重根のゼロ点を挿入するものであ
り、Ｓ／Ｎ比向上のために有効であるが、ΔΣ変調器と
しては必須の要件ではない。

【００２３】

【発明が解決しようとする課題】しかしながら、図１の
従来例のものは、４次ループ１５をアナログ積分器等で
構成していたため、伝達関数の次数を高くしてＳ／Ｎ比
をさらに向上させることは困難であり、またＬＳＩでの
量産化にも向いていなかった。

【００２４】本発明は、この点に鑑み、高次のディジタ
ルΔΣ変調器を実現することにより、前記の従来型の
（ａ），（ｂ）の問題点を解消し、アナログ特性が良好
でＬＳＩでの量産化が容易なＤ／Ａコンバータを提供し
ようとするものである。ただし、図１のΔΣ変調器を応
用してアーキテクチャーによるディジタルΔΣ変調器を
単純なディジタル化で実現しようとすると、図１でアナ
ログスイッチド・キャパシタ・ネットワークで簡単に実
現されていた各重み係数ａ₁ 〜ａ₄ ，ｇ₀ ，ｂ₁等の演
算には、多ビットの乗算が必要となり、回路規模が膨大
になるという新たな問題が生ずる。また、オーディオ分
野では２〜４チャンネルという多チャンネルのＤ／Ａコ
ンバータが必要とされること、動作レートが６４Ｆ_S ＝
３．０７２ＭＨｚと高速であるのに対して、演算すべき
ビット数が１６ビット以上と大きいことなどにより、所
期の目的を達成するためには、回路規模，高速動作の点
で解決すべき課題がある。

【００２５】そこで、本発明の目的は、上記の点に鑑
み、回路規模が小さく、高速動作が可能なディジタルΔ
Σ変調器を提供することにある。

【００２６】また、本発明の目的は時分割で演算する回
路規模の小さな多チャンネル用のディジタルΔΣ変調器
を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、多ビットの入力ディジタル信号Ｘ_(Z) を
累算する縦続接続された複数ｍ個の累算手段と、該ｍ個
の累算手段から出力される累算結果に対して各々のａ₁
〜ａ_m の重み係数を乗じて、その乗算結果の総和をとる
フィードフォワード加算手段と、該フィードフォワード
加算手段の加算結果を所定の判定基準に基づいて、前記
入力ディジタル信号Ｘ_(Z) よりもビット数の少ないディ
ジタル出力Ｙ_(Z) に再量子化する再量子化手段と、該再
量子化手段の再量子化値Ｙ_(Z) に応じた所定のフィード
バック値を前記入力ディジタル信号Ｘ_(Z) と共に前記ｍ
個の累算手段の内の初段の累算手段に入力するフィード
バック手段とを有し、かつ前記フィードフォワード加算
手段は前記ａ₁ 〜ａ_m の重み係数を２のべき乗とし、該
重み係数の乗算をビットシフトで実現していることを特
徴とする。

【００２８】また、本発明は、好ましくは、前記ｍ個の
累算手段は複数ｎチャンネルの入力ディジタル信号Ｘ
_1(Z)〜Ｘ_n(Z)をチャンネル順に順次入力可能とし、各々
の該累算手段は１個の多ビット加算器とｎワードのシフ
トレジスタとを有して、該ｎワードのシフトレジスタの
内の第１ワード目に該多ビット加算器の出力が入力さ
れ、第ｎワード目の出力が当該多ビット加算器の累算用
データとしてフィードバックされ、かつ前記再量子化手
段からは、各チャンネルの出力レートのｎ倍の動作の動
作レートで全ての演算が実施された結果として、再量子
化値Ｙ_1(Z)〜Ｙ_n(Z)が順次出力されることを特徴とする
ことができる。

【００２９】また、本発明は、好ましくは、前記ｎワー
ドのシフトレジスタの第１ワード目から第ｎワード目ま
でのシフト転送間に、初期設定手段もしくは異常時リセ
ット手段のいずれか一方または両者を配接したことを特
徴とすることができる。

【００３０】また、本発明は、好ましくは、前記再量子
化手段の再量子化値Ｙ_(Z) 、またはＹ_1(Z)〜Ｙ_n(Z)の各
々が１ビットデータであり、前記初段の累算手段への前
記所定のフィードバック値が前記入力ディジタル信号Ｘ
_(Z) 、またはＸ_1(Z)〜Ｘ_n(Z)の最大値の整数倍であり、
かつ該フィードバック値と該入力ディジタル信号Ｘ
_(Z) 、またはＸ_1(Z)〜Ｘ_n(Z)との加算を前記初段の累算
手段内の累算用加算器を用いて実現していることを特徴
とすることができる。

【００３１】

【作用】本発明では、サンプリングされた多ビットのデ
ィジタル信号Ｘ_(Z) を入力とする２以上のｍ個の縦続接
続されたｍ個の累積手段から出力される各累積結果にａ
₁ 〜ａ_m なる重み係数を乗じて総和をとるフィードフォ
ワード加算手段において、ａ₁ 〜ａ_m なる重み係数を２
のべき乗とし、その乗算をブロック間配線のビットシフ
トにて実現させるようにしているので、乗算器が不要で
あり、そのため回路規模が小さく、高速動作や多チャン
ネルタイムシェア使用の可能な高次のディジタルΔΣ変
調器を実現できる。しかも、再量子化出力を従来よりも
低速の１ビットデータにすることが可能であるので、こ
の１ビットデータをＤ／Ａ変換するアナログ回路の量産
化を容易にし、アナログ特性を向上させるのに貢献でき
る。

【００３２】また、本発明では、他の態様として２以上
のｎチャンネルのディジタル信号Ｘ_1(Z)〜Ｘ_n(Z)を順次
入力可能とするｍ個の累算手段の各々が１個の多ビット
加算器とｎワードのシフトレジスタとから成り、このｎ
ワードの内の第１ワード目にその加算器からの出力が接
続され、第ｎワード目の出力がその加算器の累算用デー
タとしてフィードバックされるように構成し、各チャン
ネルの出力レートのｎ倍の動作レートで全ての演算が実
施され、出力Ｙ_1(Z)〜Ｙ_n(Z)が順次出力されるというよ
うに、時分割で演算処理するようにしているので、回路
規模の小さな多チャンネル用のディジタルΔΣ変調器を
提供できる。

【００３３】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００３４】ここでは具体例として、Ｆ_S ＝４８ｋＨ
ｚ，１６ビットのディジタルオーディオ信号を６４倍オ
ーバーサンプリングした６４Ｆ_S ＝３．０７２ＭＨｚ，
１６ビットのディジタル信号を入力とし、ベースバンド
（０Ｈｚ〜２２ｋＨｚ）での量子化ノイイズを小さく抑
えたノイズシェーピングを実現しながら、入力よりも少
ないビット数に再量子化した６４Ｆ_S のディジタルデー
タを出力する高次ΔΣ変調器に対して、本発明を適用す
る場合について以下に説明する。

【００３５】なお、以下の実施例においては、再量子化
ビット数が１ビットの場合について述べるが、これは説
明を簡単にするためであり、以下に説明する本発明の内
容は、再量子化ビット数が複数ビットの場合にも、その
まま適用できるものである。また、ΔΣ変調器の次数と
しては、１６ビットディジタル入力信号が有しうるＳ／
Ｎ比の限界値９７．８ｄＢを、６４倍オーバーサンプリ
ングして１ビット量子化ΔΣ変調にて実現可能とするた
めに、４次（ｍ＝４）の場合を実例として選択している
が、その求めるターゲットに応じた各種の次数やオーバ
ーサンプリング比の構成に対しても、本発明は適用可能
である。

【００３６】なおまた、以下の説明における４次１ビッ
トΔΣ変調器の基本動作は前述の図１の従来例と同様な
ので、その説明は省略する。

【００３７】（第１の実施例）図２は、フィードフォワ
ード・パスの重み係数ａ₁ 〜ａ₄ を２のべき乗に設定し
た場合の本発明の第１の実施例の回路構成を示す。入力
信号Ｘ_(Z) は１６ビット，６４Ｆ_S ＝３．０７２ＭＨｚ
のディジタル信号であり、各積分回路は２１〜２４のデ
ィジタル累算器、すなわち多ビットの加算器（アキュム
レータ）と累算レジスタとにより構成される。各累算器
２１〜２４は、その入力に対してＫ₁ 〜Ｋ₄ 倍の演算空
間を有する。すなわち、各累算器２１〜２４の積分ゲイ
ンは１／Ｋ₁ 〜１／Ｋ₄ であり、これらのゲインの値は
２のべき乗に設定されているので、乗算は不要で、各段
の累算器の出力は次段の入力部へブロック間配線のビッ
トシフトにより直結されている。

【００３８】前述の図１におけるフィードフォワード・
パス５〜８とフィードフォワード加算器１０、および１
ビット量子化器１１は、この図２の実施例では、２５〜
２８のフィードフォワード・パスと２９の加算量子化器
とにより構成される。一例として重み係数ａ₁ 〜ａ₄ の
値を、

【００３９】

【数４】

【００４０】という２のべき乗に設定した場合、各フィ
ードフォワード・パス２５〜２８では、各累算器２１〜
２４の出力を４ビット，３ビット，２ビット，１ビット
ずつＬＳＢ側へビットシフトさせた各ブロック間配線に
より直接加算量子化器２９へ送ることで、乗算器等の具
体的な乗算回路を設けることなく、実質的にａ₁ 〜ａ₄
の重み係数を乗じることが可能である。

【００４１】加算量子化器２９は、実際には３個の多ビ
ット加算器２９ａ〜２９ｃにより構成される。多ビット
加算器２９ａはフィードフォワード・パス２５と２６か
らのデータを加算し、多ビット加算器２９ｂはフィード
フォワード・パス２７と２８からのデータを加算し、こ
れら多ビット加算器の２つの加算結果が後段の多ビット
加算器２９ｃにより加算され、これにより４個のパスか
らのデータの総和をとることができる。１ビット量子化
は、その総和が正が負かを判定してその結果を出力すれ
ば良い。従って、加算器２９ｃの加算結果のサインビッ
トがこの判定結果、すなわち１ビット量子化出力として
出力される。

【００４２】この１ビット量子化出力は、フィードバッ
ク・パス３３を介して、ゲインｇ₀倍されて入力加算器
３４へフィードバックされ、入力レジスタ３１から出力
された新たな入力出データＸ_(Z) と多ビット加算器３４
により加算されて、１段目の累算器２１へ送られる。

【００４３】ここで、入力データＸ_(Z) の正，負のフル
スケール値をｘ_max ，−ｘ_max とすると、上記の１ビッ
ト量子化出力の値Ｙ_(Z) は、正または負のフルスケール
値ｘ_max ，−ｘ_max を表現するものであり、これがｇ₀
倍されてフィードバックされる。従って、これは、Ｙ
_(Z) ＝１（正）のときに、−ｇ₀ ・ｘ_max を、Ｙ_(Z) ＝
０（負）のときに、＋ｇ₀ ・ｘ_max を新たな入力データ
Ｘ_(Z) に加算することを意味している。ここで、１と０
とは、１ビットデータにて正と負とを表わすために用い
たものであり、０は負を表わす。なお、データ形式とし
て２の補数形式をとる場合には、加算器２９ｃの加算結
果のサインビットは、判定結果が正のときには０で表現
され、判定結果が負のときには１で表現されるので、こ
れをインバータ３０で反転してＹ_(Z) として出力させ
る。

【００４４】また、本実施例では、フィードバックルー
プ３３にゲインｇ₀ を設けたが、これは入力Ｘ_(Z) との
相対的な関係を示すもので、入力間に１／ｇ₀ のゲイン
を設けて、フィードバック系のゲインを１とした場合に
も全く等価である。また、前式（１）で前述のフィード
バック系の遅延Ｚ^-1は、系全体のクローズループ内のど
こに置いても効果は同一であり、本実施例では各累算器
２１〜２４における累算レジスタの動作に自動的に組み
込まれている。

【００４５】以上の構成により、４次１ビットΔΣ変調
器がディジタル化した回路で構成され、また乗算器等を
必要とせず、各重み係数がブロック間配線のビットシフ
トのみで構成される。このため本実施例によれば、回路
規模が小さく高速動作の可能なΔΣ変調器が実現され
る。

【００４６】図３は、上記のブロック間配線のビットシ
フトをさらに理解し易くするための図であり、特に２個
の２０ビット累算器３５，３６の出力を各々４ビット，
３ビットずつビットシフトして、１７ビット加算器３７
へ転送する際のブロック間配線の様子を示すものであ
る。即ち、２０ビット累算器３５の出力ＱＡ５〜ＱＡ２
０は下位方向へ４ビットシフトされて、１７ビット加算
器３７の入力ポートＡ１〜Ａ１６へ入力され、２０ビッ
ト累算器３６の出力ＱＢ４〜ＱＢ２０は下位方向へ３ビ
ットシフトされて１７ビット加算器３７の他の入力ポー
トＢ１〜Ｂ１７へ入力される。これにより、乗算器等を
必要としないで２のべき乗の演算が実現され、回路規模
が簡易でかつ高速動作が可能な再量子化のための演算処
理ができる。なお、上記の累算器３５は図２の累算器２
１，２３、また累算器３６は図２の累算器２２，２４、
また加算器３７は図２の加算器２９ａ，２９ｂにそれぞ
れ対応する。

【００４７】（第２の実施例）図４は、各演算処理をチ
ャンネル毎に時分割で行う複数チャンネル用のディジタ
ルΔΣ変調器を実現するために、本発明を適用した場合
の本発明の第２の実施例の回路構成を示す。ここでは、
具体例として２チャンネルの場合について説明するが、
３チャンネル以上の場合にも本例の構成が同様に適用可
能であることは、以下の説明により明らかである。

【００４８】図４において、入力レジスタと各累算器の
累算レジスタは、２チャンネル分としての２ワードのシ
フトレジスタＲＥＧ１（４５，４１〜４４）、ＲＥＧ２
（５０，４６〜４９）として用意されており、２チャン
ネル分の入力Ｘ_1(Z)，Ｘ_2(Z)がシフトレジスタ４５，５
０を介して交互に入力されるたびに、同一の演算回路を
用いて、２チャンネル分の出力Ｙ_1(Z)，Ｙ_2(Z)を交互に
生成し、出力していく。クロック供給回路４０から上記
各シフトレジスタへ共通して供給される動作クロックＭ
ＣＫは、各チャンネルの動作レートが６４Ｆ_S ＝３．０
７２ＭＨｚであるとすると、その２倍の１２８Ｆ_S ＝
６．１４４ＭＨｚである。この動作クロックＭＣＫの１
クロックの演算期間１／６．１４４ＭＨｚ≒１６３ｎｓ
内に、２チャンネルの内の一方のチャンネルについての
演算と、１ビット出力、および次のチャンネルの演算準
備が実施される。

【００４９】すなわち、各第２のシフトレジスタＲＥＧ
２（４６〜４９）から出力された一方のチャンネルの前
回までの累算データは、各累算器内の自己ループ・パス
と、次段の累算器へのパスと、フィードフォワード加算
器を経た１ビット出力と、フィードバック・パスを経て
新たな入力と加算された後での初段の累算器へのパス等
の一連の演算を実施されて、各第１のシフトレジスタＲ
ＥＧ１（４１〜４４）に取り込まれる。同時に、各第１
のシフトレジスタＲＥＧ１（４１〜４４）に貯えられて
いたもう一方のチャンネルの累積データは、各第２のシ
フトレジスタＲＥＧ２（４６〜４９）へ移動され、次回
サイクルでの演算に使用されうるようになる。以上の動
作を繰り返すことで、回路規模の大きな各演算回路を増
やすことなく、簡易な２チャンネル・タイムシェア型の
ディジタルΔΣ変調器が実現できる。

【００５０】なお、本実施例においては各２チャンネル
分のレジスタとしてシフトレジスタＲＥＧ１，ＲＥＧ２
を用いたが、それは、(i) チャンネル間の選択用のマ
ルチプレクサが不用になること、(ii) マルチプレクサ
による遅延時間を主要な演算経路から省略できること、
(iii) 各レジスタに同一のクロックが供給できるので、
コントロールが簡易になること、等の利点により、回路
規模の削減と演算の高速化に貢献しうるためである。

【００５１】また、本実施例においては、動作初期状態
の設定および異常動作時のリセットを行うための回路５
１〜５４を、各累算器の第１のシフトレジスタＲＥＧ１
と第２のシフトレジスタＲＥＧ２の間に接続している。
この回路５１〜５４は、本例のΔΣ変調器の動作スター
ト時に累算レジスタＲＥＧ２を初期設定したり、動作中
の異常時すなわち発振時にそのレジスタＲＥＧ２の値を
所定値に設定する機能を有する。この回路５１〜５４
は、系全体の何処に置いても構わないが、特に本実施例
のように同一の演算回路を複数チャンネルで時分割で共
用する場合には、この回路５１〜５２を高速動作が必要
なレジスタＲＥＧ２からレジスタＲＥＧ１への演算経路
の中に挿入して遅延時間を増やすことは非常に不利であ
る。従って、本実施例では、レジスタＲＥＧ１からレジ
スタＲＥＧ２へのシフト転送間の経路にその回路５１〜
５４を配置することで、レジスタＲＥＧ２からレジスタ
ＲＥＧ１への演算経路の高速化に貢献できるようにして
いる。

【００５２】また、上記の動作中の異常とは、累算器が
有限ビット数であることより、そのオーバーフローが代
表的なものであるが、このオーバーフローを避けるため
に、本回路５１〜５４はレジスタＲＥＧ１へ取り込まれ
た毎回の累算結果を常にチェックし、その累算結果があ
らかじめ定めた値（閾値）以上であれば発振したと判定
して、レジスタＲＥＧ２へは正常状態へ戻すための所定
値（例えば、オール零）へリセットしたデータを送り込
む。これにより、レジスタＲＥＧ２からレジスタＲＥＧ
１への演算経路の高速化を劣化させることなく、簡易な
回路構成によって、安定なディジタルΔΣ変調器を提供
できる。

【００５３】図５は図４の上記の累積器の１つの構成を
さらに詳細に示すものであり、レジスタ６２は図４のレ
ジスタ４１〜４４、レジスタ６３は図４のレジスタ４６
〜４９、回路６４は図４の回路５１〜５４にそれぞれ対
応する。図５では、２チャンネル分の累算シフトレジス
タとして６２のレジスタＲＥＧ１と６３のレジスタＲＥ
Ｇ２、さらに６１の累算用加算器がそれぞれ２０ビット
で構成され、レジスタＲＥＧ１とレジスタＲＥＧ２の間
に６４の初期設定および異常時リセット回路が挿入接続
されている。この累算器の累算ゲインは１／２としたの
で、入力データはＤ１〜Ｄ１９の１９ビットとなってい
る。加算器６１は通常の全加算器（フルアダー）が２０
個接続されたキャリーリップル加算器（Carry-Ripple-A
dder）であり、そのデータ形式は２の補数形式としてあ
る。各２０ビットの第１累算シフトレジスタＲＥＧ１
（６２）と第２累積シフトレジスタＲＥＧ２（６３）お
よび、初期設定・異常時リセット回路６４内の２ビット
の前回データを記憶するレジスタは、クロック供給回路
４０からの同一の１２８Ｆ_S ＝１２．２８ＭＨｚのクロ
ックＭＣＫによって動作され、このクロックＭＣＫの１
周期毎にデータをレジスタ間でシフト転送させていく。
レジスタＲＥＧ１とレジスタＲＥＧ２は、それぞれ別チ
ャンネルのデータを貯えている。

【００５４】初期設定・異常時リセット回路６４内の２
ビットのレジスタは、第１累算シフトレジスタＲＥＧ１
（６２）に貯えられたチャンネルの前回データの上位２
ビット（Ｊ１９，Ｊ２０）を貯えている。本例では、異
常時としてオーバーフロー発生を検出することを目的と
しており、

【００５５】

【外２】

【００５６】

【外３】

【００５７】が発生したことを示しており、上記（ａ）
または（ｂ）の場合には

【００５８】

【外４】

【００５９】第２累算シフトレジスタＲＥＧ２（６３）
への転送データはオール零にリセットされる。また、初
期設定では、動作初期時に、

【００６０】

【外５】

【００６１】第２の累算シフトレジスタＲＥＧ２の内容
をオール零に設定する。

【００６２】なお、上記の（ａ）もしくは（ｂ）の判定
では、入力が１９ビットであること、すなわち累算器の
演算空間が入力データのビット数（１９ビット）よりも
１ビット以上大きいことを前提とするが、通常の高次Δ
Σ変調では、累算ゲインが１／２以下に設定されること
が多いので、この全体条件は、非常に有効な判定の条件
となり得る。上記（ａ），（ｂ）についてさらに補足す
れば、上記の

【００６３】

【外６】

【００６４】前回までの累算結果が２０ビット空間で正
規化した時に＋０．５以上の値であったことを示してい
るものであり、従って新たな１９ビット入力を加えた結
果は正値であるはずである。従って、レジスタＲＥＧ１
のサインビットであるＱ２０′はこのときは０でなけれ
ばならない。故に、Ｑ２０′＝１となれば、正のオーバ
ーフローが発生してサインビットが判定してしまったこ
とが認識される。

【００６５】

【外７】

【００６６】前回までの累算結果が２０ビット空間で正
規化した時に−０．５以下の値であったことを示してい
るので、新たな１９ビット入力を加えた値は負値のまま
であるはずである。従って、レジスタＲＥＧ１のサイン
ビットであるＱ２０′はこのときは１でなければならな
い。故に、Ｑ２０′＝０となれば、負のオーバーフロー
が発生してサインビットが反転してしまったことが認識
される。

【００６７】図５の実施例の構成は、オーバーフロー検
出を２０ビット全てのチェックを必要とせずに、わずか
３ビットのチェックのみで実現できること、新たなコン
トロール回路を設けることなくすでに使用されている単
一のクロック供給回路４０を利用できること、初期設定
と異常時のリセットとを同一のリセット回路で共用して
いること、単一回路で２チャンネル用に共用できるこ
と、等の点で非常に簡易な回路で実現できる。しかも、
リセットや異常検出の遅延を、キャリー（Carry）伝播
遅延等を含むレジスタＲＥＧ２からレジスタＲＥＧ１へ
の演算経路から省くことができるので、簡易で高速な２
チャンネル用のディジタルΔΣ変調器が実現できる。

【００６８】なおまた、上記図５の実施例回路において
は、初期設定値および異常時リセット値をオール零とし
たが、これは回路説明を簡易にするためであり、オール
零以外のリセット値を用いること、また初期設定値と異
常時リセット値を異なる値にすること等が類似の回路構
成により容易に実現可能であることは勿論である。

【００６９】（第３の実施例）次に、図６および図７を
参照して、上述した第１と第２の実施例のΔΣ変調器か
ら１個の多ビット加算器を省き、回路の簡素化を図った
本発明の第３実施例について説明する。この実施例は、
図２もしくは図４に示したフィードバック・パスのゲイ
ンｇ₀ を２以上の整数値とし、初段加算器（図２，図４
の加算器３４）を省略するものである。以下に、ｇ₀ ＝
２の場合とｇ₀ ＝３の場合について初段累算器内の累算
用加算器を示した図６，図７を参照して本実施例を説明
するが、これらの回路は入力側に１／ｇ₀ のゲインをも
たせてフィードバック・ゲインを１とした場合と等価で
ある。また、ｇ₀ ≧４の場合に対しても、以下の説明よ
る手法を拡張していくことで容易に類推可能である。

【００７０】図６は、ゲインｇ₀ ＝２，積分係数Ｋ₁ ＝
２³ ＝８（図１参照）の場合について示すもので、図
２，図４に示す初段加算器（３４）は排除され、１９ビ
ットの累算用加算器の入力端子のＤ１〜Ｄ１６へは入力
Ｘ_(Z) の１６ビットデータｘ₁〜ｘ₁₆が直接入力され、
加算器入力端子のＤ１７へは

【００７１】

【外８】

【００７２】が入力され、加算器入力端子のＤ１８とＤ
１９へは量子化結果である１ビット出力値Ｙ_(Z) が入力
される。なお、以下の説明では、出力値Ｙ_(Z) は、量子
化結果が正のときにＹ_(Z) ＝１、量子化結果が負のとき
にＹ_(Z) ＝０で表現され、かつ入力データＸ_(Z) を始め
として全ての演算に用いられるデータ形式は２の補数形
式において左側をＭＳＢ側として表現されるものとす
る。

【００７３】図６の入力データＸ_(Z) は１９ビットで表
現すると、上位３ビットがサインビット拡張されて、

【００７４】

【数５】 x₁₆ x₁₆ x₁₆ x₁₆ x₁₅ x₁₄ x₁₃ x₁₂ x₁₁ x₁₀ x₉ x₈ x₇ x₆ x₅ x₄ x₃ x₂ x₁ …(3) となり、Ｙ_(Z) ＝１（量子化結果が正）のときにはフィ
ードバック値は−２・ＦＳ（ＦＳは入力１６ビットの最
大値）となり、

【００７５】

【数６】 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(4) を加算しなければならない。（３）と（４）式のデータ
を加算した結果は、ｘ_１６＝０の場合（入力Ｘ_（Ｚ）
が正値）には、

【００７６】

【数７】 1 1 1 x₁₆ x₁₅ ・・・・・・・・・・・・ x₂ x₁ …(5) ｘ₁₆＝１の場合（入力Ｘ_(Z) が負値）には、 1 1 0 x₁₆ x₁₅ ・・・・・・・・・・・・ x₂ x₁ …(6) となり、この（５），（６）式のデータは共に、

【００７７】

【数８】

【００７８】と表現される。

【００７９】次に、Ｙ_(Z) ＝０（量子化結果が負）のと
きには、フィードバック値は＋２ＦＳとなり、

【００８０】

【数９】 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(8) を（１）式の入力データに加算することとなり、その加
算した結果は、ｘ₁₆＝０のときには、

【００８１】

【数１０】 0 0 1 x₁₆ x₁₅ ・・・・・・・・・・・・ x₂ x₁ …(9) ｘ₁₆のときには、

【００８２】

【数１１】 0 0 0 x₁₆ x₁₅ ・・・・・・・・・・・・ x₂ x₁ …(10) となり、（９），（１０）式のデータも共に（７）式で
表現される。

【００８３】以上により、図６に示す回路構成により、
初段加算器を排除しながらも、入力ｘ_(z) とフィードバ
ック量±ｇ₀ ・ＦＳとが自動的に加算されて、初段累算
器（初段の累算レジスタ）に入力されていることが理解
できる。

【００８４】次に、図７は、ｇ₀ ＝３，Ｋ₁ ＝８の場合
について示すもので、やはり初段加算器は排除され、累
算用加算器は１９ビットである。この零では、ｇ₀ の値
が奇数であるので、１９ビットの累算用加算器の入力端
子のＤ１〜Ｄ１５へはＸ_(Z)のサインビットを除く下位
１５ビットデータｘ₁ 〜ｘ₁₅が直接入力され、加算器の
入力端子のＤ１６へはサインビットｘ₁₆の反転値である
反転ｘ₁₆が入力され、加算器の入力端子Ｄ１７へは量子
化結果である１ビット出力値Ｙ_(Z) の反転値である反転
Ｙ_(Z) が、加算器の入力端子のＤ１８〜Ｄ１９へはその
Ｙ_(Z) が入力される。

【００８５】Ｙ_(Z) ＝１の場合には、ｇ₀ ＝３から、フ
ィードバック値は−３・ＦＳであり、

【００８６】

【数１２】 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(11) が上記の（３）式のデータに加算される。その加算結果
は、ｘ₁₆＝０の場合には、

【００８７】

【数１３】 1 1 0 1 x₁₅ x₁₄ ・・・・・・・・・・・ x₂ x₁ …(12) となり、ｘ₁₆＝１の場合には、

【００８８】

【数１４】 1 1 1 0 x₁₅ x₁₄ ・・・・・・・・・・・ x₂ x₁ …(13) となり、共に、

【００８９】

【数１５】

【００９０】と表現される。

【００９１】一方、Ｙ_(Z) ＝０の場合には、フィードバ
ック値は＋３・ＦＳであり、

【００９２】

【数１６】 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(15) が上記の（３）式のデータに加算され、その加算結果
は、ｘ₁₆＝０の場合には、

【００９３】

【数１７】 0 0 1 1 x₁₅ x₁₄ ・・・・・・・・・・・ x₂ x₁ …(16) となり、ｘ₁₆＝１の場合には、

【００９４】

【数１８】 0 0 1 0 x₁₅ x₁₄ ・・・・・・・・・・・ x₂ x₁ …(17) となり、やはり共に上記（１４）式で表現される。

【００９５】以上により、ｇ₀ ＝３とした場合には、図
７に示す回路構成により、初段加算器を排除しながら
も、入力Ｘ_(Z) とフィードバック量±ｇ₀ ・ＦＳとが自
動的に加算されて、初段累算器（初段の累算レジスタ）
に入力されていることが理解できる。

【００９６】以上説明した構成は、ｇ₀ ＝４以上の場合
にも当然同様な手法により拡張していけることは明らか
である。その手法の要部の１つとしては、ｇ₀ ＝ｎにお
いて、ｎが偶数のときには入力Ｘ_(Z) のサインビットｘ
₁₆をそのままＤ１６へ入力させ、ｎが奇数のときにはそ
のサインビットの反転ｘ₁₆がＤ１７へ入力させることで
ある。いずれにしても、本実施例によれば、１９ビット
の初段加算器を排除できることにより、回路規模が大い
に削減できること、また最も演算遅延が大きい経路の遅
延を減ずることができ、これにより特に高速動作を要求
される第２の実施例のような複数チャンネルのディジタ
ルΔΣ変調器を実現する上でその効果が絶大であると期
待できる。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
乗算器が不要で回路規模が小さく、高速動作や多チャン
ネルタイムシェア使用の可能な高次のディジタルΔΣ変
調器を実現でき、しかも再量子化出力を従来よりも低速
の１ビットデータにすることが可能であるので、このΔ
Σ変調器の出力をＤ／Ａ変換するアナログ回路の量産化
を容易にし、アナログ特性を向上させるのに貢献できる
という効果が得られる。

【００９８】また、本発明によれば同一の演算回路をチ
ャンネル毎に時分割で利用することで、回路規模の小さ
な多チャンネル用のディジタルΔΣ変調器を提供できる
という効果がある。

【図面の簡単な説明】

【図１】アナログ素子で構成した従来の４次１ビットΔ
Σ変調器の構成を示すブロック図である。

【図２】本発明の第１の実施例の構成を示し、フィード
フォワード・パスの重み係数ａ₁ 〜ａ₄ を２のべき乗に
設定してブロック間配線のビットシフトにて各係数の乗
算を実現させた場合の４次１ビット量子化のディジタル
ΔΣ変調器の構成を示すブロック図である。

【図３】図２におけるブロック間配線によるビットシフ
トの詳細を示すブロック図である。

【図４】本発明の第２の実施例の２チャンネル・タイム
シェア型のディジタルΔΣ変調器の構成を示すブロック
図である。

【図５】図４の初段設定および異常時リセット回路を２
チャンネル用ディジタルΔΣ変調器の累算レジスタ間に
配置させた場合の詳細な構成例を示す回路図である。

【図６】本発明の第３の実施例において、フィードバッ
ク・ゲインｇ₀ が２の場合における初段累算用加算器に
おける入力Ｘ_(Z) とフィードバック−ｇ₀ Ｙ_(Z) との加
算回路の構成を示す回路図である。

【図７】同じく、ｇ₀ が３の場合の構成を示す回路図で
ある。

【符号の説明】

１〜４積分器５〜８，２５〜２８，３３フィードフォワード・パス１０，１４，１５，２９ａ〜２９ｃ，３７加算器１１１ビット量子化器１３ゲイン設定器２１〜２４，３５，３６累算器２９加算量子化器３０インバータ３４初段加算器４０クロック供給回路４１〜４５，６２第１のシフトレジスタＲＥＧ１４６〜５０，６３第２のシフトレジスタＲＥＧ２５１〜５４，６４初期設定・異常時リセット回路６１累算用加算器

Claims

【特許請求の範囲】

【請求項１】多ビットの入力ディジタル信号Ｘ_(Z) を
累算する縦続接続された複数ｍ個の累算手段と、該ｍ個の累算手段から出力される累算結果に対して各々
のａ₁ 〜ａ_m の重み係数を乗じて、その乗算結果の総和
をとるフィードフォワード加算手段と、該フィードフォワード加算手段の加算結果を所定の判定
基準に基づいて、前記入力ディジタル信号Ｘ_(Z) よりも
ビット数の少ないディジタル出力Ｙ_(Z) に再量子化する
再量子化手段と、該再量子化手段の再量子化値Ｙ_(Z) に応じた所定のフィ
ードバック値を前記入力ディジタル信号Ｘ_(Z) と共に前
記ｍ個の累算手段の内の初段の累算手段に入力するフィ
ードバック手段とを有し、かつ前記フィードフォワード加算手段は前記ａ₁ 〜ａ_m
の重み係数を２のべき乗とし、該重み係数の乗算をビッ
トシフトで実現していることを特徴とするディジタルΔ
Σ変調器。
【請求項２】前記ｍ個の累算手段は複数ｎチャンネル
の入力ディジタル信号Ｘ_1(Z)〜Ｘ_n(Z)をチャンネル順に
順次入力可能とし、各々の該累算手段は１個の多ビット
加算器とｎワードのシフトレジスタとを有して、該ｎワ
ードのシフトレジスタの内の第１ワード目に該多ビット
加算器の出力が入力され、第ｎワード目の出力が当該多
ビット加算器の累算用データとしてフィードバックさ
れ、かつ前記再量子化手段からは、各チャンネルの出力レー
トのｎ倍の動作の動作レートで全ての演算が実施された
結果として、再量子化値Ｙ_1(Z)〜Ｙ_n(Z)が順次出力され
ることを特徴とする請求項１に記載のディジタルΔΣ変
調器。
【請求項３】前記ｎワードのシフトレジスタの第１ワ
ード目から第ｎワード目までのシフト転送間に、初期設
定手段もしくは異常時リセット手段のいずれか一方また
は両者を配接したことを特徴とする請求項２に記載のデ
ィジタルΔΣ変調器。
【請求項４】前記再量子化手段の再量子化値Ｙ_(Z) 、
またはＹ_1(Z)〜Ｙ_n(Z)の各々が１ビットデータであり、前記初段の累算手段への前記所定のフィードバック値が
前記入力ディジタル信号Ｘ_(Z) 、またはＸ_1(Z)〜Ｘ_n(Z)
の最大値の整数倍であり、かつ該フィードバック値と該入力ディジタル信号Ｘ
_(Z) 、またはＸ_1(Z)〜Ｘ_n(Z)との加算を前記初段の累算
手段内の累算用加算器を用いて実現していることを特徴
とする請求項１ないし３のいずれかに記載のディジタル
ΔΣ変調器。