JPH07230688A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH07230688A JPH07230688A JP6020173A JP2017394A JPH07230688A JP H07230688 A JPH07230688 A JP H07230688A JP 6020173 A JP6020173 A JP 6020173A JP 2017394 A JP2017394 A JP 2017394A JP H07230688 A JPH07230688 A JP H07230688A
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Abstract
(57)【要約】
【目的】外部から供給される制御信号及びアドレス信号
を外部から供給されるクロック信号に同期させて取り込
む同期型半導体記憶装置、例えば、ＳＤＲＡＭに関し、
入力回路部の消費電力の低減化を図る。 【構成】チップセレクト信号／ＣＳ＝Ｈレベルの場合に
は、差動増幅回路活性化信号φE＝Ｌレベルとし、入力
回路２０3〜２０mの初段回路をなす差動増幅回路を非活
性状態とし、チップセレクト信号／ＣＳ＝Ｌレベルとさ
れる場合だけ、差動増幅回路活性化信号φE＝Ｈレベル
とし、入力回路２０3〜２０mの初段回路をなす差動増幅
回路を活性状態とし、入力回路２０3〜２０mの初段回路
をなす差動増幅回路が常時、活性状態とならないように
する。
を外部から供給されるクロック信号に同期させて取り込
む同期型半導体記憶装置、例えば、ＳＤＲＡＭに関し、
入力回路部の消費電力の低減化を図る。 【構成】チップセレクト信号／ＣＳ＝Ｈレベルの場合に
は、差動増幅回路活性化信号φE＝Ｌレベルとし、入力
回路２０3〜２０mの初段回路をなす差動増幅回路を非活
性状態とし、チップセレクト信号／ＣＳ＝Ｌレベルとさ
れる場合だけ、差動増幅回路活性化信号φE＝Ｈレベル
とし、入力回路２０3〜２０mの初段回路をなす差動増幅
回路を活性状態とし、入力回路２０3〜２０mの初段回路
をなす差動増幅回路が常時、活性状態とならないように
する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から供給される制
御信号及びアドレス信号を外部から供給されるクロック
信号に同期させて取り込む同期型半導体記憶装置に関す
る。
御信号及びアドレス信号を外部から供給されるクロック
信号に同期させて取り込む同期型半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、同期型半導体記憶装置として、た
とえば、ＳＤＲＡＭ（ＳynchronousＤynamic Ｒandom
Ａccess Ｍemory）が知られており、図１１は、その一
部分を示している。
とえば、ＳＤＲＡＭ（ＳynchronousＤynamic Ｒandom
Ａccess Ｍemory）が知られており、図１１は、その一
部分を示している。
【０００３】図１１中、１1〜１7、１m、１m+1は外部端
子（外部端子１8〜１m-1は図示を省略）であり、１1は
クロック信号ＣＬＫが供給されるクロック信号入力端
子、１2はチップ・セレクト信号／ＣＳが供給されるチ
ップ・セレクト信号入力端子である。
子（外部端子１8〜１m-1は図示を省略）であり、１1は
クロック信号ＣＬＫが供給されるクロック信号入力端
子、１2はチップ・セレクト信号／ＣＳが供給されるチ
ップ・セレクト信号入力端子である。
【０００４】また、１3はロウアドレス・ストローブ信
号／ＲＡＳが供給されるロウアドレス・ストローブ信号
入力端子、１4はコラムアドレス・ストローブ信号／Ｃ
ＡＳが入力されるコラムアドレス・ストローブ信号入力
端子である。
号／ＲＡＳが供給されるロウアドレス・ストローブ信号
入力端子、１4はコラムアドレス・ストローブ信号／Ｃ
ＡＳが入力されるコラムアドレス・ストローブ信号入力
端子である。
【０００５】また、１5はライト・イネーブル信号／Ｗ
Ｅが供給されるライト・イネーブル信号入力端子、１6
は出力マスク信号ＤＱＭが供給される出力マスク信号入
力端子である。
Ｅが供給されるライト・イネーブル信号入力端子、１6
は出力マスク信号ＤＱＭが供給される出力マスク信号入
力端子である。
【０００６】また、１7は最上位ビットのアドレス信号
Ａnが供給されるアドレス信号入力端子、１mは最下位ビ
ットのアドレス信号Ａ1が供給されるアドレス信号入力
端子、１m+1は基準電圧ＶＲＥＦ、例えば、１.５Ｖが供
給される基準電圧入力端子である。
Ａnが供給されるアドレス信号入力端子、１mは最下位ビ
ットのアドレス信号Ａ1が供給されるアドレス信号入力
端子、１m+1は基準電圧ＶＲＥＦ、例えば、１.５Ｖが供
給される基準電圧入力端子である。
【０００７】また、２1〜２7、２mは入力回路（入力回
路２8〜２m-1は図示を省略）、３1〜３6、３m-1は入力
回路２2〜２mから出力される信号を入力回路２1から出
力されるクロック信号ＣＬＫの立ち上がりエッジに同期
させてラッチするラッチ回路（ラッチ回路３7〜３m-2は
図示を省略）である。
路２8〜２m-1は図示を省略）、３1〜３6、３m-1は入力
回路２2〜２mから出力される信号を入力回路２1から出
力されるクロック信号ＣＬＫの立ち上がりエッジに同期
させてラッチするラッチ回路（ラッチ回路３7〜３m-2は
図示を省略）である。
【０００８】ここに、入力回路２1〜２mは同一の回路構
成とされており、入力回路２1を代表して示せば、図１
２に示すように構成されている。
成とされており、入力回路２1を代表して示せば、図１
２に示すように構成されている。
【０００９】図１２中、４は差動増幅回路であり、５は
電源電圧ＶＣＣ、たとえば、３Ｖを供給するＶＣＣ電源
線である。
電源電圧ＶＣＣ、たとえば、３Ｖを供給するＶＣＣ電源
線である。
【００１０】また、６、７は負荷をなすカレント・ミラ
ー回路を構成するエンハンスメント形のｐＭＯＳトラン
ジスタ、８、９は駆動トランジスタをなすエンハンスメ
ント形のｎＭＯＳトランジスタである。
ー回路を構成するエンハンスメント形のｐＭＯＳトラン
ジスタ、８、９は駆動トランジスタをなすエンハンスメ
ント形のｎＭＯＳトランジスタである。
【００１１】また、１０は抵抗素子として機能するエン
ハンスメント形のｎＭＯＳトランジスタ、１１〜１３は
波形整形用のインバータ（反転回路）であり、インバー
タ１３の出力端は、ラッチ回路３1〜３m-1のクロック信
号入力端に接続されている。
ハンスメント形のｎＭＯＳトランジスタ、１１〜１３は
波形整形用のインバータ（反転回路）であり、インバー
タ１３の出力端は、ラッチ回路３1〜３m-1のクロック信
号入力端に接続されている。
【００１２】この入力回路２1においては、クロック信
号ＣＬＫ＝高レベル（以下、Ｈレベルという）の場合に
は、ｎＭＯＳトランジスタ８＝導通（以下、ＯＮとい
う）、ｎＭＯＳトランジスタ９＝非導通（以下、ＯＦＦ
という）となり、ノード１４の電圧＝低レベル（以下、
Ｌレベルという）となる。
号ＣＬＫ＝高レベル（以下、Ｈレベルという）の場合に
は、ｎＭＯＳトランジスタ８＝導通（以下、ＯＮとい
う）、ｎＭＯＳトランジスタ９＝非導通（以下、ＯＦＦ
という）となり、ノード１４の電圧＝低レベル（以下、
Ｌレベルという）となる。
【００１３】この結果、インバータ１１の出力＝Ｈレベ
ル、インバータ１２の出力＝Ｌレベル、インバータ１３
の出力＝Ｈレベルとなり、これがラッチ回路３1〜３m-1
のクロック信号入力端に供給される。
ル、インバータ１２の出力＝Ｌレベル、インバータ１３
の出力＝Ｈレベルとなり、これがラッチ回路３1〜３m-1
のクロック信号入力端に供給される。
【００１４】これに対して、クロック信号ＣＬＫ＝Ｌレ
ベルの場合には、ｎＭＯＳトランジスタ８＝ＯＦＦ、ｎ
ＭＯＳトランジスタ９＝ＯＮとなり、ノード１４の電圧
＝Ｈレベルとなる。
ベルの場合には、ｎＭＯＳトランジスタ８＝ＯＦＦ、ｎ
ＭＯＳトランジスタ９＝ＯＮとなり、ノード１４の電圧
＝Ｈレベルとなる。
【００１５】この結果、インバータ１１の出力＝Ｌレベ
ル、インバータ１２の出力＝Ｈレベル、インバータ１３
の出力＝Ｌレベルとなり、これがラッチ回路３1〜３m-1
のクロック信号入力端に供給される。
ル、インバータ１２の出力＝Ｈレベル、インバータ１３
の出力＝Ｌレベルとなり、これがラッチ回路３1〜３m-1
のクロック信号入力端に供給される。
【００１６】
【発明が解決しようとする課題】この入力回路２1の初
段回路をなす差動増幅回路４においては、抵抗素子とし
て機能するｎＭＯＳトランジスタ１０のゲートはＶＣＣ
電源線５に接続されているので、ｎＭＯＳトランジスタ
１０は常にＯＮ状態となり、差動増幅回路４には常に電
流が流れてしまう。
段回路をなす差動増幅回路４においては、抵抗素子とし
て機能するｎＭＯＳトランジスタ１０のゲートはＶＣＣ
電源線５に接続されているので、ｎＭＯＳトランジスタ
１０は常にＯＮ状態となり、差動増幅回路４には常に電
流が流れてしまう。
【００１７】また、前述したように、入力回路２1〜２m
は同一の回路構成とされており、入力回路２2〜２mも、
差動増幅回路４と同一の回路構成の差動増幅回路を初段
回路として設けており、これら差動増幅回路において
も、常に電流が流れてしまう。
は同一の回路構成とされており、入力回路２2〜２mも、
差動増幅回路４と同一の回路構成の差動増幅回路を初段
回路として設けており、これら差動増幅回路において
も、常に電流が流れてしまう。
【００１８】このように、図１１にその一部分を示す従
来のＳＤＲＡＭにおいては、入力回路２1〜２mの初段回
路をなす差動増幅回路に常に電流が流れてしまうため、
消費電力が大きく、これが問題となっていた。
来のＳＤＲＡＭにおいては、入力回路２1〜２mの初段回
路をなす差動増幅回路に常に電流が流れてしまうため、
消費電力が大きく、これが問題となっていた。
【００１９】本発明は、かかる点に鑑み、外部から供給
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置であって、入力回路部の消費電力の低減化を図ること
ができるようにした同期型半導体記憶装置を提供するこ
とを目的とする。
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置であって、入力回路部の消費電力の低減化を図ること
ができるようにした同期型半導体記憶装置を提供するこ
とを目的とする。
【００２０】
【課題を解決するための手段】本発明中、第１の発明
は、外部から供給される制御信号のうち、チップの選択
を指示するチップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応させて、差動増
幅回路活性化信号により活性、非活性が制御される差動
増幅回路を初段回路とする入力回路を設けると共に、差
動増幅回路活性化信号として、チップ・セレクト信号の
レベル変化に対応してレベル変化し、チップ・セレクト
信号が活性レベルに変化した場合には活性レベルに変化
する差動増幅回路活性化信号を出力する差動増幅回路活
性化回路を設けて構成される。
は、外部から供給される制御信号のうち、チップの選択
を指示するチップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応させて、差動増
幅回路活性化信号により活性、非活性が制御される差動
増幅回路を初段回路とする入力回路を設けると共に、差
動増幅回路活性化信号として、チップ・セレクト信号の
レベル変化に対応してレベル変化し、チップ・セレクト
信号が活性レベルに変化した場合には活性レベルに変化
する差動増幅回路活性化信号を出力する差動増幅回路活
性化回路を設けて構成される。
【００２１】本発明中、第２の発明は、外部から供給さ
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、チップ・セレクト信号のレベル変化に対応し
てレベル変化し、チップ・セレクト信号が活性レベルに
変化した場合には、活性レベルに変化する差動増幅回路
活性化信号を出力するか、又は、活性レベルにある差動
増幅回路活性化信号を出力するように設定される差動増
幅回路活性化回路を設けて構成される。
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、チップ・セレクト信号のレベル変化に対応し
てレベル変化し、チップ・セレクト信号が活性レベルに
変化した場合には、活性レベルに変化する差動増幅回路
活性化信号を出力するか、又は、活性レベルにある差動
増幅回路活性化信号を出力するように設定される差動増
幅回路活性化回路を設けて構成される。
【００２２】本発明中、第３の発明は、外部から供給さ
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、メモリセル領域の活性化を指示するアクティ
ブ・コマンドが取り込まれるまでは、チップ・セレクト
信号のレベル変化に対応してレベル変化し、チップ・セ
レクト信号が活性レベルに変化した場合には活性レベル
に変化する差動増幅回路活性化信号を出力し、アクティ
ブ・コマンドが取り込まれた後、プリチャージを指示す
るプリチャージ・コマンドが取り込まれるまでは、活性
レベルにある差動増幅回路活性化信号を出力する差動増
幅回路活性化回路を設けて構成される。
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、メモリセル領域の活性化を指示するアクティ
ブ・コマンドが取り込まれるまでは、チップ・セレクト
信号のレベル変化に対応してレベル変化し、チップ・セ
レクト信号が活性レベルに変化した場合には活性レベル
に変化する差動増幅回路活性化信号を出力し、アクティ
ブ・コマンドが取り込まれた後、プリチャージを指示す
るプリチャージ・コマンドが取り込まれるまでは、活性
レベルにある差動増幅回路活性化信号を出力する差動増
幅回路活性化回路を設けて構成される。
【００２３】
【作用】本発明中、第１の発明においては、チップ・セ
レクト信号以外の制御信号及びアドレス信号の各ビット
のそれぞれに対応して設けられている入力回路の初段回
路をなす差動増幅回路は、差動増幅回路活性化回路から
供給される差動増幅回路活性化信号により活性、非活性
が制御される。
レクト信号以外の制御信号及びアドレス信号の各ビット
のそれぞれに対応して設けられている入力回路の初段回
路をなす差動増幅回路は、差動増幅回路活性化回路から
供給される差動増幅回路活性化信号により活性、非活性
が制御される。
【００２４】そして、差動増幅回路活性化回路は、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力する。
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力する。
【００２５】したがって、チップ・セレクト信号以外の
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、チップ・セレクト信号が活性レベルにある時間
と同一ないし略同一の時間だけ、活性状態とされる。
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、チップ・セレクト信号が活性レベルにある時間
と同一ないし略同一の時間だけ、活性状態とされる。
【００２６】このように、第１の発明によれば、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、常時、活性状態とされる
ことはないので、入力回路部の消費電力の低減化を図る
ことができる。
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、常時、活性状態とされる
ことはないので、入力回路部の消費電力の低減化を図る
ことができる。
【００２７】本発明中、第２の発明においても、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。
【００２８】そして、差動増幅回路活性化回路は、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力するか、又は、活性レ
ベルにある差動増幅回路活性化信号を出力するように設
定される。
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力するか、又は、活性レ
ベルにある差動増幅回路活性化信号を出力するように設
定される。
【００２９】ここに、差動増幅回路活性化信号として、
チップ・セレクト信号のレベル変化に対応してレベル変
化し、チップ・セレクト信号が活性レベルに変化した場
合には、活性レベルに変化する差動増幅回路活性化信号
を出力するように、差動増幅回路活性化回路を設定する
場合には、チップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応して設けられて
いる入力回路の初段回路をなす差動増幅回路は、第１の
発明の場合と同様に、チップ・セレクト信号が活性レベ
ルにある時間と同一ないし略同一の時間だけ、活性状態
とされる。
チップ・セレクト信号のレベル変化に対応してレベル変
化し、チップ・セレクト信号が活性レベルに変化した場
合には、活性レベルに変化する差動増幅回路活性化信号
を出力するように、差動増幅回路活性化回路を設定する
場合には、チップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応して設けられて
いる入力回路の初段回路をなす差動増幅回路は、第１の
発明の場合と同様に、チップ・セレクト信号が活性レベ
ルにある時間と同一ないし略同一の時間だけ、活性状態
とされる。
【００３０】これに対して、差動増幅回路活性化信号と
して、活性レベルにある差動増幅回路活性化信号を出力
するように、差動増幅回路活性化回路を設定する場合に
は、チップ・セレクト信号以外の制御信号及びアドレス
信号の各ビットのそれぞれに対応して設けられている入
力回路の初段回路をなす差動増幅回路は、常時、活性状
態とされ、従来例の場合と同様に動作する。
して、活性レベルにある差動増幅回路活性化信号を出力
するように、差動増幅回路活性化回路を設定する場合に
は、チップ・セレクト信号以外の制御信号及びアドレス
信号の各ビットのそれぞれに対応して設けられている入
力回路の初段回路をなす差動増幅回路は、常時、活性状
態とされ、従来例の場合と同様に動作する。
【００３１】したがって、第２の発明においては、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には、活性レベルに変化
する差動増幅回路活性化信号を出力するように、差動増
幅回路活性化回路を設定する場合には、チップ・セレク
ト信号以外の制御信号及びアドレス信号の各ビットのそ
れぞれに対応して設けられている入力回路の初段回路を
なす差動増幅回路は、常時、活性状態とされることはな
いので、入力回路部の消費電力の低減化を図ることがで
きる。
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には、活性レベルに変化
する差動増幅回路活性化信号を出力するように、差動増
幅回路活性化回路を設定する場合には、チップ・セレク
ト信号以外の制御信号及びアドレス信号の各ビットのそ
れぞれに対応して設けられている入力回路の初段回路を
なす差動増幅回路は、常時、活性状態とされることはな
いので、入力回路部の消費電力の低減化を図ることがで
きる。
【００３２】本発明中、第３の発明においても、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。
【００３３】そして、差動増幅回路活性化回路は、アク
ティブ・コマンドが取り込まれるまでは、チップ・セレ
クト信号のレベル変化に対応してレベル変化し、チップ
・セレクト信号が活性レベルに変化した場合には活性レ
ベルに変化する差動増幅回路活性化信号を出力し、アク
ティブ・コマンドが取り込まれた後、プリチャージを指
示するプリチャージ・コマンドが取り込まれるまでは、
活性レベルにある差動増幅回路活性化信号を出力する。
ティブ・コマンドが取り込まれるまでは、チップ・セレ
クト信号のレベル変化に対応してレベル変化し、チップ
・セレクト信号が活性レベルに変化した場合には活性レ
ベルに変化する差動増幅回路活性化信号を出力し、アク
ティブ・コマンドが取り込まれた後、プリチャージを指
示するプリチャージ・コマンドが取り込まれるまでは、
活性レベルにある差動増幅回路活性化信号を出力する。
【００３４】したがって、チップ・セレクト信号以外の
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、アクティブ・コマンドが入力されるに際して、
チップ・セレクト信号が活性レベルになってから、プリ
チャージ・コマンドが取り込まれるまで、活性状態とさ
れ、それ以外の期間は非活性状態とされる。
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、アクティブ・コマンドが入力されるに際して、
チップ・セレクト信号が活性レベルになってから、プリ
チャージ・コマンドが取り込まれるまで、活性状態とさ
れ、それ以外の期間は非活性状態とされる。
【００３５】このように、第３の発明によっても、チッ
プ・セレクト信号以外の制御信号及びアドレス信号の各
ビットのそれぞれに対応して設けられている入力回路の
初段回路をなす差動増幅回路は、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。
プ・セレクト信号以外の制御信号及びアドレス信号の各
ビットのそれぞれに対応して設けられている入力回路の
初段回路をなす差動増幅回路は、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。
【００３６】
【実施例】以下、図１〜図１０を参照して、本発明の第
１実施例〜第４実施例について、本発明をＳＤＲＡＭに
適用した場合を例にして説明する。なお、図１、図４、
図５において、図１１に対応する部分には同一符号を付
し、その重複説明は省略する。
１実施例〜第４実施例について、本発明をＳＤＲＡＭに
適用した場合を例にして説明する。なお、図１、図４、
図５において、図１１に対応する部分には同一符号を付
し、その重複説明は省略する。
【００３７】第１実施例・・図１〜図３ 図１は本発明の第１実施例の一部分を示す回路図であ
り、本実施例においては、チップ・セレクト信号／ＣＳ
用の入力回路２2から出力されるチップ・セレクト信号
／ＣＳを反転してなる信号を差動増幅回路活性化信号φ
Eとして出力するインバータ１９が設けられている。
り、本実施例においては、チップ・セレクト信号／ＣＳ
用の入力回路２2から出力されるチップ・セレクト信号
／ＣＳを反転してなる信号を差動増幅回路活性化信号φ
Eとして出力するインバータ１９が設けられている。
【００３８】また、チップ・セレクト信号／ＣＳ以外の
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａn〜Ａ1用の入力回路として、図１１に示す入
力回路２3〜２mの代わりに、インバータ１９から出力さ
れる差動増幅回路活性化信号φEにより活性、非活性が
制御される入力回路２０3〜２０mが設けられている。
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａn〜Ａ1用の入力回路として、図１１に示す入
力回路２3〜２mの代わりに、インバータ１９から出力さ
れる差動増幅回路活性化信号φEにより活性、非活性が
制御される入力回路２０3〜２０mが設けられている。
【００３９】その他の部分については、図１１に示す従
来のＳＤＲＡＭと同様に構成されている。
来のＳＤＲＡＭと同様に構成されている。
【００４０】入力回路２０3〜２０mは同一の回路構成と
されており、入力回路２０3を代表して示せば、図２に
示すように構成されている。
されており、入力回路２０3を代表して示せば、図２に
示すように構成されている。
【００４１】図２中、２１は差動増幅回路であり、２２
はＶＣＣ電源線、２３、２４は負荷をなすカレント・ミ
ラー回路を構成するエンハンスメント形のｐＭＯＳトラ
ンジスタである。
はＶＣＣ電源線、２３、２４は負荷をなすカレント・ミ
ラー回路を構成するエンハンスメント形のｐＭＯＳトラ
ンジスタである。
【００４２】また、２５、２６は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタ、２７は
抵抗素子として機能するエンハンスメント形のｎＭＯＳ
トランジスタである。
すエンハンスメント形のｎＭＯＳトランジスタ、２７は
抵抗素子として機能するエンハンスメント形のｎＭＯＳ
トランジスタである。
【００４３】このｎＭＯＳトランジスタ２７のゲート
は、インバータ１９の出力端に接続されており、差動増
幅回路活性化信号φEによってＯＮ、ＯＦＦが制御され
るように構成されている。
は、インバータ１９の出力端に接続されており、差動増
幅回路活性化信号φEによってＯＮ、ＯＦＦが制御され
るように構成されている。
【００４４】また、２８〜３０は波形整形用のインバー
タであり、インバータ３０の出力端は、ラッチ回路３2
のロウアドレス・ストローブ信号入力端に接続されてい
る。
タであり、インバータ３０の出力端は、ラッチ回路３2
のロウアドレス・ストローブ信号入力端に接続されてい
る。
【００４５】この入力回路２０3においては、差動増幅
回路活性化信号φE＝Ｌレベルとされる場合には、ｎＭ
ＯＳトランジスタ２７＝ＯＦＦ状態となり、差動増幅回
路２１は非活性状態とされる。
回路活性化信号φE＝Ｌレベルとされる場合には、ｎＭ
ＯＳトランジスタ２７＝ＯＦＦ状態となり、差動増幅回
路２１は非活性状態とされる。
【００４６】これに対して、差動増幅回路活性化信号φ
E＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ
２７＝ＯＮ状態となり、差動増幅回路２１は活性状態と
される。
E＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ
２７＝ＯＮ状態となり、差動増幅回路２１は活性状態と
される。
【００４７】この場合において、ロウアドレス・ストロ
ーブ信号／ＲＡＳ＝Ｈレベルの場合には、ｎＭＯＳトラ
ンジスタ２５＝ＯＮ、ｎＭＯＳトランジスタ２６＝ＯＦ
Ｆとなり、ノード３１の電圧＝Ｌレベルとなる。
ーブ信号／ＲＡＳ＝Ｈレベルの場合には、ｎＭＯＳトラ
ンジスタ２５＝ＯＮ、ｎＭＯＳトランジスタ２６＝ＯＦ
Ｆとなり、ノード３１の電圧＝Ｌレベルとなる。
【００４８】この結果、インバータ２８の出力＝Ｈレベ
ル、インバータ２９の出力＝Ｌレベル、インバータ３０
の出力＝Ｈレベルとなり、これがラッチ回路３2のロウ
アドレス・ストローブ信号入力端に供給される。
ル、インバータ２９の出力＝Ｌレベル、インバータ３０
の出力＝Ｈレベルとなり、これがラッチ回路３2のロウ
アドレス・ストローブ信号入力端に供給される。
【００４９】これに対して、ロウアドレス・ストローブ
信号／ＲＡＳ＝Ｌレベルの場合には、ｎＭＯＳトランジ
スタ２５＝ＯＦＦ、ｎＭＯＳトランジスタ２６＝ＯＮと
なり、ノード３１の電圧＝Ｈレベルとなる。
信号／ＲＡＳ＝Ｌレベルの場合には、ｎＭＯＳトランジ
スタ２５＝ＯＦＦ、ｎＭＯＳトランジスタ２６＝ＯＮと
なり、ノード３１の電圧＝Ｈレベルとなる。
【００５０】この結果、インバータ２８の出力＝Ｌレベ
ル、インバータ２９の出力＝Ｈレベル、インバータ３０
の出力＝Ｌレベルとなり、これがラッチ回路３2のロウ
アドレス・ストローブ信号入力端に供給される。
ル、インバータ２９の出力＝Ｈレベル、インバータ３０
の出力＝Ｌレベルとなり、これがラッチ回路３2のロウ
アドレス・ストローブ信号入力端に供給される。
【００５１】このように構成された本実施例において
は、外部から供給されるチップ・セレクト信号／ＣＳ＝
Ｈレベルの場合には、入力回路２2から出力されるチッ
プ・セレクト信号／ＣＳ＝Ｈレベル、差動増幅回路活性
化信号φE＝Ｌレベルとなり、入力回路２０3〜２０mの
初段回路をなす差動増幅回路は非活性状態とされる。
は、外部から供給されるチップ・セレクト信号／ＣＳ＝
Ｈレベルの場合には、入力回路２2から出力されるチッ
プ・セレクト信号／ＣＳ＝Ｈレベル、差動増幅回路活性
化信号φE＝Ｌレベルとなり、入力回路２０3〜２０mの
初段回路をなす差動増幅回路は非活性状態とされる。
【００５２】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φE＝Ｈレベルと
なり、入力回路２０3〜２０mの初段回路をなす差動増幅
回路は活性状態とされる。
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φE＝Ｈレベルと
なり、入力回路２０3〜２０mの初段回路をなす差動増幅
回路は活性状態とされる。
【００５３】ここに、チップ・セレクト信号／ＣＳがＨ
レベルからＬレベルに変化した場合、差動増幅回路活性
化信号φEは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、チップ・セレクト信号／ＣＳの入力
タイミングは、これを考慮して決定しなければならな
い。
レベルからＬレベルに変化した場合、差動増幅回路活性
化信号φEは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、チップ・セレクト信号／ＣＳの入力
タイミングは、これを考慮して決定しなければならな
い。
【００５４】図３は、このチップ・セレクト信号／ＣＳ
の入力タイミングを説明するための波形図であり、図３
Ａはクロック信号ＣＬＫ、図３Ｂはチップ・セレクト信
号／ＣＳ、図３Ｃはチップ・セレクト信号／ＣＳ以外の
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａn〜Ａ1を示している。
の入力タイミングを説明するための波形図であり、図３
Ａはクロック信号ＣＬＫ、図３Ｂはチップ・セレクト信
号／ＣＳ、図３Ｃはチップ・セレクト信号／ＣＳ以外の
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａn〜Ａ1を示している。
【００５５】即ち、本実施例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をｔ
SETUP（例えば、２ｎｓ）とすれば、チップ・セレクト
信号／ＣＳのセット・アップ時間ｔSETUP-CSは、チップ
・セレクト信号／ＣＳがＨレベルからＬレベルに変化し
た後、入力回路２０3〜２０mの初段をなす差動増幅回路
が活性状態となるまでの時間を考慮して、セット・アッ
プ時間ｔSETUPより長い時間となるように設定される必
要がある。
アドレス信号に要求されるセット・アップ時間をｔ
SETUP（例えば、２ｎｓ）とすれば、チップ・セレクト
信号／ＣＳのセット・アップ時間ｔSETUP-CSは、チップ
・セレクト信号／ＣＳがＨレベルからＬレベルに変化し
た後、入力回路２０3〜２０mの初段をなす差動増幅回路
が活性状態となるまでの時間を考慮して、セット・アッ
プ時間ｔSETUPより長い時間となるように設定される必
要がある。
【００５６】なお、図３において、ｔHOLDはホールド時
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔHOLDで足りる。
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔHOLDで足りる。
【００５７】以上のように、本実施例によれば、入力回
路２０3〜２０mは、チップ・セレクト信号／ＣＳがＬレ
ベルとされてから所定の遅延時間を経過した後、チップ
・セレクト信号／ＣＳがＨレベルとされてから所定の遅
延時間を経過するまでの期間のみ、活性状態とされ、そ
れ以外の期間は、非活性状態とされ、常時、活性状態と
されることはないので、入力回路部の消費電力の低減化
を図ることができる。
路２０3〜２０mは、チップ・セレクト信号／ＣＳがＬレ
ベルとされてから所定の遅延時間を経過した後、チップ
・セレクト信号／ＣＳがＨレベルとされてから所定の遅
延時間を経過するまでの期間のみ、活性状態とされ、そ
れ以外の期間は、非活性状態とされ、常時、活性状態と
されることはないので、入力回路部の消費電力の低減化
を図ることができる。
【００５８】第２実施例・・図４ 図４は本発明の第２実施例の一部分を示す回路図であ
り、本実施例は、第１実施例が設けているインバータ１
９からなる差動増幅回路活性化回路の代わりに、回路構
成の異なる差動増幅回路活性化回路３３を設け、その他
については、第１実施例と同様に構成したものである。
り、本実施例は、第１実施例が設けているインバータ１
９からなる差動増幅回路活性化回路の代わりに、回路構
成の異なる差動増幅回路活性化回路３３を設け、その他
については、第１実施例と同様に構成したものである。
【００５９】差動増幅回路活性化回路３３において、３
４はチップ・セレクト信号／ＣＳ用の入力回路２2から
出力されるチップ・セレクト信号／ＣＳを反転するイン
バータである。
４はチップ・セレクト信号／ＣＳ用の入力回路２2から
出力されるチップ・セレクト信号／ＣＳを反転するイン
バータである。
【００６０】また、３５は制御信号及びアドレス信号か
らなるコマンド信号によってＨレベル又はＬレベルを記
憶し、Ｈレベル信号又はＬレベル信号を出力するように
設定される１ビット記憶回路である。
らなるコマンド信号によってＨレベル又はＬレベルを記
憶し、Ｈレベル信号又はＬレベル信号を出力するように
設定される１ビット記憶回路である。
【００６１】また、３６はインバータ３４の出力と１ビ
ット記憶回路３５の出力とをＯＲ処理（論理和処理）し
てなる差動増幅回路活性化信号φEを出力するＯＲ回路
（論理和回路）である。
ット記憶回路３５の出力とをＯＲ処理（論理和処理）し
てなる差動増幅回路活性化信号φEを出力するＯＲ回路
（論理和回路）である。
【００６２】ここに、１ビット記憶回路３５の出力＝Ｌ
レベルとされる場合には、インバータ３４の出力が差動
増幅回路活性化信号φEとして入力回路２０3〜２０mの
初段回路をなす差動増幅回路に供給される。
レベルとされる場合には、インバータ３４の出力が差動
増幅回路活性化信号φEとして入力回路２０3〜２０mの
初段回路をなす差動増幅回路に供給される。
【００６３】したがって、この場合において、外部から
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合には、入力回路２2から出力されるチップ・セレクト
信号／ＣＳ＝Ｈレベル、インバータ３４の出力＝Ｌレベ
ル、差動増幅回路活性化信号φE＝Ｌレベルとなり、入
力回路２０3〜２０mの初段回路をなす差動増幅回路は非
活性状態とされる。
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合には、入力回路２2から出力されるチップ・セレクト
信号／ＣＳ＝Ｈレベル、インバータ３４の出力＝Ｌレベ
ル、差動増幅回路活性化信号φE＝Ｌレベルとなり、入
力回路２０3〜２０mの初段回路をなす差動増幅回路は非
活性状態とされる。
【００６４】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、インバータ３４の出力＝Ｈレベル、差動増
幅回路活性化信号φE＝Ｈレベルとなり、入力回路２０3
〜２０mの初段回路をなす差動増幅回路は活性状態とさ
れる。
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、インバータ３４の出力＝Ｈレベル、差動増
幅回路活性化信号φE＝Ｈレベルとなり、入力回路２０3
〜２０mの初段回路をなす差動増幅回路は活性状態とさ
れる。
【００６５】即ち、１ビット記憶回路３５の出力＝Ｌレ
ベルとされる場合には、本実施例は、図１に示す第１実
施例と同様に動作し、入力回路２０3〜２０mの初段回路
をなす差動増幅回路は、チップ・セレクト信号／ＣＳが
Ｌレベルとされてから所定の遅延時間を経過した後、チ
ップ・セレクト信号／ＣＳがＨレベルとされてから所定
の遅延時間を経過するまでの期間のみ、活性状態とさ
れ、それ以外の期間は、非活性状態とされる。
ベルとされる場合には、本実施例は、図１に示す第１実
施例と同様に動作し、入力回路２０3〜２０mの初段回路
をなす差動増幅回路は、チップ・セレクト信号／ＣＳが
Ｌレベルとされてから所定の遅延時間を経過した後、チ
ップ・セレクト信号／ＣＳがＨレベルとされてから所定
の遅延時間を経過するまでの期間のみ、活性状態とさ
れ、それ以外の期間は、非活性状態とされる。
【００６６】これに対して、１ビット記憶回路３５の出
力＝Ｈレベルとされる場合には、ＯＲ回路３６の出力、
即ち、差動増幅回路活性化信号φE＝Ｈレベルに固定さ
れ、入力回路２０3〜２０mの初段回路をなす差動増幅回
路は、常時、活性状態とされ、本実施例は、図１１に示
す従来のＳＤＲＡＭと同様に動作する。
力＝Ｈレベルとされる場合には、ＯＲ回路３６の出力、
即ち、差動増幅回路活性化信号φE＝Ｈレベルに固定さ
れ、入力回路２０3〜２０mの初段回路をなす差動増幅回
路は、常時、活性状態とされ、本実施例は、図１１に示
す従来のＳＤＲＡＭと同様に動作する。
【００６７】したがって、本実施例によれば、１ビット
記憶回路３５の出力＝Ｌレベルと設定する場合には、第
１実施例の場合と同様に、入力回路部の消費電力の低減
化を図ることができる。
記憶回路３５の出力＝Ｌレベルと設定する場合には、第
１実施例の場合と同様に、入力回路部の消費電力の低減
化を図ることができる。
【００６８】なお、１ビット記憶回路３５は、所定のヒ
ューズの切断の有無や、所定の配線の有無や、所定のパ
ッドに対するボンディングの有無などにより、Ｈレベル
信号又はＬレベル信号を出力するように、製造工程にお
いて、その記憶内容を設定しても良い。
ューズの切断の有無や、所定の配線の有無や、所定のパ
ッドに対するボンディングの有無などにより、Ｈレベル
信号又はＬレベル信号を出力するように、製造工程にお
いて、その記憶内容を設定しても良い。
【００６９】第３実施例・・図５〜図９ 図５は本発明の第３実施例の一部分を示す回路図であ
り、本実施例は、第２実施例が設けている差動増幅回路
活性化回路３３の代わりに、回路構成の異なる差動増幅
回路活性化回路３８を設け、その他については、第２実
施例と同様に構成したものである。
り、本実施例は、第２実施例が設けている差動増幅回路
活性化回路３３の代わりに、回路構成の異なる差動増幅
回路活性化回路３８を設け、その他については、第２実
施例と同様に構成したものである。
【００７０】ここに、差動増幅回路活性化回路３８は、
図４に示す１ビット記憶回路３５の代わりに、回路構成
の異なる１ビット記憶回路３９を設け、その他について
は、図４に示す差動増幅回路活性化回路３３と同様に構
成したものである。
図４に示す１ビット記憶回路３５の代わりに、回路構成
の異なる１ビット記憶回路３９を設け、その他について
は、図４に示す差動増幅回路活性化回路３３と同様に構
成したものである。
【００７１】この１ビット記憶回路３９は、ラッチ回路
３2から出力されるロウアドレス・ストローブ信号／Ｒ
ＡＳ、ラッチ回路３3から出力されるコラムアドレス・
ストローブ信号／ＣＡＳ、ラッチ回路３4から出力され
るライト・イネーブル信号／ＷＥが供給される構成とさ
れており、具体的には、図６に示すように構成されてい
る。
３2から出力されるロウアドレス・ストローブ信号／Ｒ
ＡＳ、ラッチ回路３3から出力されるコラムアドレス・
ストローブ信号／ＣＡＳ、ラッチ回路３4から出力され
るライト・イネーブル信号／ＷＥが供給される構成とさ
れており、具体的には、図６に示すように構成されてい
る。
【００７２】図６中、４０、４１はラッチ回路３2から
出力されるロウアドレス・ストローブ信号／ＲＡＳを反
転するインバータ、４２はラッチ回路３4から出力され
るライト・イネーブル信号／ＷＥを反転するインバータ
である。
出力されるロウアドレス・ストローブ信号／ＲＡＳを反
転するインバータ、４２はラッチ回路３4から出力され
るライト・イネーブル信号／ＷＥを反転するインバータ
である。
【００７３】また、４３はインバータ４０の出力と、ラ
ッチ回路３3から出力されるコラムアドレス・ストロー
ブ信号／ＣＡＳと、ラッチ回路３4から出力されるライ
ト・イネーブル信号／ＷＥとをＮＡＮＤ処理（非論理積
処理）するＮＡＮＤ回路（非論理積回路）である。
ッチ回路３3から出力されるコラムアドレス・ストロー
ブ信号／ＣＡＳと、ラッチ回路３4から出力されるライ
ト・イネーブル信号／ＷＥとをＮＡＮＤ処理（非論理積
処理）するＮＡＮＤ回路（非論理積回路）である。
【００７４】また、４４はインバータ４１、４２の出力
と、ラッチ回路３3から出力されるコラムアドレス・ス
トローブ信号／ＣＡＳとをＡＮＤ処理（論理積処理）す
るＡＮＤ回路（論理積回路）である。
と、ラッチ回路３3から出力されるコラムアドレス・ス
トローブ信号／ＣＡＳとをＡＮＤ処理（論理積処理）す
るＡＮＤ回路（論理積回路）である。
【００７５】また、４５はＶＣＣ電源線、４６はＮＡＮ
Ｄ回路４３の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｐＭＯＳトランジスタ、４７はＡＮ
Ｄ回路４４の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｎＭＯＳトランジスタである。
Ｄ回路４３の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｐＭＯＳトランジスタ、４７はＡＮ
Ｄ回路４４の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｎＭＯＳトランジスタである。
【００７６】また、４８はラッチ回路であり、４９、５
０はインバータ、５１は出力端をＯＲ回路３６に接続さ
れたインバータである。
０はインバータ、５１は出力端をＯＲ回路３６に接続さ
れたインバータである。
【００７７】この１ビット記憶回路３９においては、図
７に示すように、ロウアドレス・ストローブ信号／ＲＡ
Ｓ＝Ｌレベル、コラムアドレス・ストローブ信号／ＣＡ
Ｓ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレベ
ルとされた場合、即ち、アクティブ・コマンドが取り込
まれた場合、ＮＡＮＤ回路４３の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ４６＝ＯＮ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ
る。
７に示すように、ロウアドレス・ストローブ信号／ＲＡ
Ｓ＝Ｌレベル、コラムアドレス・ストローブ信号／ＣＡ
Ｓ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレベ
ルとされた場合、即ち、アクティブ・コマンドが取り込
まれた場合、ＮＡＮＤ回路４３の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ４６＝ＯＮ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ
る。
【００７８】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈレベ
ルの状態に設定され、インバータ５１の出力＝Ｈレベル
とされる。
４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈレベ
ルの状態に設定され、インバータ５１の出力＝Ｈレベル
とされる。
【００７９】したがって、この場合には、図５に示すＯ
Ｒ回路３６の出力、即ち、差動増幅回路活性化信号φE
はＨレベルとなり、入力回路２０3〜２０mの初段回路を
なす差動増幅回路は、常時、活性状態とされ、本実施例
は、図１１に示す従来のＳＤＲＡＭと同様に動作する。
Ｒ回路３６の出力、即ち、差動増幅回路活性化信号φE
はＨレベルとなり、入力回路２０3〜２０mの初段回路を
なす差動増幅回路は、常時、活性状態とされ、本実施例
は、図１１に示す従来のＳＤＲＡＭと同様に動作する。
【００８０】これに対して、図８に示すように、ロウア
ドレス・ストローブ信号／ＲＡＳ＝Ｌレベル、コラムア
ドレス・ストローブ信号／ＣＡＳ＝Ｈレベル、ライト・
イネーブル信号／ＷＥ＝Ｌレベルとされた場合、即ち、
プリチャージ・コマンドが取り込まれた場合には、ＮＡ
ＮＤ回路４３の出力＝Ｈレベル、ｐＭＯＳトランジスタ
４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝Ｈレベル、ｎＭ
ＯＳトランジスタ４７＝ＯＮとされる。
ドレス・ストローブ信号／ＲＡＳ＝Ｌレベル、コラムア
ドレス・ストローブ信号／ＣＡＳ＝Ｈレベル、ライト・
イネーブル信号／ＷＥ＝Ｌレベルとされた場合、即ち、
プリチャージ・コマンドが取り込まれた場合には、ＮＡ
ＮＤ回路４３の出力＝Ｈレベル、ｐＭＯＳトランジスタ
４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝Ｈレベル、ｎＭ
ＯＳトランジスタ４７＝ＯＮとされる。
【００８１】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされ、図５に示すインバータ３４の出力が差動増幅回
路活性化信号φEとして入力回路２０3〜２０mの初段回
路をなす差動増幅回路に供給される。
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされ、図５に示すインバータ３４の出力が差動増幅回
路活性化信号φEとして入力回路２０3〜２０mの初段回
路をなす差動増幅回路に供給される。
【００８２】したがって、この場合において、外部から
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合、入力回路２2から出力されるチップ・セレクト信号
／ＣＳ＝Ｈレベル、差動増幅回路活性化信号φE＝Ｌレ
ベルとなり、入力回路２０3〜２０mの初段回路をなす差
動増幅回路は非活性状態とされる。
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合、入力回路２2から出力されるチップ・セレクト信号
／ＣＳ＝Ｈレベル、差動増幅回路活性化信号φE＝Ｌレ
ベルとなり、入力回路２０3〜２０mの初段回路をなす差
動増幅回路は非活性状態とされる。
【００８３】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φE＝Ｈレベルと
なり、入力回路２０3〜２０mの初段回路をなす差動増幅
回路は活性状態とされる。
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２2から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φE＝Ｈレベルと
なり、入力回路２０3〜２０mの初段回路をなす差動増幅
回路は活性状態とされる。
【００８４】なお、ロウアドレス・ストローブ信号／Ｒ
ＡＳ＝Ｌレベル、コラムアドレス・ストローブ信号／Ｃ
ＡＳ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレ
ベル、又は、ロウアドレス・ストローブ信号／ＲＡＳ＝
Ｌレベル、コラムアドレス・ストローブ信号／ＣＡＳ＝
Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｌレベル以
外の場合、ＮＡＮＤ回路４３の出力＝Ｈレベル、ｐＭＯ
Ｓトランジスタ４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ、
ラッチ回路４８は、前の状態を維持することになる。
ＡＳ＝Ｌレベル、コラムアドレス・ストローブ信号／Ｃ
ＡＳ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレ
ベル、又は、ロウアドレス・ストローブ信号／ＲＡＳ＝
Ｌレベル、コラムアドレス・ストローブ信号／ＣＡＳ＝
Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｌレベル以
外の場合、ＮＡＮＤ回路４３の出力＝Ｈレベル、ｐＭＯ
Ｓトランジスタ４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ、
ラッチ回路４８は、前の状態を維持することになる。
【００８５】ここに、本実施例においては、電源投入
後、８回のオート・リフレッシュ・サイクルが設定され
るが、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
後、８回のオート・リフレッシュ・サイクルが設定され
るが、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
【００８６】したがって、電源投入後、ラッチ回路４８
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φEとして出力され、入力回路２０3〜２
０mを構成する差動増幅回路は非活性状態とされる。
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φEとして出力され、入力回路２０3〜２
０mを構成する差動増幅回路は非活性状態とされる。
【００８７】その後、アクティブ・コマンドが入力され
ると、チップ・セレクト信号／ＣＳ＝Ｌレベルに変化す
ることにより、入力回路２０3〜２０mの初段回路をなす
差動増幅回路は、活性化され、チップ・セレクト信号／
ＣＳ以外の制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱ
Ｍ及びアドレス信号Ａn〜Ａ1が入力される。
ると、チップ・セレクト信号／ＣＳ＝Ｌレベルに変化す
ることにより、入力回路２０3〜２０mの初段回路をなす
差動増幅回路は、活性化され、チップ・セレクト信号／
ＣＳ以外の制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱ
Ｍ及びアドレス信号Ａn〜Ａ1が入力される。
【００８８】そして、アクティブ・コマンドが取り込ま
れると、図７に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈ
レベルの状態に設定され、インバータ５１の出力＝Ｈレ
ベルとされる。
れると、図７に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈ
レベルの状態に設定され、インバータ５１の出力＝Ｈレ
ベルとされる。
【００８９】この結果、差動増幅回路活性化信号φE＝
Ｈレベルとされ、入力回路２０3〜２０mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
Ｈレベルとされ、入力回路２０3〜２０mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
【００９０】その後、プリチャージ・コマンドが入力さ
れると、図８に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌ
レベルの状態に設定され、インバータ５１の出力＝Ｌレ
ベルとされる。
れると、図８に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌ
レベルの状態に設定され、インバータ５１の出力＝Ｌレ
ベルとされる。
【００９１】この結果、インバータ３４の出力が差動増
幅回路活性化信号φEとして入力回路２０3〜２０mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１実施と同様に動作するように設定され、この状態は、
その後、アクティブ・コマンドが取り込まれるまで維持
される。
幅回路活性化信号φEとして入力回路２０3〜２０mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１実施と同様に動作するように設定され、この状態は、
その後、アクティブ・コマンドが取り込まれるまで維持
される。
【００９２】ここに、アクティブ・コマンドが取り込ま
れる場合において、チップ・セレクト信号／ＣＳがＨレ
ベルからＬレベルに変化した場合、差動増幅回路活性化
信号φEは、所定時間遅延して、ＬレベルからＨレベル
に変化する。
れる場合において、チップ・セレクト信号／ＣＳがＨレ
ベルからＬレベルに変化した場合、差動増幅回路活性化
信号φEは、所定時間遅延して、ＬレベルからＨレベル
に変化する。
【００９３】したがって、アクティブ・コマンドを入力
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グは、これを考慮して決定しなければならない。
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グは、これを考慮して決定しなければならない。
【００９４】図９は、このアクティブ・コマンドを入力
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グを説明するための図であり、図９Ａはクロック信号Ｃ
ＬＫ、図９Ｂはチップ・セレクト信号／ＣＳ、図９Ｃは
チップ・セレクト信号／ＣＳ以外の制御信号／ＲＡＳ、
／ＣＡＳ、／ＷＥ、ＤＱＭ及びアドレス信号Ａn〜Ａ1を
示している。
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グを説明するための図であり、図９Ａはクロック信号Ｃ
ＬＫ、図９Ｂはチップ・セレクト信号／ＣＳ、図９Ｃは
チップ・セレクト信号／ＣＳ以外の制御信号／ＲＡＳ、
／ＣＡＳ、／ＷＥ、ＤＱＭ及びアドレス信号Ａn〜Ａ1を
示している。
【００９５】即ち、本実施例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をｔ
SETUP（例えば、２ｎｓ）とすれば、アクティブ・コマ
ンドを入力する場合のチップ・セレクト信号／ＣＳのセ
ット・アップ時間ｔSETUP-CSは、チップ・セレクト信号
／ＣＳがＨレベルからＬレベルに変化した後、入力回路
２０3〜２０mの初段回路をなす差動増幅回路が活性状態
となるまでの時間を考慮して、セット・アップ時間ｔ
SETUPより長い時間となるように設定される必要があ
る。
アドレス信号に要求されるセット・アップ時間をｔ
SETUP（例えば、２ｎｓ）とすれば、アクティブ・コマ
ンドを入力する場合のチップ・セレクト信号／ＣＳのセ
ット・アップ時間ｔSETUP-CSは、チップ・セレクト信号
／ＣＳがＨレベルからＬレベルに変化した後、入力回路
２０3〜２０mの初段回路をなす差動増幅回路が活性状態
となるまでの時間を考慮して、セット・アップ時間ｔ
SETUPより長い時間となるように設定される必要があ
る。
【００９６】但し、アクティブ・コマンドが取り込まれ
た後、プリチャージ・コマンドが取り込まれるまでは、
従来例の場合と同様に、入力回路２０3〜２０mの初段回
路をなす差動増幅回路は、常時、活性状態とされるの
で、この場合のチップ・セレクト信号／ＣＳのセット・
アップ時間ｔSETUP-CSは、セット・アップ時間ｔSETUP
と同一時間で足りる。
た後、プリチャージ・コマンドが取り込まれるまでは、
従来例の場合と同様に、入力回路２０3〜２０mの初段回
路をなす差動増幅回路は、常時、活性状態とされるの
で、この場合のチップ・セレクト信号／ＣＳのセット・
アップ時間ｔSETUP-CSは、セット・アップ時間ｔSETUP
と同一時間で足りる。
【００９７】なお、図９において、ｔHOLDはホールド時
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔHOLDで足りる。
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔHOLDで足りる。
【００９８】このように、本実施例においては、入力回
路２０3〜２０mの初段回路をなす差動増幅回路は、アク
ティブ・コマンドが入力されるに際して、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、プリチャー
ジ・コマンドが取り込まれるまでの間、活性状態とさ
れ、それ以外の期間は非活性状態とされ、常時、活性状
態とされることはないので、本実施例によっても、入力
回路部の消費電力の低減化を図ることができる。
路２０3〜２０mの初段回路をなす差動増幅回路は、アク
ティブ・コマンドが入力されるに際して、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、プリチャー
ジ・コマンドが取り込まれるまでの間、活性状態とさ
れ、それ以外の期間は非活性状態とされ、常時、活性状
態とされることはないので、本実施例によっても、入力
回路部の消費電力の低減化を図ることができる。
【００９９】第４実施例・・図１０ 本発明の第４実施例は、図５に示す第３実施例が設けて
いる１ビット記憶回路３９の代わりに、図１０に示す１
ビット記憶回路を設け、その他については、第３実施例
と同様に構成するというものである。
いる１ビット記憶回路３９の代わりに、図１０に示す１
ビット記憶回路を設け、その他については、第３実施例
と同様に構成するというものである。
【０１００】図１０に示す１ビット記憶回路は、ｎＭＯ
Ｓトランジスタ５３を設け、その他については、第３実
施例が設ける１ビット記憶回路３９と同様に構成したも
のである。
Ｓトランジスタ５３を設け、その他については、第３実
施例が設ける１ビット記憶回路３９と同様に構成したも
のである。
【０１０１】ｎＭＯＳトランジスタ５３は、ドレインを
ラッチ回路４８の入力端、即ち、インバータ４９の入力
端に接続され、ソースを接地され、ゲートにオート（自
動）・プリチャージ移行信号φPが供給されるように構
成されている。
ラッチ回路４８の入力端、即ち、インバータ４９の入力
端に接続され、ソースを接地され、ゲートにオート（自
動）・プリチャージ移行信号φPが供給されるように構
成されている。
【０１０２】このオート・プリチャージ移行信号φ
Pは、自動的にプリチャージ動作に移行する場合、たと
えば、書込み動作を行い、かつ、その後、自動的にプリ
チャージ動作を行うことを指示するライト・ウイズ・オ
ート・プリチャージ（write withauto-precharge)コマ
ンドに従ったプリチャージ動作に移行する場合、所定期
間、Ｈレベルとなり、それ以外は、Ｌレベルを維持する
信号であり、内部で生成されるものである。
Pは、自動的にプリチャージ動作に移行する場合、たと
えば、書込み動作を行い、かつ、その後、自動的にプリ
チャージ動作を行うことを指示するライト・ウイズ・オ
ート・プリチャージ（write withauto-precharge)コマ
ンドに従ったプリチャージ動作に移行する場合、所定期
間、Ｈレベルとなり、それ以外は、Ｌレベルを維持する
信号であり、内部で生成されるものである。
【０１０３】ここに、オート・プリチャージ移行信号φ
P＝Ｌレベルの場合、ｎＭＯＳトランジスタ５３＝ＯＦ
Ｆとなり、オート・プリチャージ移行信号φP＝Ｈレベ
ルの場合には、ｎＭＯＳトランジスタ５３＝ＯＮとな
る。
P＝Ｌレベルの場合、ｎＭＯＳトランジスタ５３＝ＯＦ
Ｆとなり、オート・プリチャージ移行信号φP＝Ｈレベ
ルの場合には、ｎＭＯＳトランジスタ５３＝ＯＮとな
る。
【０１０４】なお、本実施例においても、電源投入後、
８回のオート・リフレッシュ・サイクルが設定される
が、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
８回のオート・リフレッシュ・サイクルが設定される
が、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
【０１０５】したがって、電源投入後、ラッチ回路４８
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φEとして出力され、入力回路２０3〜２
０mを構成する差動増幅回路は非活性状態とされる。
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φEとして出力され、入力回路２０3〜２
０mを構成する差動増幅回路は非活性状態とされる。
【０１０６】その後、アクティブ・コマンドが取り込ま
れると、ｐＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳト
ランジスタ４７＝ＯＦＦとされ、ラッチ回路４８は、イ
ンバータ４９の出力＝Ｌレベル、インバータ５０の出力
＝Ｈレベルの状態に設定され、インバータ５１の出力＝
Ｈレベルとされる。
れると、ｐＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳト
ランジスタ４７＝ＯＦＦとされ、ラッチ回路４８は、イ
ンバータ４９の出力＝Ｌレベル、インバータ５０の出力
＝Ｈレベルの状態に設定され、インバータ５１の出力＝
Ｈレベルとされる。
【０１０７】この結果、差動増幅回路活性化信号φE＝
Ｈレベルとされ、入力回路２０3〜２０mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
Ｈレベルとされ、入力回路２０3〜２０mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
【０１０８】そして、その後、プリチャージ・コマンド
が入力されると、ｐＭＯＳトランジスタ４６＝ＯＦＦ、
ｎＭＯＳトランジスタ４７＝ＯＮとされ、インバータ４
９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベル
の状態に設定され、インバータ５１の出力＝Ｌレベルと
される。
が入力されると、ｐＭＯＳトランジスタ４６＝ＯＦＦ、
ｎＭＯＳトランジスタ４７＝ＯＮとされ、インバータ４
９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベル
の状態に設定され、インバータ５１の出力＝Ｌレベルと
される。
【０１０９】この結果、インバータ３４の出力が差動増
幅回路活性化信号φEとして入力回路２０3〜２０mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１実施例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。
幅回路活性化信号φEとして入力回路２０3〜２０mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１実施例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。
【０１１０】また、差動増幅回路活性化信号φE＝Ｈレ
ベルとされ、入力回路２０3〜２０mの初段回路をなす差
動増幅回路が活性状態とされた後、ライト・ウイズ・オ
ート・プリチャージ・コマンドに従ったプリチャージ動
作に移行すると、オート・プリチャージ移行信号φP＝
Ｈレベルとなり、ｎＭＯＳトランジスタ５３＝ＯＮとさ
れる。
ベルとされ、入力回路２０3〜２０mの初段回路をなす差
動増幅回路が活性状態とされた後、ライト・ウイズ・オ
ート・プリチャージ・コマンドに従ったプリチャージ動
作に移行すると、オート・プリチャージ移行信号φP＝
Ｈレベルとなり、ｎＭＯＳトランジスタ５３＝ＯＮとさ
れる。
【０１１１】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされる。
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされる。
【０１１２】したがって、この場合においても、インバ
ータ３４の出力が差動増幅回路活性化信号φEとして入
力回路２０3〜２０mの初段回路をなす差動増幅回路に供
給され、本実施例は、第１実施例と同様に動作するよう
に設定され、この状態は、その後、アクティブ・コマン
ドが取り込まれるまで維持される。
ータ３４の出力が差動増幅回路活性化信号φEとして入
力回路２０3〜２０mの初段回路をなす差動増幅回路に供
給され、本実施例は、第１実施例と同様に動作するよう
に設定され、この状態は、その後、アクティブ・コマン
ドが取り込まれるまで維持される。
【０１１３】なお、アクティブ・コマンドが取り込まれ
る場合において、チップ・セレクト信号／ＣＳがＨレベ
ルからＬレベルに変化した場合には、差動増幅回路活性
化信号φEは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、アクティブ・コマンドを入力する場
合のチップ・セレクト信号／ＣＳの入力タイミングは、
これを考慮して決定しなければならないことは、第３実
施例の場合と同様である。
る場合において、チップ・セレクト信号／ＣＳがＨレベ
ルからＬレベルに変化した場合には、差動増幅回路活性
化信号φEは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、アクティブ・コマンドを入力する場
合のチップ・セレクト信号／ＣＳの入力タイミングは、
これを考慮して決定しなければならないことは、第３実
施例の場合と同様である。
【０１１４】ここに、本実施例においては、入力回路２
０3〜２０mの初段回路をなす差動増幅回路は、アクティ
ブ・コマンドが入力されるに際して、チップ・セレクト
信号／ＣＳがＬレベルに変化してから、プリチャージ・
コマンドが取り込まれるまでの間、又は、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、ライト・ウ
イズ・オート・プリチャージ・コマンドに従ったプリチ
ャージ動作に移行するまでの間、活性状態とされ、それ
以外の期間は非活性状態とされ、常時、活性状態とされ
ることはないので、本実施例によっても、入力回路部の
消費電力の低減化を図ることができる。
０3〜２０mの初段回路をなす差動増幅回路は、アクティ
ブ・コマンドが入力されるに際して、チップ・セレクト
信号／ＣＳがＬレベルに変化してから、プリチャージ・
コマンドが取り込まれるまでの間、又は、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、ライト・ウ
イズ・オート・プリチャージ・コマンドに従ったプリチ
ャージ動作に移行するまでの間、活性状態とされ、それ
以外の期間は非活性状態とされ、常時、活性状態とされ
ることはないので、本実施例によっても、入力回路部の
消費電力の低減化を図ることができる。
【０１１５】
【発明の効果】本発明中、第１の発明によれば、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、チップ・セレクト信号が
活性レベルにある時間と同一ないし略同一の時間だけ、
活性状態とされ、常時、活性状態とされることはないの
で、入力回路部の消費電力の低減化を図ることができ
る。
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、チップ・セレクト信号が
活性レベルにある時間と同一ないし略同一の時間だけ、
活性状態とされ、常時、活性状態とされることはないの
で、入力回路部の消費電力の低減化を図ることができ
る。
【０１１６】本発明中、第２の発明においては、差動増
幅回路活性化信号として、チップ・セレクト信号のレベ
ル変化に対応してレベル変化し、チップ・セレクト信号
が活性レベルに変化した場合には活性レベルに変化する
差動増幅回路活性化信号を出力するように、差動増幅回
路活性化回路を設定する場合には、チップ・セレクト信
号以外の制御信号及びアドレス信号の各ビットのそれぞ
れに対応して設けられている入力回路の初段回路をなす
差動増幅回路は、チップ・セレクト信号が活性レベルに
ある時間と同一ないし略同一の時間だけ、活性状態とさ
れ、常時、活性状態とされることはないので、入力回路
部の消費電力の低減化を図ることができる。
幅回路活性化信号として、チップ・セレクト信号のレベ
ル変化に対応してレベル変化し、チップ・セレクト信号
が活性レベルに変化した場合には活性レベルに変化する
差動増幅回路活性化信号を出力するように、差動増幅回
路活性化回路を設定する場合には、チップ・セレクト信
号以外の制御信号及びアドレス信号の各ビットのそれぞ
れに対応して設けられている入力回路の初段回路をなす
差動増幅回路は、チップ・セレクト信号が活性レベルに
ある時間と同一ないし略同一の時間だけ、活性状態とさ
れ、常時、活性状態とされることはないので、入力回路
部の消費電力の低減化を図ることができる。
【０１１７】本発明中、第３の発明によれば、チップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応して設けられている入力回路の初段
回路をなす差動増幅回路は、アクティブ・コマンドが入
力されるに際して、チップ・セレクト信号が活性レベル
になってから、プリチャージ・コマンドが取り込まれる
までの間だけ、活性状態とされ、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応して設けられている入力回路の初段
回路をなす差動増幅回路は、アクティブ・コマンドが入
力されるに際して、チップ・セレクト信号が活性レベル
になってから、プリチャージ・コマンドが取り込まれる
までの間だけ、活性状態とされ、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。
【図１】本発明の第１実施例の一部分を示す回路図であ
る。
る。
【図２】本発明の第１実施例が設けている入力回路の１
つを示す回路図である。
つを示す回路図である。
【図３】本発明の第１実施例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。
信号の入力タイミングを説明するための波形図である。
【図４】本発明の第２実施例の一部分を示す回路図であ
る。
る。
【図５】本発明の第３実施例の一部分を示す回路図であ
る。
る。
【図６】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路を示す回路図で
ある。
活性化回路を構成する１ビット記憶回路を示す回路図で
ある。
【図７】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。
【図８】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。
【図９】本発明の第３実施例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。
信号の入力タイミングを説明するための波形図である。
【図１０】本発明の第４実施例が設けている１ビット記
憶回路を示す回路図である。
憶回路を示す回路図である。
【図１１】従来のＳＤＲＡＭの一例の一部分を示す回路
図である。
図である。
【図１２】図１１に示すＳＤＲＡＭが設けている入力回
路を示す回路図である。
路を示す回路図である。
（図１、図４、図５） １1〜１7、１m、１m+1 外部端子 ２1、２2、２０3〜２０7、２０m 入力回路 φE 差動増幅回路活性化信号
Claims (10)
- 【請求項１】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号の各
ビットのそれぞれに対応させて、差動増幅回路活性化信
号により活性、非活性が制御される差動増幅回路を初段
回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
クト信号のレベル変化に対応してレベル変化し、前記チ
ップ・セレクト信号が活性レベルに変化した場合には、
活性レベルに変化する差動増幅回路活性化信号を出力す
る差動増幅回路活性化回路を設けていることを特徴とす
る同期型半導体記憶装置。 - 【請求項２】前記差動増幅回路活性化回路は、前記チッ
プ・セレクト信号に対応して設けられている入力回路か
ら出力される信号を反転する反転回路で構成されている
ことを特徴とする請求項１記載の同期型半導体記憶装
置。 - 【請求項３】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号の各
ビットのそれぞれに対応させて、差動増幅回路活性化信
号により活性、非活性が制御される差動増幅回路を初段
回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
クト信号のレベル変化に対応してレベル変化し、前記チ
ップ・セレクト信号が活性レベルに変化した場合には活
性レベルに変化する差動増幅回路活性化信号を出力する
か、又は、活性レベルにある差動増幅回路活性化信号を
出力するように設定される差動増幅回路活性化回路を設
けていることを特徴とする同期型半導体記憶装置。 - 【請求項４】前記差動増幅回路活性化回路は、前記チッ
プ・セレクト信号に対応して設けられている入力回路か
ら出力される信号を反転する反転回路と、外部から供給
する所定のコマンドによって出力を高レベル又は低レベ
ルに固定される１ビット記憶回路と、前記反転回路の出
力と前記１ビット記憶回路の出力とを論理和処理する論
理和回路とを備え、この論理和回路の出力を前記差動増
幅回路活性化信号として出力するように構成されている
ことを特徴とする請求項３記載の同期型半導体記憶装
置。 - 【請求項５】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号の各
ビットのそれぞれに対応させて、差動増幅回路活性化信
号により活性、非活性が制御される差動増幅回路を初段
回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
クト信号のレベル変化に対応してレベル変化し、前記チ
ップ・セレクト信号が活性レベルに変化した場合には活
性レベルに変化する差動増幅回路活性化信号を出力する
か、又は、活性レベルにある差動増幅回路活性化信号を
出力するように設定されている差動増幅回路活性化回路
を設けていることを特徴とする同期型半導体記憶装置。 - 【請求項６】前記差動増幅回路活性化回路は、前記チッ
プ・セレクト信号に対応して設けられている入力回路か
ら出力される信号を反転する反転回路と、製造工程にお
いて出力を高レベル又は低レベルに固定される１ビット
記憶回路と、前記反転回路の出力と前記１ビット記憶回
路の出力とを論理和処理する論理和回路とを備え、この
論理和回路の出力を前記差動増幅回路活性化信号として
出力するように構成されていることを特徴とする請求項
５記載の同期型半導体記憶装置。 - 【請求項７】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号の各
ビットのそれぞれに対応させて、差動増幅回路活性化信
号により活性、非活性が制御される差動増幅回路を初段
回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、メモリセル領域の
活性化を指示するアクティブ・コマンドが取り込まれる
までは、前記チップ・セレクト信号のレベル変化に対応
してレベル変化し、前記チップ・セレクト信号が活性レ
ベルに変化した場合には活性レベルに変化する差動増幅
回路活性化信号を出力し、前記アクティブ・コマンドが
取り込まれた後、メモリセル領域のプリチャージを指示
するプリチャージ・コマンドが取り込まれるまでは、活
性レベルにある差動増幅回路活性化信号を出力する差動
増幅回路活性化回路を設けていることを特徴とする同期
型半導体記憶装置。 - 【請求項８】前記差動増幅回路活性化回路は、前記チッ
プ・セレクト信号に対応して設けられている入力回路か
ら出力される信号を反転する反転回路と、前記アクティ
ブ・コマンドが取り込まれた後、前記プリチャージ・コ
マンドが取り込まれるまでは高レベル信号を出力し、前
記プリチャージ・コマンドが取り込まれた後、前記アク
ティブ・コマンドが取り込まれるまでは低レベル信号を
出力する１ビット記憶回路と、前記反転回路の出力と前
記１ビット記憶回路の出力とを論理和処理する論理和回
路とを備え、この論理和回路の出力を前記差動増幅回路
活性化信号として出力するように構成されていることを
特徴とする請求項７記載の同期型半導体記憶装置。 - 【請求項９】前記差動増幅回路活性化回路は、自動的に
プリチャージ動作に移行した場合、前記チップ・セレク
ト信号のレベル変化に対応してレベル変化し、前記チッ
プ・セレクト信号が活性レベルに変化した場合には活性
レベルに変化する差動増幅回路活性化信号を出力するよ
うに構成されていることを特徴とする請求項７記載の同
期型半導体記憶装置。 - 【請求項１０】前記差動増幅回路活性化回路は、前記チ
ップ・セレクト信号に対応して設けられている入力回路
から出力される信号を反転する反転回路と、前記アクテ
ィブ・コマンドが取り込まれた後、前記プリチャージ・
コマンドが取り込まれるまで又は自動的にプリチャージ
動作に移行するまでは高レベル信号を出力し、前記プリ
チャージ・コマンドが取り込まれた後又は自動的にプリ
チャージ動作に移行した後、前記アクティブ・コマンド
が取り込まれるまでは低レベル信号を出力する１ビット
記憶回路と、前記反転回路の出力と前記１ビット記憶回
路の出力とを論理和処理する論理和回路とを備え、この
論理和回路の出力を前記差動増幅回路活性化信号として
出力するように構成されていることを特徴とする請求項
９記載の同期型半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02017394A JP3319120B2 (ja) | 1994-02-17 | 1994-02-17 | 同期型半導体記憶装置 |
| KR1019950003010A KR0158762B1 (ko) | 1994-02-17 | 1995-02-17 | 반도체 장치 |
| US08/892,066 US5767712A (en) | 1994-02-17 | 1997-07-14 | Semiconductor device |
| US09/014,976 US6009039A (en) | 1994-02-17 | 1998-01-28 | Semiconductor device |
| KR1019980014674A KR0183416B1 (ko) | 1994-02-17 | 1998-04-24 | 동기식 반도체 기억 장치 및 반도체 집적 회로 |
| KR1019980014672A KR0158798B1 (en) | 1994-02-17 | 1998-04-24 | Synchronous memory device |
| KR1019980014673A KR0158797B1 (en) | 1994-02-17 | 1998-04-24 | Semiconductor integrated circuit |
| US09/517,338 US6166992A (en) | 1994-02-17 | 2000-03-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02017394A JP3319120B2 (ja) | 1994-02-17 | 1994-02-17 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07230688A true JPH07230688A (ja) | 1995-08-29 |
| JP3319120B2 JP3319120B2 (ja) | 2002-08-26 |
Family
ID=12019791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02017394A Expired - Lifetime JP3319120B2 (ja) | 1994-02-17 | 1994-02-17 | 同期型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319120B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| US6188641B1 (en) | 1999-03-31 | 2001-02-13 | Fujitsu Limited | Synchronous semiconductor memory device having input circuit with reduced power consumption |
| JP2003022673A (ja) * | 2001-07-09 | 2003-01-24 | Fujitsu Ltd | 半導体メモリ |
| US6594770B1 (en) | 1998-11-30 | 2003-07-15 | Fujitsu Limited | Semiconductor integrated circuit device |
| JP2003242777A (ja) * | 2002-02-11 | 2003-08-29 | United Memories Inc | 集積ｄｒａｍメモリ回路、行アドレス回路、行制御回路およびｄｒａｍメモリをリフレッシュし、行アドレスを生成するための方法 |
| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
| JP2007095260A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2009020953A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 同期式半導体装置及びこれを有するデータ処理システム |
| US7542355B2 (en) | 2006-10-06 | 2009-06-02 | Sony Corporation | Semiconductor storage device |
| JP2009163865A (ja) * | 2008-01-07 | 2009-07-23 | Hynix Semiconductor Inc | 半導体記憶装置の入力回路およびその制御方法 |
-
1994
- 1994-02-17 JP JP02017394A patent/JP3319120B2/ja not_active Expired - Lifetime
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| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
| JP2007095260A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US7542355B2 (en) | 2006-10-06 | 2009-06-02 | Sony Corporation | Semiconductor storage device |
| JP2009020953A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 同期式半導体装置及びこれを有するデータ処理システム |
| US7715273B2 (en) | 2007-07-11 | 2010-05-11 | Elpida Memory, Inc. | Synchronous semiconductor device and data processing system including the same |
| US7898877B2 (en) | 2007-07-11 | 2011-03-01 | Elpida Memory, Inc. | Synchronous semiconductor device and data processing system including the same |
| JP2009163865A (ja) * | 2008-01-07 | 2009-07-23 | Hynix Semiconductor Inc | 半導体記憶装置の入力回路およびその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3319120B2 (ja) | 2002-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020122 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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