JPH07231036A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH07231036A JPH07231036A JP2072994A JP2072994A JPH07231036A JP H07231036 A JPH07231036 A JP H07231036A JP 2072994 A JP2072994 A JP 2072994A JP 2072994 A JP2072994 A JP 2072994A JP H07231036 A JPH07231036 A JP H07231036A
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Abstract
(57)【要約】
【目的】 ＳＯＩ層の膜厚の面内均一の良好な半導体基
板の製造方法を提供する。 【構成】 シリコン基板１１に所定深さのトレンチ１１
Ａを形成し、ＳｉＯ2膜１２で埋め込んだ後、シリコン
酸化膜１４を表面に持つ第１支持基板１３と貼り合わ
せ、シリコン基板１１を裏面からＳｉＯ2膜１２に達す
るまで研磨し、ポリシリコン膜を介して第２支持基板と
貼りつけて第１支持基板側から研磨してシリコン酸化膜
１４を露出させて、これを基準として研磨を進めれば、
均一なＳＯＩ層が得られる。
板の製造方法を提供する。 【構成】 シリコン基板１１に所定深さのトレンチ１１
Ａを形成し、ＳｉＯ2膜１２で埋め込んだ後、シリコン
酸化膜１４を表面に持つ第１支持基板１３と貼り合わ
せ、シリコン基板１１を裏面からＳｉＯ2膜１２に達す
るまで研磨し、ポリシリコン膜を介して第２支持基板と
貼りつけて第１支持基板側から研磨してシリコン酸化膜
１４を露出させて、これを基準として研磨を進めれば、
均一なＳＯＩ層が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の製造方
法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）構造の半導体製造分野で利用できる。
法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）構造の半導体製造分野で利用できる。
【０００２】
【従来の技術】従来、この種の半導体基板の製造方法と
しては、特開平１−３０２８３７号公報記載の技術が知
られている。この従来技術は、半導体基板の表面に凹凸
部を形成し、次いで、この基板表面に絶縁膜を形成した
後、この絶縁膜上に表面が平坦な半導体層を形成し、さ
らに半導体層表面を貼り付け面として他の基板を貼り付
け、半導体基板を裏面から絶縁膜が露出するまで研磨し
てＳＯＩ基板を製造するというものである。
しては、特開平１−３０２８３７号公報記載の技術が知
られている。この従来技術は、半導体基板の表面に凹凸
部を形成し、次いで、この基板表面に絶縁膜を形成した
後、この絶縁膜上に表面が平坦な半導体層を形成し、さ
らに半導体層表面を貼り付け面として他の基板を貼り付
け、半導体基板を裏面から絶縁膜が露出するまで研磨し
てＳＯＩ基板を製造するというものである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術にあっては、研磨の負担を少なくするため
にストッパとしての絶縁膜の近くまで研削により半導体
基板を削っているが、裏面基準で行っているため精度良
く研削できたとしても、図７に示すように半導体基板１
の研磨で取り除かなければならない膜厚はウェハ面内で
大きくばらつく（ｄ1＜ｄ2）という問題があった。この
ように研磨取代がばらつくと、図８に示すように、絶縁
膜３が露出するタイミングが異なり、早く露出した絶縁
膜３近くのＳＯＩ層３Ａの膜厚が研磨底ずりによって薄
くなるという問題がある。この研磨底ずりとは、図９に
示すように、絶縁膜３が露出した状態で研磨を続けると
ＳＯＩ層３Ａの部分が絶縁膜３より研磨され易いため、
研磨クロス４が変形し絶縁膜基準面よりも研磨面が低く
なることをいう。
うな従来技術にあっては、研磨の負担を少なくするため
にストッパとしての絶縁膜の近くまで研削により半導体
基板を削っているが、裏面基準で行っているため精度良
く研削できたとしても、図７に示すように半導体基板１
の研磨で取り除かなければならない膜厚はウェハ面内で
大きくばらつく（ｄ1＜ｄ2）という問題があった。この
ように研磨取代がばらつくと、図８に示すように、絶縁
膜３が露出するタイミングが異なり、早く露出した絶縁
膜３近くのＳＯＩ層３Ａの膜厚が研磨底ずりによって薄
くなるという問題がある。この研磨底ずりとは、図９に
示すように、絶縁膜３が露出した状態で研磨を続けると
ＳＯＩ層３Ａの部分が絶縁膜３より研磨され易いため、
研磨クロス４が変形し絶縁膜基準面よりも研磨面が低く
なることをいう。
【０００４】この発明が解決しようとする課題は、薄膜
ＳＯＩ形成のための研磨において、その除去量がウェハ
面内で均一となり、研磨ストッパの露出のタイミングが
ウェハ面内で略同じとなる半導体基板の製造方法を得る
には、どのような手段を講じればよいかという点にあ
る。
ＳＯＩ形成のための研磨において、その除去量がウェハ
面内で均一となり、研磨ストッパの露出のタイミングが
ウェハ面内で略同じとなる半導体基板の製造方法を得る
には、どのような手段を講じればよいかという点にあ
る。
【０００５】
【課題を解決するための手段】そこで、この発明は、単
結晶半導体基板の表面に凹部を形成し、該凹部に絶縁物
でなる充填物を埋め込んだ後、表面を絶縁膜で覆った支
持基板を該単結晶半導体基板の表面に貼り合わせ、当該
単結晶半導体基板の裏面を前記充填物に達するまで研磨
して単結晶島領域を形成することを、その解決手段とし
ている。
結晶半導体基板の表面に凹部を形成し、該凹部に絶縁物
でなる充填物を埋め込んだ後、表面を絶縁膜で覆った支
持基板を該単結晶半導体基板の表面に貼り合わせ、当該
単結晶半導体基板の裏面を前記充填物に達するまで研磨
して単結晶島領域を形成することを、その解決手段とし
ている。
【０００６】また、具体的には、単結晶半導体基板の表
面に凹部を形成し、該凹部に絶縁物でなる充填物を埋め
込む工程と、表面を絶縁膜で覆った第１支持基板を該単
結晶半導体基板の表面に貼り合わせる工程と、前記単結
晶半導体基板の裏面を前記充填物に達するまで研磨する
工程と、前記単結晶半導体基板の研磨面にデバイス形成
領域を画成するための段差を形成し、該研磨面及び段差
面に沿って表面に研磨ストッパとしての酸化膜を形成す
る工程と、前記段差及び前記研磨面上に材料膜を付着さ
せ、該材料膜表面を平坦化する工程と、前記材料膜表面
に第２支持基板を貼り合わせる工程と、前記第１支持基
板側を前記絶縁膜に達するまで研磨する工程と、前記絶
縁膜及び前記充填物をエッチングして除去する工程と、
前記エッチングにより露出した単結晶半導体基板を前記
酸化膜に達するまで研磨して単結晶島領域を形成する工
程とを備える構成としている。ここで、材料膜とは、Ｂ
ＰＳＧ，ＰＳＧ等の不純物ドープの酸化シリコンを用い
る。
面に凹部を形成し、該凹部に絶縁物でなる充填物を埋め
込む工程と、表面を絶縁膜で覆った第１支持基板を該単
結晶半導体基板の表面に貼り合わせる工程と、前記単結
晶半導体基板の裏面を前記充填物に達するまで研磨する
工程と、前記単結晶半導体基板の研磨面にデバイス形成
領域を画成するための段差を形成し、該研磨面及び段差
面に沿って表面に研磨ストッパとしての酸化膜を形成す
る工程と、前記段差及び前記研磨面上に材料膜を付着さ
せ、該材料膜表面を平坦化する工程と、前記材料膜表面
に第２支持基板を貼り合わせる工程と、前記第１支持基
板側を前記絶縁膜に達するまで研磨する工程と、前記絶
縁膜及び前記充填物をエッチングして除去する工程と、
前記エッチングにより露出した単結晶半導体基板を前記
酸化膜に達するまで研磨して単結晶島領域を形成する工
程とを備える構成としている。ここで、材料膜とは、Ｂ
ＰＳＧ，ＰＳＧ等の不純物ドープの酸化シリコンを用い
る。
【０００７】また、前記単結晶半導体基板の裏面を前記
充填物に達するまで研磨する工程の後に、該充填物の一
部を表面よりエッチング除去しこの除去した部分に前記
充填物とエッチング選択比をとれる材料でなるエッチン
グストッパ層を埋め込む工程を備え、前記酸化膜を形成
した際に、前記充填物と該酸化膜を形成した際に、前記
充填物と該酸化膜との間にストッパ層が介在するように
したことを構成としている。
充填物に達するまで研磨する工程の後に、該充填物の一
部を表面よりエッチング除去しこの除去した部分に前記
充填物とエッチング選択比をとれる材料でなるエッチン
グストッパ層を埋め込む工程を備え、前記酸化膜を形成
した際に、前記充填物と該酸化膜を形成した際に、前記
充填物と該酸化膜との間にストッパ層が介在するように
したことを構成としている。
【０００８】
【作用】この発明においては、単結晶半導体基板表面の
凹部に埋め込んだ充填物が単結晶半導体基板の裏面側か
らの研磨のストッパとなる。また、（第１）支持基板の
表面に形成した絶縁膜は、第１支持基板の研磨のストッ
パとして作用する。
凹部に埋め込んだ充填物が単結晶半導体基板の裏面側か
らの研磨のストッパとなる。また、（第１）支持基板の
表面に形成した絶縁膜は、第１支持基板の研磨のストッ
パとして作用する。
【０００９】そして、単結晶半導体基板を裏面から充填
物が露出するまで研磨した状態で、充填物を一部除去し
て、この充填物（例えばＳｉＯ2）とエッチング選択比
をとれる材料（例えばポリシリコン等）でなるエッチン
グストッパ層を埋め込むことにより、絶縁膜及び充填物
をエッチングする際にストッパ層を残すことができる。
単結晶半導体基板の充填物の一部を除去してエッチング
ストッパ層を埋め込み、さらに単結晶半導体基板のスト
ッパ層を埋め込んだ面にデバイス形成領域（ＳＯＩ領
域）を画成するための段差を形成し、この段差面及び研
磨面に沿って表面酸化膜を形成すると、この表面酸化膜
と充填物との間にエッチングストッパ層を介在させるこ
とができる。上記したように、絶縁膜及び充填物をエッ
チングしてエッチングストッパ層を残した状態では、最
初に形成した凹部の深さ分だけの単結晶半導体基板が残
っている。この深さ寸法は、エッチングによって均一に
短く制御できるため、ウェハ面内均一性は良好となる。
この状態では研磨量は少なくてよく、表面酸化膜をウェ
ハ面内で略同時に露出させることができる。このため、
ＳＯＩ層（単結晶半導体）の膜厚は必要以上に研磨され
て膜減り（底ずり）することなく、ウェハ面内で均一に
することが可能となる。
物が露出するまで研磨した状態で、充填物を一部除去し
て、この充填物（例えばＳｉＯ2）とエッチング選択比
をとれる材料（例えばポリシリコン等）でなるエッチン
グストッパ層を埋め込むことにより、絶縁膜及び充填物
をエッチングする際にストッパ層を残すことができる。
単結晶半導体基板の充填物の一部を除去してエッチング
ストッパ層を埋め込み、さらに単結晶半導体基板のスト
ッパ層を埋め込んだ面にデバイス形成領域（ＳＯＩ領
域）を画成するための段差を形成し、この段差面及び研
磨面に沿って表面酸化膜を形成すると、この表面酸化膜
と充填物との間にエッチングストッパ層を介在させるこ
とができる。上記したように、絶縁膜及び充填物をエッ
チングしてエッチングストッパ層を残した状態では、最
初に形成した凹部の深さ分だけの単結晶半導体基板が残
っている。この深さ寸法は、エッチングによって均一に
短く制御できるため、ウェハ面内均一性は良好となる。
この状態では研磨量は少なくてよく、表面酸化膜をウェ
ハ面内で略同時に露出させることができる。このため、
ＳＯＩ層（単結晶半導体）の膜厚は必要以上に研磨され
て膜減り（底ずり）することなく、ウェハ面内で均一に
することが可能となる。
【００１０】
【実施例】以下、この発明に係る半導体基板の製造方法
の詳細を図面に示す実施例に基づいて説明する。
の詳細を図面に示す実施例に基づいて説明する。
【００１１】本実施例では、先ず図１（Ａ）に示すよう
に、単結晶半導体基板としてのシリコン基板１１の表面
に、フォトリソグラフィー技術及び異方性エッチング技
術を用いて凹部としてのトレンチ１１Ａを形成する。次
いで、図１（Ｂ）に示すように、シリコン基板１１表面
に絶縁物としてのＳｉＯ2膜１２を例えばＣＶＤ法によ
って堆積させ、トレンチ１１Ａを埋め込む。その後、シ
リコン基板１１面上のＳｉＯ2膜１２をエッチバックし
て除去し、トレンチ１１Ａ内のみに充填物としてのＳｉ
Ｏ2膜１２を残す。
に、単結晶半導体基板としてのシリコン基板１１の表面
に、フォトリソグラフィー技術及び異方性エッチング技
術を用いて凹部としてのトレンチ１１Ａを形成する。次
いで、図１（Ｂ）に示すように、シリコン基板１１表面
に絶縁物としてのＳｉＯ2膜１２を例えばＣＶＤ法によ
って堆積させ、トレンチ１１Ａを埋め込む。その後、シ
リコン基板１１面上のＳｉＯ2膜１２をエッチバックし
て除去し、トレンチ１１Ａ内のみに充填物としてのＳｉ
Ｏ2膜１２を残す。
【００１２】次に、図１（Ｃ）に示すように、他のシリ
コン基板でなる第１支持基板１３の表面にシリコン酸化
膜１４を形成し、シリコン基板１１の表面に貼り合わせ
て図２（Ａ）に示すような構造とする。その後、シリコ
ン基板１１の裏面側から研磨を行い、図２（Ｂ）に示す
ように、ストッパとしてのＳｉＯ2膜１２が露出した時
点で研磨を停止させる。このとき、シリコン基板１１は
ＳｉＯ2膜１２に囲まれた構造となっている。
コン基板でなる第１支持基板１３の表面にシリコン酸化
膜１４を形成し、シリコン基板１１の表面に貼り合わせ
て図２（Ａ）に示すような構造とする。その後、シリコ
ン基板１１の裏面側から研磨を行い、図２（Ｂ）に示す
ように、ストッパとしてのＳｉＯ2膜１２が露出した時
点で研磨を停止させる。このとき、シリコン基板１１は
ＳｉＯ2膜１２に囲まれた構造となっている。
【００１３】次に、シリコン基板１１の研磨面側をウェ
ットエッチング（例えばフッ酸（ＨＦ）溶液を用いる）
を行って、図２（Ｃ）に示すように、ＳｉＯ2膜１２を
約半分の膜厚となるように除去する。
ットエッチング（例えばフッ酸（ＨＦ）溶液を用いる）
を行って、図２（Ｃ）に示すように、ＳｉＯ2膜１２を
約半分の膜厚となるように除去する。
【００１４】その後、図３（Ａ）に示すように、シリコ
ン基板１１の研磨面側に、ポリシリコン膜１５をＣＶＤ
法により堆積させて前工程でＳｉＯ2膜１２を一部除去
した部分を埋め込む。次いで、ポリシリコン膜１５を研
磨し、図３（Ｂ）に示すように、シリコン基板１１の研
磨面を露出させる。このとき、トレンチ内には、エッチ
ングストッパ層としてのポリシリコン膜１５が埋め込ま
れた状態となる。
ン基板１１の研磨面側に、ポリシリコン膜１５をＣＶＤ
法により堆積させて前工程でＳｉＯ2膜１２を一部除去
した部分を埋め込む。次いで、ポリシリコン膜１５を研
磨し、図３（Ｂ）に示すように、シリコン基板１１の研
磨面を露出させる。このとき、トレンチ内には、エッチ
ングストッパ層としてのポリシリコン膜１５が埋め込ま
れた状態となる。
【００１５】さらに、シリコン基板１１の研磨面側に、
リソグラフィー技術及びドライエッチング技術を用い
て、図３（Ｃ）に示すように、デバイス形成領域（ＳＯ
Ｉ層形成領域）を画成するための段差（凹部）１６Ａ，
１６Ｂを形成する。なお、段差１６Ａはシリコン基板１
１研磨面に形成した凹部であり、段差１６Ｂはポリシリ
コン膜１５の膜厚を減らして形成した凹部である。この
ような段差の形成には、例えばエッチングガスにＨＢｒ
を用いたドライエッチングを行う。
リソグラフィー技術及びドライエッチング技術を用い
て、図３（Ｃ）に示すように、デバイス形成領域（ＳＯ
Ｉ層形成領域）を画成するための段差（凹部）１６Ａ，
１６Ｂを形成する。なお、段差１６Ａはシリコン基板１
１研磨面に形成した凹部であり、段差１６Ｂはポリシリ
コン膜１５の膜厚を減らして形成した凹部である。この
ような段差の形成には、例えばエッチングガスにＨＢｒ
を用いたドライエッチングを行う。
【００１６】次に、同図（Ｃ）に示すように、このよう
な段差１６Ａ，１６Ｂを形成した後に、表面酸化を行っ
て表面に沿ったシリコン酸化膜１７を形成する。
な段差１６Ａ，１６Ｂを形成した後に、表面酸化を行っ
て表面に沿ったシリコン酸化膜１７を形成する。
【００１７】次に、図４（Ａ）に示すように、シリコン
酸化膜１７上にポリシリコン膜１８をＣＶＤ法によって
堆積させ段差を埋め込み、その後、ポリシリコン膜１８
の表面を研磨して平坦にする。そして、図４（Ｂ）に示
すように、なお、本実施例では、ポリシリコンを用いた
がＢＰＳＧ，ＰＳＧなどの不純物ドープ酸化シリコンで
もよい。このポリシリコン膜１８の研磨面に、他のシリ
コン基板である第２支持基板１９を貼り合わせる。その
後、第１支持基板１３を裏面から研磨し、ストッパとし
てのシリコン酸化膜１４が露出したときに研磨を止め、
図５（Ａ）に示すような構造にする。ここで、シリコン
酸化膜１４はストッパとしての機能が十分であるため、
全面が露出するまで研磨を続けることが可能である。
酸化膜１７上にポリシリコン膜１８をＣＶＤ法によって
堆積させ段差を埋め込み、その後、ポリシリコン膜１８
の表面を研磨して平坦にする。そして、図４（Ｂ）に示
すように、なお、本実施例では、ポリシリコンを用いた
がＢＰＳＧ，ＰＳＧなどの不純物ドープ酸化シリコンで
もよい。このポリシリコン膜１８の研磨面に、他のシリ
コン基板である第２支持基板１９を貼り合わせる。その
後、第１支持基板１３を裏面から研磨し、ストッパとし
てのシリコン酸化膜１４が露出したときに研磨を止め、
図５（Ａ）に示すような構造にする。ここで、シリコン
酸化膜１４はストッパとしての機能が十分であるため、
全面が露出するまで研磨を続けることが可能である。
【００１８】次に、シリコン酸化膜１４及びＳｉＯ2膜
１２を除去し、ポリシリコン膜１５を除去しないような
エッチング選択比をとれるウェットエッチング（例えば
フッ酸溶液を用いる）を行って、図５（Ｂ）に示すよう
にポリシリコン膜１５でエッチングを止める。このた
め、ポリシリコン膜１５の下のシリコン酸化膜１７が消
失されることが防止でき、次工程でのシリコン基板１１
の研磨でのストッパとしてシリコン酸化膜１７を用いる
ことができる。図５（Ｃ）は、シリコン基板１１をシリ
コン酸化膜１７が露出するまで研磨を行って単結晶シリ
コンでなるＳＯＩ層１１Ｂを形成した状態を示してい
る。なお、本実施例によれば、図５（Ｂ）の状態ですで
にシリコン基板１１はかなり薄く且つ均一になっている
ため、シリコン酸化膜１７の露出は、略同時に起り、均
一な膜厚のＳＯＩ層１１Ｂが形成できる。
１２を除去し、ポリシリコン膜１５を除去しないような
エッチング選択比をとれるウェットエッチング（例えば
フッ酸溶液を用いる）を行って、図５（Ｂ）に示すよう
にポリシリコン膜１５でエッチングを止める。このた
め、ポリシリコン膜１５の下のシリコン酸化膜１７が消
失されることが防止でき、次工程でのシリコン基板１１
の研磨でのストッパとしてシリコン酸化膜１７を用いる
ことができる。図５（Ｃ）は、シリコン基板１１をシリ
コン酸化膜１７が露出するまで研磨を行って単結晶シリ
コンでなるＳＯＩ層１１Ｂを形成した状態を示してい
る。なお、本実施例によれば、図５（Ｂ）の状態ですで
にシリコン基板１１はかなり薄く且つ均一になっている
ため、シリコン酸化膜１７の露出は、略同時に起り、均
一な膜厚のＳＯＩ層１１Ｂが形成できる。
【００１９】以上、実施例について説明したが、この発
明は、これに限定されるものではなく、構成の要旨に付
随する各種の設計変更，材料変更が可能である。
明は、これに限定されるものではなく、構成の要旨に付
随する各種の設計変更，材料変更が可能である。
【００２０】例えば、上記実施例においては、図１
（Ｃ）に示したように、第１支持基板１３にシリコン酸
化膜１４を形成したが、図６に示すように、シリコン基
板１１側に形成しても勿論よい。
（Ｃ）に示したように、第１支持基板１３にシリコン酸
化膜１４を形成したが、図６に示すように、シリコン基
板１１側に形成しても勿論よい。
【００２１】
【発明の効果】以上の説明から明らかなように、この発
明によればＳＯＩ層の膜層を基板（ウェハ）面内で均一
にする効果がある。また、貼り合わせによってＳＯＩを
形成するため結晶欠陥の少ない半導体基板を形成するこ
とが可能になる。
明によればＳＯＩ層の膜層を基板（ウェハ）面内で均一
にする効果がある。また、貼り合わせによってＳＯＩを
形成するため結晶欠陥の少ない半導体基板を形成するこ
とが可能になる。
【図１】（Ａ）〜（Ｃ）はこの発明の実施例を示す工程
断面図。
断面図。
【図２】（Ａ）〜（Ｃ）はこの発明の実施例を示す工程
断面図。
断面図。
【図３】（Ａ）〜（Ｃ）はこの発明の実施例を示す工程
断面図。
断面図。
【図４】（Ａ）及び（Ｂ）はこの発明の実施例を示す工
程断面図。
程断面図。
【図５】（Ａ）〜（Ｃ）はこの発明の実施例を示す工程
断面図。
断面図。
【図６】この発明の他の実施例を示す要部断面図。
【図７】従来例の要部断面図。
【図８】従来例の要部断面図。
【図９】従来例の要部断面図。
１１…シリコン基板（単結晶半導体基板） １１Ａ…トレンチ（凹部） １１Ｂ…ＳＯＩ層 １２…ＳｉＯ2膜（充填物） １３…第１支持基板 １４…シリコン酸化膜（絶縁膜） １５…ポリシリコン膜（エッチングストッパ層） １６Ａ，１６Ｂ…段差 １７…シリコン酸化膜 １８…ポリシリコン膜（材料膜） １９…第２支持基板
Claims (5)
- 【請求項１】 単結晶半導体基板の表面に凹部を形成
し、該凹部に絶縁物でなる充填物を埋め込んだ後、表面
を絶縁膜で覆った支持基板を該単結晶半導体基板の表面
に貼り合わせ、当該単結晶半導体基板の裏面を前記充填
物に達するまで研磨して単結晶島領域を形成することを
特徴とする半導体基板の製造方法。 - 【請求項２】 単結晶半導体基板の表面に凹部を形成
し、該凹部に絶縁物でなる充填物を埋め込む工程と、 表面を絶縁膜で覆った第１支持基板を該単結晶半導体基
板の表面に貼り合わせる工程と、 前記単結晶半導体基板の裏面を前記充填物に達するまで
研磨する工程と、 前記単結晶半導体基板の研磨面にデバイス形成領域を画
成するための段差を形成し、該研磨面及び段差面に沿っ
て表面に研磨ストッパとしての酸化膜を形成する工程
と、 前記段差及び前記研磨面上に材料膜を付着させ、該材料
膜表面を平坦化する工程と、 前記材料膜表面に第２支持基板を貼り合わせる工程と、 前記第１支持基板側を前記絶縁膜に達するまで研磨する
工程と、 前記絶縁膜及び前記充填物をエッチングして除去する工
程と、 前記エッチングにより露出した単結晶半導体基板を前記
酸化膜に達するまで研磨して単結晶島領域を形成する工
程と、を備えたことを特徴とする半導体基板の製造方
法。 - 【請求項３】 前記充填物及び前記絶縁膜は酸化シリコ
ンでなる請求項２記載の半導体基板の製造方法。 - 【請求項４】 前記材料膜は不純物をドープした酸化シ
リコンでなる請求項２記載の半導体基板の製造方法。 - 【請求項５】 前記単結晶半導体基板の裏面を前記充填
物に達するまで研磨する工程の後に、該充填物の一部を
表面よりエッチング除去しこの除去した部分に前記充填
物とエッチング選択比をとれる材料でなるエッチングス
トッパ層を埋め込む工程を備え、前記酸化膜を形成した
際に、前記充填物と該酸化膜との間にストッパ層が介在
するようにした請求項２記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072994A JPH07231036A (ja) | 1994-02-18 | 1994-02-18 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072994A JPH07231036A (ja) | 1994-02-18 | 1994-02-18 | 半導体基板の製造方法 |
Publications (1)
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| JPH07231036A true JPH07231036A (ja) | 1995-08-29 |
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| JP2072994A Pending JPH07231036A (ja) | 1994-02-18 | 1994-02-18 | 半導体基板の製造方法 |
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| JP (1) | JPH07231036A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388287B1 (ko) * | 1999-06-07 | 2003-06-19 | 앰코 테크놀로지 코리아 주식회사 | 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조방법 |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| KR100474075B1 (ko) * | 1997-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 접합형반도체기판제조방법 |
| JP2006332478A (ja) * | 2005-05-30 | 2006-12-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| KR100668808B1 (ko) * | 2000-06-01 | 2007-01-16 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| CN102122658B (zh) | 2010-01-11 | 2013-03-20 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
| CN103247568A (zh) * | 2013-05-14 | 2013-08-14 | 上海新傲科技股份有限公司 | 带有图形化绝缘埋层的衬底的制作方法 |
| CN107457689A (zh) * | 2017-10-03 | 2017-12-12 | 德清晶生光电科技有限公司 | 用于单面打磨的游星轮 |
-
1994
- 1994-02-18 JP JP2072994A patent/JPH07231036A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474075B1 (ko) * | 1997-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 접합형반도체기판제조방법 |
| KR100388287B1 (ko) * | 1999-06-07 | 2003-06-19 | 앰코 테크놀로지 코리아 주식회사 | 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조방법 |
| KR100668808B1 (ko) * | 2000-06-01 | 2007-01-16 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| US6884693B2 (en) | 2002-07-05 | 2005-04-26 | Samsung Electronics Co., Ltd. | Silicon-on-insulator wafer and method of manufacturing the same |
| KR100498446B1 (ko) * | 2002-07-05 | 2005-07-01 | 삼성전자주식회사 | Ｓｏｉ웨이퍼 및 그의 제조방법 |
| JP2006332478A (ja) * | 2005-05-30 | 2006-12-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN102122658B (zh) | 2010-01-11 | 2013-03-20 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
| CN103247568A (zh) * | 2013-05-14 | 2013-08-14 | 上海新傲科技股份有限公司 | 带有图形化绝缘埋层的衬底的制作方法 |
| CN107457689A (zh) * | 2017-10-03 | 2017-12-12 | 德清晶生光电科技有限公司 | 用于单面打磨的游星轮 |
| CN107457689B (zh) * | 2017-10-03 | 2024-04-05 | 德清晶生光电科技有限公司 | 用于单面打磨的游星轮 |
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