JPH0723266Y2 - 光プリンタの発光素子駆動回路 - Google Patents
光プリンタの発光素子駆動回路Info
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- JPH0723266Y2 JPH0723266Y2 JP1989024463U JP2446389U JPH0723266Y2 JP H0723266 Y2 JPH0723266 Y2 JP H0723266Y2 JP 1989024463 U JP1989024463 U JP 1989024463U JP 2446389 U JP2446389 U JP 2446389U JP H0723266 Y2 JPH0723266 Y2 JP H0723266Y2
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- 230000003287 optical effect Effects 0.000 title claims description 18
- 101100386054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CYS3 gene Proteins 0.000 description 7
- 101150035983 str1 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Description
【考案の詳細な説明】 （イ） 産業上の利用分野 この考案は、LED（発光ダイオード）等の発光素子を用
いた光プリンタの発光素子駆動回路に関する。
いた光プリンタの発光素子駆動回路に関する。
（ロ） 従来の技術 LEDアレイヘッドは、絶縁基板上にLEDアレイチップを複
数個直列に配してなるもので、各LEDアレイチップ上に
は、Ｎ個（例えば64個）のLEDが列状に形成されてい
る。このLEDアレイヘッドを用いた光プリンタの駆動回
路としては、例えば第５図に示す回路が知られている。
数個直列に配してなるもので、各LEDアレイチップ上に
は、Ｎ個（例えば64個）のLEDが列状に形成されてい
る。このLEDアレイヘッドを用いた光プリンタの駆動回
路としては、例えば第５図に示す回路が知られている。
第５図の駆動回路は、いわゆるマトリクス方式と呼ばれ
るもので、各LEDアレイチップを１つ１つのブロックBi
（ｉ＝１、…、ｎ）に対応させている。各LEDブロックB
iのLEDL1、…、L64は、ブロック毎にカソードが共通接
続され、ブロック選択回路12よりのブロック信号VK1、V
K2、…で時分割的にブロック選択される。
るもので、各LEDアレイチップを１つ１つのブロックBi
（ｉ＝１、…、ｎ）に対応させている。各LEDブロックB
iのLEDL1、…、L64は、ブロック毎にカソードが共通接
続され、ブロック選択回路12よりのブロック信号VK1、V
K2、…で時分割的にブロック選択される。
また、各LEDブロックBiのLEDL1、…、L64は、１個の駆
動IC13により入力データに応じて点灯駆動される。その
ため、LEDブロックB1、B2、…の各LEDL1、…、L64のア
ノードは、他のブロックに対応するアノードと共通接続
されている。もっとも、LEDブロックB1が載置され、各
カソード間が接続されるパターンが形成される基板にお
いて、各層配線を避け、容易にパターンの引廻し行うた
め、アノードの接続は、互いに隣接するブロック間で正
逆正逆…と交互に対応させている。例えば、ブロックB1
のLEDL1のアノードは、ブロックB2のLEDL64、ブロックB
3のLEDL1のアノードに接続され、ブロックB1のLEDL64の
アノードは、ブロックB2のLEDL1のアノード、ブロックB
3のLEDL64のアノードにそれぞれ接続されている。
動IC13により入力データに応じて点灯駆動される。その
ため、LEDブロックB1、B2、…の各LEDL1、…、L64のア
ノードは、他のブロックに対応するアノードと共通接続
されている。もっとも、LEDブロックB1が載置され、各
カソード間が接続されるパターンが形成される基板にお
いて、各層配線を避け、容易にパターンの引廻し行うた
め、アノードの接続は、互いに隣接するブロック間で正
逆正逆…と交互に対応させている。例えば、ブロックB1
のLEDL1のアノードは、ブロックB2のLEDL64、ブロックB
3のLEDL1のアノードに接続され、ブロックB1のLEDL64の
アノードは、ブロックB2のLEDL1のアノード、ブロックB
3のLEDL64のアノードにそれぞれ接続されている。
駆動IC13は、64ビットのシフトレジスタ、ラッチ回路、
ドライブ回路を備えている。クロック信号CLKがシフト
レジスタに加えられるごとにシリアルデータDIがシフト
入力され、64個のビットデータが入力されると、これら
のビットデータがラッチ信号LAでパラレル的にラッチ回
路にラッチされ、さらにストローブ信号STRがドライブ
回路に入力されると、ラッチ回路のラッチデータがLEDL
1、…、L64に出力され、ブロック信号VKiにより選択さ
れているブロックBiのLEDL1、…、L64が点灯する。
ドライブ回路を備えている。クロック信号CLKがシフト
レジスタに加えられるごとにシリアルデータDIがシフト
入力され、64個のビットデータが入力されると、これら
のビットデータがラッチ信号LAでパラレル的にラッチ回
路にラッチされ、さらにストローブ信号STRがドライブ
回路に入力されると、ラッチ回路のラッチデータがLEDL
1、…、L64に出力され、ブロック信号VKiにより選択さ
れているブロックBiのLEDL1、…、L64が点灯する。
（ハ） 考案が解決しようとする課題 LEDアレイチップは、１つ１つのLEDアレイチップ間の光
出力のばらつきが有するため、第５図に示す駆動回路
は、各LEDブロックBiの共通接続されたカソードに、そ
れぞれ抵抗R1（ｉ＝１、…、ｎ）を設けて、各LEDブロ
ックBiの光出力を均一に補正している。
出力のばらつきが有するため、第５図に示す駆動回路
は、各LEDブロックBiの共通接続されたカソードに、そ
れぞれ抵抗R1（ｉ＝１、…、ｎ）を設けて、各LEDブロ
ックBiの光出力を均一に補正している。
しかし、LEDアレイチップ間に光出力のばらつきがある
ばかりでなく、一つのLEDアレイチップ内のLEDについて
も光出力のばらつきがある。よって、LEDアレイヘッド
全体の光出力のばらつきを完全に解消することは困難
で、現在では最大±15％のばらつきを許容することとし
ているが、印字品位が低下することは避けえない。
ばかりでなく、一つのLEDアレイチップ内のLEDについて
も光出力のばらつきがある。よって、LEDアレイヘッド
全体の光出力のばらつきを完全に解消することは困難
で、現在では最大±15％のばらつきを許容することとし
ているが、印字品位が低下することは避けえない。
この考案は、上記に鑑みてなされたもので、１つ１つの
LEDの光出力のばらつきを解消できる光プリンタの発光
素子駆動回路の提供を目的としている。
LEDの光出力のばらつきを解消できる光プリンタの発光
素子駆動回路の提供を目的としている。
（ニ） 課題を解決するための手段及び作用 上記課題を解決するため、この考案の光プリンタの発光
素子駆動回路は、複数個の発光素子が列設され、発光素
子をＮ個ずつの複数個のブロックに分け、各ブロック毎
に各発光素子の第１の電極を共通に接続し、隣接するブ
ロック間で、一方のブロックの左端からｉ番目（ｉ＝
１、２…、Ｎ）の発光素子の第２の電極と、他方のブロ
ックの右端からｉ番目の発光素子の第２の電極を交互に
接続した発光素子列と、前記発光素子列の各ブロックの
第１電極の共通接続点に、ブロック選択信号を与えるブ
ロック選択回路と、左端ブロックの各発光素子の第２電
極に、入力データに応じた発光素子選択信号を与える第
１の発光素子駆動用ICと、右端ブロックの各発光素子の
第２電極に、入力データに応じた発光素子選択信号を前
記第１の発光素子駆動ICの発光素子選択信号とは交互の
タイミングで与える第２の発光素子駆動用ICと、各ブロ
ックの各発光素子の光量のバラツキを補正するための補
正データを記憶する記憶回路と、この記憶回路に記憶さ
れている補正データに基づき、前記発光素子選択信号
に、各発光素子毎に光量を補正するための信号を与える
補正回路とを備えてなることを特徴とするものである。
素子駆動回路は、複数個の発光素子が列設され、発光素
子をＮ個ずつの複数個のブロックに分け、各ブロック毎
に各発光素子の第１の電極を共通に接続し、隣接するブ
ロック間で、一方のブロックの左端からｉ番目（ｉ＝
１、２…、Ｎ）の発光素子の第２の電極と、他方のブロ
ックの右端からｉ番目の発光素子の第２の電極を交互に
接続した発光素子列と、前記発光素子列の各ブロックの
第１電極の共通接続点に、ブロック選択信号を与えるブ
ロック選択回路と、左端ブロックの各発光素子の第２電
極に、入力データに応じた発光素子選択信号を与える第
１の発光素子駆動用ICと、右端ブロックの各発光素子の
第２電極に、入力データに応じた発光素子選択信号を前
記第１の発光素子駆動ICの発光素子選択信号とは交互の
タイミングで与える第２の発光素子駆動用ICと、各ブロ
ックの各発光素子の光量のバラツキを補正するための補
正データを記憶する記憶回路と、この記憶回路に記憶さ
れている補正データに基づき、前記発光素子選択信号
に、各発光素子毎に光量を補正するための信号を与える
補正回路とを備えてなることを特徴とするものである。
よって、この考案の光プリンタの発光素子駆動回路で
は、個々の発光素子の光出力を実測するなどして、補正
データを決定し、これを記憶回路に保持しておき、この
補正データに基づいて個々の発光素子の通電時間、電流
値等を制御して、光出力を均一に補正する。
は、個々の発光素子の光出力を実測するなどして、補正
データを決定し、これを記憶回路に保持しておき、この
補正データに基づいて個々の発光素子の通電時間、電流
値等を制御して、光出力を均一に補正する。
（ホ） 実施例 この考案の一実施例を第１図乃至第４図に基づいて以下
に説明する。
に説明する。
第１図は、この実施例光プリンタのLED駆動回路（以下
単に駆動回路という）の全体構成を示す図である。この
実施例駆動回路は、いわゆるマトリクス方式を採用して
いる。B1、B2、…、Bnは、それぞれ64個のLEDL1、…、L
64に構成されるブロックであり、ここでは、１つのブロ
ックがそのまま１つのLEDアレイチップに対応してい
る。
単に駆動回路という）の全体構成を示す図である。この
実施例駆動回路は、いわゆるマトリクス方式を採用して
いる。B1、B2、…、Bnは、それぞれ64個のLEDL1、…、L
64に構成されるブロックであり、ここでは、１つのブロ
ックがそのまま１つのLEDアレイチップに対応してい
る。
各ブロックB1、…、Bnにおいて、LEDL1、…、L64の共通
に接続され、ブロック選択回路２のブロック信号VK1、V
K2、…、VKnにより時分割的にブロック選択される。ま
た、各ブロックB1、…、Bnの各LEDL1、…、L64のアノー
ドは、他のブロックの対応するLEDのアノードと共通に
接続されている。この場合もアノードの接続は互いに隣
接するブロック間で、正逆正逆…と交互に対応するよう
になっている。例えば、ブロックB1のLEDL1のアノード
は、ブロックB2のLEDL64、ブロックB3のLEDL1、…のア
ノードに接続され、ブロックB1のLEDL64のアノードは、
ブロックB2のLEDL1のアノード、ブロックB3のLEDL64の
アノード、…にそれぞれ接続されている。
に接続され、ブロック選択回路２のブロック信号VK1、V
K2、…、VKnにより時分割的にブロック選択される。ま
た、各ブロックB1、…、Bnの各LEDL1、…、L64のアノー
ドは、他のブロックの対応するLEDのアノードと共通に
接続されている。この場合もアノードの接続は互いに隣
接するブロック間で、正逆正逆…と交互に対応するよう
になっている。例えば、ブロックB1のLEDL1のアノード
は、ブロックB2のLEDL64、ブロックB3のLEDL1、…のア
ノードに接続され、ブロックB1のLEDL64のアノードは、
ブロックB2のLEDL1のアノード、ブロックB3のLEDL64の
アノード、…にそれぞれ接続されている。
ブロックB1のLEDL1、…、L64のアノードは、それぞれ駆
動IC3-1の出力端子O1、…、O64に接続される。一方、ブ
ロックBnのLEDL1、…、L64のアノードは、それぞれ駆動
IC3-2の出力端子O1、…、O64に接続されている。上述の
ように各ブロックB1、…、BnのLEDL1、…、L64は、正逆
交互に逆に接続されるため、駆動ICが一つの場合には、
データをブロック時間順次の選択に同期して正逆交互の
配列としなければならない。そのため駆動ICに１ブロッ
ク毎にデータを正方向、逆方向に入力させなければなら
ず、駆動回路が複雑化してしまう。そこで、この実施例
駆動回路では、２つの駆動IC3-1、3-2を備え、正方向側
を駆動IC3-1に、逆方向側を駆動IC3-2に相当させ、上記
問題を解決している。
動IC3-1の出力端子O1、…、O64に接続される。一方、ブ
ロックBnのLEDL1、…、L64のアノードは、それぞれ駆動
IC3-2の出力端子O1、…、O64に接続されている。上述の
ように各ブロックB1、…、BnのLEDL1、…、L64は、正逆
交互に逆に接続されるため、駆動ICが一つの場合には、
データをブロック時間順次の選択に同期して正逆交互の
配列としなければならない。そのため駆動ICに１ブロッ
ク毎にデータを正方向、逆方向に入力させなければなら
ず、駆動回路が複雑化してしまう。そこで、この実施例
駆動回路では、２つの駆動IC3-1、3-2を備え、正方向側
を駆動IC3-1に、逆方向側を駆動IC3-2に相当させ、上記
問題を解決している。
第２図（ａ）（ｂ）は、駆動IC3-1（3-2）の構成を説明
するためのブロック図である。この駆動IC3-1は、デー
タを記憶するシフトレジスタ31を備えている〔第２図
（ａ）参照〕。このシフトレジスタ31は、フリップフロ
ップF1、…、F64を縦続接続してなるものであり、クロ
ックCLK信号に同期して、端子DATAよりシリアルにデー
タに入力される。各フリップフロップF1、…、F64の出
力は、ラッチ信号LAによりラッチ回路32（l1、…、
l64）に保持され、出力回路33（D1、…、D64）に入力さ
れる。各出力回路D1、…、D64の出力は、出力端子O1、
…、O64よりそれぞれ駆動IC3-1外部に出力される。
するためのブロック図である。この駆動IC3-1は、デー
タを記憶するシフトレジスタ31を備えている〔第２図
（ａ）参照〕。このシフトレジスタ31は、フリップフロ
ップF1、…、F64を縦続接続してなるものであり、クロ
ックCLK信号に同期して、端子DATAよりシリアルにデー
タに入力される。各フリップフロップF1、…、F64の出
力は、ラッチ信号LAによりラッチ回路32（l1、…、
l64）に保持され、出力回路33（D1、…、D64）に入力さ
れる。各出力回路D1、…、D64の出力は、出力端子O1、
…、O64よりそれぞれ駆動IC3-1外部に出力される。
一方、駆動IC3-1は、第２図（ｂ）に示すように４ビッ
トの補正データCDATA0〜３のためのシフトレジスタ34を
備えており、フリップフロップFC1、…、FC64により構
成される。シフトレジスタ34の補正データはラッチLA信
号によりラッチ回路35（lc1、…、lc64）に保持され
る。ラッチ回路35よりのデータは、それぞれ対応する通
電時間補正回路36（C1、…、C64）に、ストローブSTR1
信号と共に入力される。そして、各通電時間補正回路
C1、…、C64よりの出力信号CS1、…、CS64は、それぞれ
対応する出力回路D1、…、D64に入力される。なお、シ
フトレジスタ34にはクロックCCLK信号に同期してデータ
CDATA0〜３が入力される。この実施例では、クロックCC
LK信号は先のクロックCLK信号をそのまま使用してい
る。
トの補正データCDATA0〜３のためのシフトレジスタ34を
備えており、フリップフロップFC1、…、FC64により構
成される。シフトレジスタ34の補正データはラッチLA信
号によりラッチ回路35（lc1、…、lc64）に保持され
る。ラッチ回路35よりのデータは、それぞれ対応する通
電時間補正回路36（C1、…、C64）に、ストローブSTR1
信号と共に入力される。そして、各通電時間補正回路
C1、…、C64よりの出力信号CS1、…、CS64は、それぞれ
対応する出力回路D1、…、D64に入力される。なお、シ
フトレジスタ34にはクロックCCLK信号に同期してデータ
CDATA0〜３が入力される。この実施例では、クロックCC
LK信号は先のクロックCLK信号をそのまま使用してい
る。
さて、４はROMを内蔵した４ビットのCPUである（第１図
参照）。このROMには、各ブロックB1、…、BnのLEDL1、
…、L64に対する補正データ（CDATA0〜３）が記憶され
ている。CPU4は、コントロールCTL信号に基づいて、そ
の時選択されているブロックについての補正データCDAT
A0〜３を、クロックCLK信号に同期して、駆動IC3-1及び
3-2に出力する。
参照）。このROMには、各ブロックB1、…、BnのLEDL1、
…、L64に対する補正データ（CDATA0〜３）が記憶され
ている。CPU4は、コントロールCTL信号に基づいて、そ
の時選択されているブロックについての補正データCDAT
A0〜３を、クロックCLK信号に同期して、駆動IC3-1及び
3-2に出力する。
次に、実施例駆動回路の動作を説明する。まず、クロッ
クCLK信号に同期して、ブロックB1に対応するデータDAT
Aが駆動IC3-1（3-2）入力されていく（第３図参照）。
この少し前にコントロールCTL信号がCPU4に入力され、
やはりブロックB1に対応する補正データCDATA0〜３が、
駆動IC3-1、3-2に入力されている。そして、ラッチLA信
号が駆動IC3-1、3-2に入力され、シフトレジスタ31のデ
ータがラッチ回路32に保持されるとともに、補正データ
もラッチ回路35に保持される。また、VK1信号が“Ｌ（L
ow）”となり、ブロックB1が選択される。
クCLK信号に同期して、ブロックB1に対応するデータDAT
Aが駆動IC3-1（3-2）入力されていく（第３図参照）。
この少し前にコントロールCTL信号がCPU4に入力され、
やはりブロックB1に対応する補正データCDATA0〜３が、
駆動IC3-1、3-2に入力されている。そして、ラッチLA信
号が駆動IC3-1、3-2に入力され、シフトレジスタ31のデ
ータがラッチ回路32に保持されるとともに、補正データ
もラッチ回路35に保持される。また、VK1信号が“Ｌ（L
ow）”となり、ブロックB1が選択される。
ストローブSTR1信号は、第３図及び第４図（ｂ）に示す
ような４つのパルスP0〜P3からなるもので、各パルスP0
〜P3の時間幅比は、8:4:2:1とされている。なお、この
時駆動IC3-2には、STR2信号が入力されないので、駆動I
C3-2に入力されたDATA、CDATA0〜３は結局無効となって
しまう。
ような４つのパルスP0〜P3からなるもので、各パルスP0
〜P3の時間幅比は、8:4:2:1とされている。なお、この
時駆動IC3-2には、STR2信号が入力されないので、駆動I
C3-2に入力されたDATA、CDATA0〜３は結局無効となって
しまう。
一方、補正データはCDATA0〜３の内容は、第４図（ａ）
に示すようになっている。例えばLEDL1に対応する補正
データｉは、CDATA0〜３のいずれもが、“Ｈ（High）”
になっている。そこで、通電時間補正回路C1は、第４図
（ｂ）に示すように、STR1信号のP0〜P3をそのままCS1
信号として、出力回路D1に送り、出力回路D1は、STR1信
号のP0〜P3に対応する時間（15＝８＋４＋２＋１）、LE
DL1を点灯駆動する。
に示すようになっている。例えばLEDL1に対応する補正
データｉは、CDATA0〜３のいずれもが、“Ｈ（High）”
になっている。そこで、通電時間補正回路C1は、第４図
（ｂ）に示すように、STR1信号のP0〜P3をそのままCS1
信号として、出力回路D1に送り、出力回路D1は、STR1信
号のP0〜P3に対応する時間（15＝８＋４＋２＋１）、LE
DL1を点灯駆動する。
また、LEDL2に対応する補正データiiは、CDATA1、３の
みが“H"になっており、通電時間補正回路C2は、第４図
（ｂ）に示すようにSTR信号のP1、P3のみをCS1信号とし
て、出力回路D2に送り、出力回路D2は、STR1信号のP1、
P2に対応する時間（５＝４＋１）、LEDL2を点灯駆動す
る。
みが“H"になっており、通電時間補正回路C2は、第４図
（ｂ）に示すようにSTR信号のP1、P3のみをCS1信号とし
て、出力回路D2に送り、出力回路D2は、STR1信号のP1、
P2に対応する時間（５＝４＋１）、LEDL2を点灯駆動す
る。
STR1信号が入力され、ブロックB1のLEDL1、…、L64が点
灯駆動されている間、駆動IC3-2（3-1）のシフトレジス
タ31には、ブロックB2に対応するDATAが入力される（第
３図参照）。また、CPU4にはCTL信号が入力され、ブロ
ックB2に対応するCDATA0〜３が駆動IC3-2（3-1）に送ら
れる。そして、DATA、CDATA0〜３がLA信号でそれぞれラ
ッチ回路32、35に保持される。さらにブロック信号VK2
が“L"になると共に、駆動IC3-2にはSTR2信号が入力さ
れ、先と同様ブロックB2のLEDL1、…、L64がそれぞれCD
ATA0〜３に基づいて通電時間が補正された状況で点灯駆
動される。
灯駆動されている間、駆動IC3-2（3-1）のシフトレジス
タ31には、ブロックB2に対応するDATAが入力される（第
３図参照）。また、CPU4にはCTL信号が入力され、ブロ
ックB2に対応するCDATA0〜３が駆動IC3-2（3-1）に送ら
れる。そして、DATA、CDATA0〜３がLA信号でそれぞれラ
ッチ回路32、35に保持される。さらにブロック信号VK2
が“L"になると共に、駆動IC3-2にはSTR2信号が入力さ
れ、先と同様ブロックB2のLEDL1、…、L64がそれぞれCD
ATA0〜３に基づいて通電時間が補正された状況で点灯駆
動される。
以降、各ブロックに対応するDATA及びCDATA0〜３が駆動
IC3-1、3-2に入力され、またSTR1信号、STR2信号が駆動
IC3-1、3-2に交互に入力され、残りのブロックB3、…、
BnのLEDL1、…、L64が順次点灯駆動されていく。
IC3-1、3-2に入力され、またSTR1信号、STR2信号が駆動
IC3-1、3-2に交互に入力され、残りのブロックB3、…、
BnのLEDL1、…、L64が順次点灯駆動されていく。
なお、この実施例駆動回路では、通電時間を補正する構
成としているが、通電電流値を補正する構成としてもよ
く適宜設計変更可能である。
成としているが、通電電流値を補正する構成としてもよ
く適宜設計変更可能である。
また、上記実施例駆動回路はマトリクス方式としている
が、ブロックごとに駆動ICを設けて各ブロックのLEDを
点灯する回路構成の場合にもこの考案は適用可能であ
る。
が、ブロックごとに駆動ICを設けて各ブロックのLEDを
点灯する回路構成の場合にもこの考案は適用可能であ
る。
（ヘ） 考案の効果 以上説明したように、この考案の光プリンタの発光素子
駆動回路は、前記各発光素子の補正データを記憶する記
憶回路と、この記憶回路に記憶されている補正データに
基づき、発光素子選択回路から対応する発光素子への信
号を補正する補正回路とを備えてなることを特徴とする
ものであり、発光素子の光出力のばらつきを解消し、印
字品位を向上できる利点を有する。
駆動回路は、前記各発光素子の補正データを記憶する記
憶回路と、この記憶回路に記憶されている補正データに
基づき、発光素子選択回路から対応する発光素子への信
号を補正する補正回路とを備えてなることを特徴とする
ものであり、発光素子の光出力のばらつきを解消し、印
字品位を向上できる利点を有する。
又、複数個の発光素子をブロックに分け、各ブロックの
発光素子の一方の電極を隣接するブロック間で正逆交互
に接続し、両端のブロックをそれぞれ別個の発光素子駆
動用ICに接続してあるため、正方向側と逆方向側の発光
素子をそれぞれ別個の駆動ICに担当させることにより、
１つの駆動ICで全ての発光素子を駆動する場合に比べ
て、駆動回路を簡略化することができるだけでなく、光
プリンタの高速化に容易に対応できる。
発光素子の一方の電極を隣接するブロック間で正逆交互
に接続し、両端のブロックをそれぞれ別個の発光素子駆
動用ICに接続してあるため、正方向側と逆方向側の発光
素子をそれぞれ別個の駆動ICに担当させることにより、
１つの駆動ICで全ての発光素子を駆動する場合に比べ
て、駆動回路を簡略化することができるだけでなく、光
プリンタの高速化に容易に対応できる。
第１図は、この考案の一実施例に係る光プリンタのLED
駆動回路の構成を説明するブロック図、第２図（ａ）及
び第２図（ｂ）は、同光プリンタのLED駆動回路の駆動I
Cの構成を説明するブロック図、第３図は、同光プリン
タのLED駆動回路の動作を説明するタイムチャート、第
４図（ａ）は、同光プリンタのLED駆動回路の補正デー
タの一例を示すタイムチャート、第４図（ｂ）は、同光
プリンタのLED駆動回路の通電時間の補正を説明するタ
イムチャート、第５図は、従来の光プリンタのLED駆動
回路を説明するブロック図である。 3-1・3-2：駆動IC、4:CPU、L1・…・L64:LED、CDATA0・
…・CDATA3:補正データ。
駆動回路の構成を説明するブロック図、第２図（ａ）及
び第２図（ｂ）は、同光プリンタのLED駆動回路の駆動I
Cの構成を説明するブロック図、第３図は、同光プリン
タのLED駆動回路の動作を説明するタイムチャート、第
４図（ａ）は、同光プリンタのLED駆動回路の補正デー
タの一例を示すタイムチャート、第４図（ｂ）は、同光
プリンタのLED駆動回路の通電時間の補正を説明するタ
イムチャート、第５図は、従来の光プリンタのLED駆動
回路を説明するブロック図である。 3-1・3-2：駆動IC、4:CPU、L1・…・L64:LED、CDATA0・
…・CDATA3:補正データ。
Claims (1)
- 【請求項１】複数個の発光素子が列設され、発光素子を
Ｎ個ずつの複数個のブロックに分け、各ブロック毎に各
発光素子の第１の電極を共通に接続し、隣接するブロッ
ク間で、一方のブロックの左端からｉ番目（ｉ＝１、２
…、Ｎ）の発光素子の第２の電極と、他方のブロックの
右端からｉ番目の発光素子の第２の電極を交互に接続し
た発光素子列と、 前記発光素子列の各ブロックの第１電極の共通接続点
に、ブロック選択信号を与えるブロック選択回路と、 左端ブロックの各発光素子の第２電極に、入力データに
応じた発光素子選択信号を与える第１の発光素子駆動用
ICと、 右端ブロックの各発光素子の第２電極に、入力データに
応じた発光素子選択信号を前記第１の発光素子駆動ICの
発光素子選択信号とは交互のタイミングで与える第２の
発光素子駆動用ICと、 各ブロックの各発光素子の光量のバラツキを補正するた
めの補正データを記憶する記憶回路と、 この記憶回路に記憶されている補正データに基づき、前
記発光素子選択信号に、各発光素子毎に光量を補正する
ための信号を与える補正回路と、 を備えてなることを特徴とする光プリンタの発光素子駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989024463U JPH0723266Y2 (ja) | 1989-03-03 | 1989-03-03 | 光プリンタの発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989024463U JPH0723266Y2 (ja) | 1989-03-03 | 1989-03-03 | 光プリンタの発光素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02115450U JPH02115450U (ja) | 1990-09-14 |
| JPH0723266Y2 true JPH0723266Y2 (ja) | 1995-05-31 |
Family
ID=31244331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989024463U Expired - Lifetime JPH0723266Y2 (ja) | 1989-03-03 | 1989-03-03 | 光プリンタの発光素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0723266Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5420438B2 (ja) * | 2010-01-19 | 2014-02-19 | 旭化成ホームプロダクツ株式会社 | 電子レンジ調理用バッグ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0825300B2 (ja) * | 1983-06-24 | 1996-03-13 | キヤノン株式会社 | 画像形成装置 |
| JPS6026854U (ja) * | 1983-08-01 | 1985-02-23 | 沖電気工業株式会社 | 光プリントヘツド |
| JPS60254873A (ja) * | 1984-05-31 | 1985-12-16 | Hitachi Ltd | 発光素子を用いた画像記録装置 |
-
1989
- 1989-03-03 JP JP1989024463U patent/JPH0723266Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02115450U (ja) | 1990-09-14 |
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