JPH07234805A - 複数の中央処理装置の同時デバッグ方法 - Google Patents
複数の中央処理装置の同時デバッグ方法Info
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- JPH07234805A JPH07234805A JP6022931A JP2293194A JPH07234805A JP H07234805 A JPH07234805 A JP H07234805A JP 6022931 A JP6022931 A JP 6022931A JP 2293194 A JP2293194 A JP 2293194A JP H07234805 A JPH07234805 A JP H07234805A
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- debug
- board
- memory
- program
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Abstract
(57)【要約】
【目的】 CPUボード同士が遠くに離れた場所に配置され
ていても、容易に複数 CPUボードが同時デバッグできる
方式を構成する。 【構成】プログラムP1〜Pmを内蔵しこのプログラムP1〜
Pmで動作するCPU ボード21〜2nと、メモリの一部に共通
メモリを有するメモリボード31〜3nと、共通メモリにア
クセス可能な通信ボード51〜5nと、を備えてなる制御装
置11〜1nが通信回線７を介して複数組接続されてなるプ
ロセス制御監視装置において、制御装置11は、この制御
装置11の共通メモリにアクセス可能なインタフェースボ
ード41とこのインタフェースボード41を介して接続され
る端末装置８とを備え、この端末装置８からの操作によ
ってプロセス制御監視装置の任意の制御装置11〜1nをデ
バッグする。
ていても、容易に複数 CPUボードが同時デバッグできる
方式を構成する。 【構成】プログラムP1〜Pmを内蔵しこのプログラムP1〜
Pmで動作するCPU ボード21〜2nと、メモリの一部に共通
メモリを有するメモリボード31〜3nと、共通メモリにア
クセス可能な通信ボード51〜5nと、を備えてなる制御装
置11〜1nが通信回線７を介して複数組接続されてなるプ
ロセス制御監視装置において、制御装置11は、この制御
装置11の共通メモリにアクセス可能なインタフェースボ
ード41とこのインタフェースボード41を介して接続され
る端末装置８とを備え、この端末装置８からの操作によ
ってプロセス制御監視装置の任意の制御装置11〜1nをデ
バッグする。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路を介して接続さ
れた複数組の制御装置の複数の中央処理装置を同時にデ
バッグする方法に関する。
れた複数組の制御装置の複数の中央処理装置を同時にデ
バッグする方法に関する。
【０００２】
【従来の技術】従来行われている異なる中央処理装置
（以下中央処理装置をCPU ボードと略称する）のデバッ
グ方法、特に異なる制御装置上のプログラムが相互に関
連を持ちながら動作する場合の CPUボードのデバッグ方
法は、 Ａ．個々に、別々に制御装置をデバッグした後に複数組
の制御装置を組み合わせる。
（以下中央処理装置をCPU ボードと略称する）のデバッ
グ方法、特に異なる制御装置上のプログラムが相互に関
連を持ちながら動作する場合の CPUボードのデバッグ方
法は、 Ａ．個々に、別々に制御装置をデバッグした後に複数組
の制御装置を組み合わせる。
【０００３】Ｂ．被デバッグプログラムに時刻情報をい
れたトレース処理を組み込む。 Ｃ．デバッガ（例えば、インサーキットエミュレータIC
E 等）をデバッグするCPU ボードの台数分用意して、同
期をとりながらデバッグを行う。 などの方法でデバッグが行なわれていた。
れたトレース処理を組み込む。 Ｃ．デバッガ（例えば、インサーキットエミュレータIC
E 等）をデバッグするCPU ボードの台数分用意して、同
期をとりながらデバッグを行う。 などの方法でデバッグが行なわれていた。
【０００４】
【発明が解決しようとする課題】しかしながら、Ａの方
法では、最終的に組み合わせが必要な CPUボードが遠い
場所に配置されているとき、異常が発生するとその解決
に時間がかかる。Ｂの方法では、途中でプログラムを止
めたり、パッチ（仮修正）ができないため、デバッグ効
率が悪く、またＣの方法では、それぞれにデバッガを用
意する必要があり、コストがかかる。Ａ〜Ｃのいずれの
方法をとっても、 CPUボード同士が遠く離れた場所に配
置されているときは、同時にデバッグすることは困難で
ある。
法では、最終的に組み合わせが必要な CPUボードが遠い
場所に配置されているとき、異常が発生するとその解決
に時間がかかる。Ｂの方法では、途中でプログラムを止
めたり、パッチ（仮修正）ができないため、デバッグ効
率が悪く、またＣの方法では、それぞれにデバッガを用
意する必要があり、コストがかかる。Ａ〜Ｃのいずれの
方法をとっても、 CPUボード同士が遠く離れた場所に配
置されているときは、同時にデバッグすることは困難で
ある。
【０００５】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、 CPUボ
ード同士が遠くに離れた場所に配置されていても、容易
に複数ＣＰＵボードが同時デバッグできる方法を提供す
ることにある。
のであり、その目的は前記した課題を解決して、 CPUボ
ード同士が遠くに離れた場所に配置されていても、容易
に複数ＣＰＵボードが同時デバッグできる方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、プログラムを内蔵しこのプ
ログラムで動作する中央処理装置と、メモリの一部に共
通メモリを有するメモリボードと、共通メモリにアクセ
ス可能な通信ボードと、を備えてなる制御装置が通信回
線を介して複数組接続されてなるプロセス制御監視装置
の複数の中央処理装置の同時デバッグ方法において、こ
のプロセス制御監視装置の制御装置の内、少なくとも１
組の制御装置は、この制御装置の共通メモリにアクセス
可能なインタフェースボードとこのインタフェースボー
ドを介して接続される端末装置とを備え、この端末装置
からの操作によってプロセス制御監視装置の任意の制御
装置をデバッグするものとする。
に、第１の発明においては、プログラムを内蔵しこのプ
ログラムで動作する中央処理装置と、メモリの一部に共
通メモリを有するメモリボードと、共通メモリにアクセ
ス可能な通信ボードと、を備えてなる制御装置が通信回
線を介して複数組接続されてなるプロセス制御監視装置
の複数の中央処理装置の同時デバッグ方法において、こ
のプロセス制御監視装置の制御装置の内、少なくとも１
組の制御装置は、この制御装置の共通メモリにアクセス
可能なインタフェースボードとこのインタフェースボー
ドを介して接続される端末装置とを備え、この端末装置
からの操作によってプロセス制御監視装置の任意の制御
装置をデバッグするものとする。
【０００７】また、第２の発明においては、このプロセ
ス制御監視装置の任意の制御装置の共通メモリはインタ
フェース領域を有し、このインタフェース領域は、デバ
ッグ開始要求領域と、ブレークポイント指定領域と、停
止状態情報領域と、停止時のレジスタ格納領域と、を備
えるものとする。
ス制御監視装置の任意の制御装置の共通メモリはインタ
フェース領域を有し、このインタフェース領域は、デバ
ッグ開始要求領域と、ブレークポイント指定領域と、停
止状態情報領域と、停止時のレジスタ格納領域と、を備
えるものとする。
【０００８】
【作用】上記構成により、本発明においては、端末装置
からの操作によって、プロセス制御監視装置内の任意の
制御装置のメモリにアクセスすることが可能であるた
め、被デバッグプログラムに直接関係ないデバッグプロ
グラムを予め当該制御装置の CPUボードに組み込み、共
通メモリを経由してインタフェースすることにより、伝
送路を介して遠く離れた制御装置のアクセスが可能とな
り、デバッグが可能となる。特に、プロセス制御監視装
置の任意の制御装置の共通メモリのインタフェース領域
に、デバッグ開始要求領域と、ブレークポイント指定領
域と、停止状態情報領域と、停止時のレジスタ格納領域
と、を備えることにより、異なる制御装置間での同期を
とったデバッグが可能となる。
からの操作によって、プロセス制御監視装置内の任意の
制御装置のメモリにアクセスすることが可能であるた
め、被デバッグプログラムに直接関係ないデバッグプロ
グラムを予め当該制御装置の CPUボードに組み込み、共
通メモリを経由してインタフェースすることにより、伝
送路を介して遠く離れた制御装置のアクセスが可能とな
り、デバッグが可能となる。特に、プロセス制御監視装
置の任意の制御装置の共通メモリのインタフェース領域
に、デバッグ開始要求領域と、ブレークポイント指定領
域と、停止状態情報領域と、停止時のレジスタ格納領域
と、を備えることにより、異なる制御装置間での同期を
とったデバッグが可能となる。
【０００９】
【実施例】図１は本発明による一実施例のプロセス制御
監視装置の概念を説明する全体構成図、図２は制御装置
のボード上のプログラムの構成図、図３はデバッグ操作
端末装置と CPUボードとのコマンドの流れを示す説明図
である。図１において、プロセス制御監視装置は、複数
組の制御装置11〜1nが通信ボード51〜5nを介して通信回
線７に接続されている。各制御装置11 (12〜1n) は、少
なくとも、それぞれ CPUボード21(22 〜2n) と、メモリ
(MEM) ボード31(32 〜3n) と、このメモリ(MEM) ボード
31(32 〜3n) の内、共通メモリ部にアクセス可能な通信
ボード51 (52〜5n) とから構成されている。また、図示
例では、制御装置11にメモリ(MEM) ボード31の共通メモ
リ部にアクセス可能なインタフェース(IF)ボード41が備
えられ、このインタフェース(IF)ボード41および伝送回
線（図示例ではRS232C伝送回線）６を介してデバッグ端
末８が接続されている。また、他の制御装置12〜1nにも
必要に応じて、メモリ(MEM) ボード32〜3nの共通メモリ
部にアクセス可能なインタフェース(IF)ボード42〜4nを
備えることができる。
監視装置の概念を説明する全体構成図、図２は制御装置
のボード上のプログラムの構成図、図３はデバッグ操作
端末装置と CPUボードとのコマンドの流れを示す説明図
である。図１において、プロセス制御監視装置は、複数
組の制御装置11〜1nが通信ボード51〜5nを介して通信回
線７に接続されている。各制御装置11 (12〜1n) は、少
なくとも、それぞれ CPUボード21(22 〜2n) と、メモリ
(MEM) ボード31(32 〜3n) と、このメモリ(MEM) ボード
31(32 〜3n) の内、共通メモリ部にアクセス可能な通信
ボード51 (52〜5n) とから構成されている。また、図示
例では、制御装置11にメモリ(MEM) ボード31の共通メモ
リ部にアクセス可能なインタフェース(IF)ボード41が備
えられ、このインタフェース(IF)ボード41および伝送回
線（図示例ではRS232C伝送回線）６を介してデバッグ端
末８が接続されている。また、他の制御装置12〜1nにも
必要に応じて、メモリ(MEM) ボード32〜3nの共通メモリ
部にアクセス可能なインタフェース(IF)ボード42〜4nを
備えることができる。
【００１０】上記構成において、 CPUボード21(22 〜2
n) は、図示されていない CPUと制御用メモリとがCPU
ボード21(22 〜2n) 上に搭載され、この制御用メモリに
は、当該制御装置11 (12〜1n) が必要とする制御演算の
プログラムおよびテストプログラムが搭載されており、
CPUボード21(22 〜2n) とメモリ(MEM) ボード31(32 〜
3n) の連携動作により、制御装置11 (12〜1n) の所要の
制御演算が行われる。
n) は、図示されていない CPUと制御用メモリとがCPU
ボード21(22 〜2n) 上に搭載され、この制御用メモリに
は、当該制御装置11 (12〜1n) が必要とする制御演算の
プログラムおよびテストプログラムが搭載されており、
CPUボード21(22 〜2n) とメモリ(MEM) ボード31(32 〜
3n) の連携動作により、制御装置11 (12〜1n) の所要の
制御演算が行われる。
【００１１】デバッグ操作端末８を操作することによ
り、制御装置11に対しては、伝送回線６とインタフェー
ス(IF)ボード41とを介してメモリ(MEM) ボード31にアク
セスでき、CPU ボード21のプログラムのデバッグをする
ことができる。また、遠隔にある制御装置12〜1nに対し
ては、伝送回線６とインタフェース(IF)ボード41および
通信ボード51と通信回線７と該当する通信ボード (52〜
5n) を介して該当メモリ(MEM) ボード (32〜3n) にアク
セスでき、CPU ボード(22 〜2n) のプログラムのデバッ
グをすることができる。
り、制御装置11に対しては、伝送回線６とインタフェー
ス(IF)ボード41とを介してメモリ(MEM) ボード31にアク
セスでき、CPU ボード21のプログラムのデバッグをする
ことができる。また、遠隔にある制御装置12〜1nに対し
ては、伝送回線６とインタフェース(IF)ボード41および
通信ボード51と通信回線７と該当する通信ボード (52〜
5n) を介して該当メモリ(MEM) ボード (32〜3n) にアク
セスでき、CPU ボード(22 〜2n) のプログラムのデバッ
グをすることができる。
【００１２】図２は、制御装置1nを例にとり、 CPUボー
ド2n上のプログラムとメモリ(MEM)ボード3n上のインタ
フェース領域との関わりを図示したものである。図２に
おいて、 CPUボード2n上の制御用メモリには、当該制御
装置1nが制御演算を行うプログラムP1〜Pmが被デバッグ
プログラムとして、また、これらの被デバッグプログラ
ムP1〜PmをデバッグするデバッグプログラムT1が搭載さ
れ、このデバッグプログラムT1がメモリ(MEM) ボード3n
上のインタフェース領域IFM を監視している。
ド2n上のプログラムとメモリ(MEM)ボード3n上のインタ
フェース領域との関わりを図示したものである。図２に
おいて、 CPUボード2n上の制御用メモリには、当該制御
装置1nが制御演算を行うプログラムP1〜Pmが被デバッグ
プログラムとして、また、これらの被デバッグプログラ
ムP1〜PmをデバッグするデバッグプログラムT1が搭載さ
れ、このデバッグプログラムT1がメモリ(MEM) ボード3n
上のインタフェース領域IFM を監視している。
【００１３】図３は、デバッグ操作端末装置８と CPUボ
ードとのコマンドの流れを示す説明図である。図３にお
いて、各制御装置11〜1nのメモリ(MEM) ボード31〜3nの
共通メモリには、デバッグ開始要求領域と、ブレークポ
イント指定領域と、停止状態情報領域と、停止時のレジ
スタ格納領域と、からなるインタフェース領域IFM を備
えており、このインタフェース領域IFM をデバッグ操作
端末装置８および当該制御装置 (11〜1n) のデバッグプ
ログラムT1が交信してデバッグが行われている。次に、
デバッグ処理の流れを説明する。デバッグ操作端末装置
８よりデバッグ開始コマンドC11 Debug を送信し、イン
タフェース領域IFM に書き込む。当該CPU ボード (21〜
2n) はインタフェース領域IFM を監視し、デバッグ開始
コマンドC12 Debug として読み取り、デバッグプログラ
ムT1を準備する。このデバッグプログラムT1の準備が終
了すると、デバッグ受付コマンドR12 Debug OKを送信
し、インタフェース領域IFM に書き込む。デバッグ操作
端末装置８はインタフェース領域IFM のデバッグ受付コ
マンドR12 Debug OKの書き込まれた状態を読み取ること
によりデバッグプログラムT1の準備終了R11 Debug OKを
知る。このことにより、デバッグを行わないときは、制
御装置は通常の制御演算をプログラムP1〜Pmに基づいて
継続的に実行している。
ードとのコマンドの流れを示す説明図である。図３にお
いて、各制御装置11〜1nのメモリ(MEM) ボード31〜3nの
共通メモリには、デバッグ開始要求領域と、ブレークポ
イント指定領域と、停止状態情報領域と、停止時のレジ
スタ格納領域と、からなるインタフェース領域IFM を備
えており、このインタフェース領域IFM をデバッグ操作
端末装置８および当該制御装置 (11〜1n) のデバッグプ
ログラムT1が交信してデバッグが行われている。次に、
デバッグ処理の流れを説明する。デバッグ操作端末装置
８よりデバッグ開始コマンドC11 Debug を送信し、イン
タフェース領域IFM に書き込む。当該CPU ボード (21〜
2n) はインタフェース領域IFM を監視し、デバッグ開始
コマンドC12 Debug として読み取り、デバッグプログラ
ムT1を準備する。このデバッグプログラムT1の準備が終
了すると、デバッグ受付コマンドR12 Debug OKを送信
し、インタフェース領域IFM に書き込む。デバッグ操作
端末装置８はインタフェース領域IFM のデバッグ受付コ
マンドR12 Debug OKの書き込まれた状態を読み取ること
によりデバッグプログラムT1の準備終了R11 Debug OKを
知る。このことにより、デバッグを行わないときは、制
御装置は通常の制御演算をプログラムP1〜Pmに基づいて
継続的に実行している。
【００１４】次に、デバッグを実施するとき、デバッグ
操作端末装置８より、デバッグを実施する該当の制御装
置の被デバッグプログラム (P1〜Pm) の停止したいブレ
ークアドレスD15 をインタフェース領域IFM に書き込
み、デバッグプログラムT1はブレークアドレスD16 とし
て読み取り、指定された被デバッグプログラムの命令を
書き換え、割り込みが発生するようにする。
操作端末装置８より、デバッグを実施する該当の制御装
置の被デバッグプログラム (P1〜Pm) の停止したいブレ
ークアドレスD15 をインタフェース領域IFM に書き込
み、デバッグプログラムT1はブレークアドレスD16 とし
て読み取り、指定された被デバッグプログラムの命令を
書き換え、割り込みが発生するようにする。
【００１５】デバッグ操作端末装置８より、デバッグ開
始C17 Start をインタフェース領域IFM に書き込み、デ
バッグプログラムT1がC18 Start として読み取り、被デ
バッグプログラムが実行され、書き換えられた命令のと
ころまでくると割り込みが発生する。この割り込み発生
すると、割込み発生D20 Break をインタフェース領域IF
M に書き込み、デバッグ操作端末装置８にD19 Break を
知らせる。
始C17 Start をインタフェース領域IFM に書き込み、デ
バッグプログラムT1がC18 Start として読み取り、被デ
バッグプログラムが実行され、書き換えられた命令のと
ころまでくると割り込みが発生する。この割り込み発生
すると、割込み発生D20 Break をインタフェース領域IF
M に書き込み、デバッグ操作端末装置８にD19 Break を
知らせる。
【００１６】再度、デバッグを実行したいときは、デバ
ッグ操作端末装置８から、ブレークポイントD15 を設定
しなおして、デバッグ開始C17 Start のコマンドを送出
することにより、被デバッグプログラムは先に停止した
プログラムアドレスからブレークポイントまで、再度プ
ログラムが実行される。デバッグが終了すれば、デバッ
グ終了コマンドC13 Debug End をインタフェース領域IF
M に書き込み、デバッグプログラムT1がC14 Debug End
として読み取り、このデバッグ終了コマンドC14 Debug
End 受け取ることにより、デバッグプログラムT1は、被
デバッグプログラム (P1〜Pm) のブレークポイントの解
除などの終了処理を行い、デバッグ終了処理完了をR14
No Debugを送信し、インタフェース領域IFM に書き込
む。デバッグ操作端末装置８はインタフェース領域IFM
のデバッグ終了処理完了R14 No Debugが書き込まれた状
態を読み取ることによりデバッグが終了したことを知
る。
ッグ操作端末装置８から、ブレークポイントD15 を設定
しなおして、デバッグ開始C17 Start のコマンドを送出
することにより、被デバッグプログラムは先に停止した
プログラムアドレスからブレークポイントまで、再度プ
ログラムが実行される。デバッグが終了すれば、デバッ
グ終了コマンドC13 Debug End をインタフェース領域IF
M に書き込み、デバッグプログラムT1がC14 Debug End
として読み取り、このデバッグ終了コマンドC14 Debug
End 受け取ることにより、デバッグプログラムT1は、被
デバッグプログラム (P1〜Pm) のブレークポイントの解
除などの終了処理を行い、デバッグ終了処理完了をR14
No Debugを送信し、インタフェース領域IFM に書き込
む。デバッグ操作端末装置８はインタフェース領域IFM
のデバッグ終了処理完了R14 No Debugが書き込まれた状
態を読み取ることによりデバッグが終了したことを知
る。
【００１７】本発明の方法によれば、各制御装置のメモ
リ(MEM) ボード31〜3nのインタフェース領域IFM を経由
してデバッグを実施しているので、複数の制御装置に対
して、同様のデバッグ手順を伝送回線６とインタフェー
ス(IF)ボード41および通信ボード51と通信回線７と該当
する通信ボード (52〜5n) を利用した通信手段で実施す
ることにより、同時に複数の制御装置の CPUボードのプ
ログラムをデバッグすることができる。
リ(MEM) ボード31〜3nのインタフェース領域IFM を経由
してデバッグを実施しているので、複数の制御装置に対
して、同様のデバッグ手順を伝送回線６とインタフェー
ス(IF)ボード41および通信ボード51と通信回線７と該当
する通信ボード (52〜5n) を利用した通信手段で実施す
ることにより、同時に複数の制御装置の CPUボードのプ
ログラムをデバッグすることができる。
【００１８】
【発明の効果】以上述べたように本発明の構成によれ
ば、自制御装置を含め、遠く離れた通信回線上の全ての
制御装置の CPUボードをデバッグすることができ、特に
異なる制御装置上のプログラムが相互に関連を持ちなが
ら動作する場合の異なる制御装置上にあるプログラム間
の同期をとったデバッグを行うことができる。
ば、自制御装置を含め、遠く離れた通信回線上の全ての
制御装置の CPUボードをデバッグすることができ、特に
異なる制御装置上のプログラムが相互に関連を持ちなが
ら動作する場合の異なる制御装置上にあるプログラム間
の同期をとったデバッグを行うことができる。
【図１】本発明による一実施例のプロセス制御監視装置
の概念を説明する全体構成図
の概念を説明する全体構成図
【図２】制御装置のボード上のプログラムの構成図
【図３】デバッグ操作端末装置と CPUボードとのコマン
ドの流れを示す説明図
ドの流れを示す説明図
【符号の説明】 11、12〜1n 制御装置 21、22〜2n CPU ボード 31、32〜3n 共通メモリ (MEM)ボード 41、42〜4n インタフェース(IF)ボード 51、52〜5n 通信ボード ６ 伝送回線 ７ 通信回線 ８ デバッグ操作端末 P1〜Pm 被デバッグプログラム T1 デバッグプログラム IFM インタフェース領域 C11 〜C14,C17,C18 コマンド R11 〜R14 レスポンス D15,D16,D19,D20 データ
Claims (2)
- 【請求項１】プログラムを内蔵し、このプログラムで動
作する中央処理装置と、メモリの一部に共通メモリを有
するメモリボードと、前記共通メモリにアクセス可能な
通信ボードと、を備えてなる制御装置が通信回線を介し
て複数組接続されてなるプロセス制御監視装置の複数の
中央処理装置の同時デバッグ方法において、 このプロセス制御監視装置の制御装置の内、少なくとも
１組の制御装置は、この制御装置の共通メモリにアクセ
ス可能なインタフェースボードと、このインタフェース
ボードを介して接続される端末装置と、を備え、 この端末装置からの操作によって、前記プロセス制御監
視装置の任意の制御装置をデバッグする、 ことを特徴とする複数の中央処理装置の同時デバッグ方
法。 - 【請求項２】請求項１に記載の同時デバッグ方法におい
て、このプロセス制御監視装置の任意の制御装置の共通
メモリは、インタフェース領域を有し、このインタフェ
ース領域には、デバッグ開始要求領域と、ブレークポイ
ント指定領域と、停止状態情報領域と、停止時のレジス
タ格納領域と、を備える、ことを特徴とする複数の中央
処理装置の同時デバッグ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022931A JPH07234805A (ja) | 1994-02-22 | 1994-02-22 | 複数の中央処理装置の同時デバッグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022931A JPH07234805A (ja) | 1994-02-22 | 1994-02-22 | 複数の中央処理装置の同時デバッグ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234805A true JPH07234805A (ja) | 1995-09-05 |
Family
ID=12096384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6022931A Pending JPH07234805A (ja) | 1994-02-22 | 1994-02-22 | 複数の中央処理装置の同時デバッグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234805A (ja) |
-
1994
- 1994-02-22 JP JP6022931A patent/JPH07234805A/ja active Pending
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