JPH07235537A - 表面が平坦化された半導体装置およびその製造方法 - Google Patents

表面が平坦化された半導体装置およびその製造方法

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JPH07235537A
JPH07235537A JP6025220A JP2522094A JPH07235537A JP H07235537 A JPH07235537 A JP H07235537A JP 6025220 A JP6025220 A JP 6025220A JP 2522094 A JP2522094 A JP 2522094A JP H07235537 A JPH07235537 A JP H07235537A
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semiconductor device
film
silicon oxide
oxide film
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Yoshio Hayashide
吉生 林出
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  • Mechanical Treatment Of Semiconductor (AREA)
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Abstract

(57)【要約】 【目的】 大規模に水平方向に広がる凸パターンの段差
を完全に短時間で削減し、その表面が平坦化された半導
体装置を得ること。 【構成】 水平方向に広がる凸パターン８３を覆うよう
に、かつ凹部８４を埋めるように、半導体基板１の上に
絶縁膜２０を形成する。少なくとも、凸パターン８３の
外周部の上に、１〜５００μｍの幅を有するリング状の
絶縁膜８８が残るように、絶縁膜２０の、凸パターン８
３の平坦部の上に位置する部分を選択的にエッチング除
去する。半導体基板１の上に残された絶縁膜８８を化学
的機械的研磨法によってエッチングし、それによって当
該半導体装置の表面を平坦化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、表面が平坦化され
た半導体装置に関する。この発明は、また、そのような
半導体装置の製造方法に関する。
【０００２】
【従来の技術】図２２は、従来の半導体装置の断面図で
ある。シリコン基板１の表面中に、活性領域を他の活性
領域から分離するための分離酸化膜２が形成されてい
る。活性領域には、ゲート酸化膜３、タングステンシリ
サイドなどで構成されるゲート４、および不純物の拡散
層６からなる、電界効果トランジスタ（ＭＯＳＦＥＴ）
が形成されている。第１の層間絶縁膜１７は、シリコン
酸化膜８、シリコン窒化膜９、ＢＰＳＧ（ボロホスフォ
シリケイトグラス）１０およびシリコン酸化膜１２から
形成される。ＢＰＳＧ膜１０の表面は、酸素または水蒸
気雰囲気中で熱処理することにより、平坦化される。シ
リコン窒化膜９は、この熱処理時に、下地のシリコン基
板１やゲート４が酸化されないようにするために、設け
られている。シリコン酸化膜１２を設けている理由は次
のとおりである。すなわち、製造プロセスにおいて、Ｂ
ＰＳＧ膜１０が水分を吸収し、ＢＰＳＧ膜１０の表面に
リン酸が形成される。シリコン酸化膜１２は、このリン
酸によって第１の配線層１５が腐食されるのを防止す
る。
【０００３】第１の層間絶縁膜１７中には、コンタクト
ホールが設けられている。このコンタクトホール内に、
タングステンなどを埋込むことにより、第１のプラグ１
４が形成される。第１のプラグ１４によって、不純物拡
散層６またはゲート４と、後述の第１の配線層１５が接
続される。
【０００４】第１の層間絶縁膜１７の上には、第１の配
線層１５が形成されている。第１の配線層１５を覆うよ
うに、第２の層間絶縁膜２７が設けられている。第２の
層間絶縁膜２７は、プラズマ励起型気相成長法（プラズ
マＣＶＤ法）やスピンオングラス法（ＳＯＧ法）等によ
り形成されたシリコン酸化膜１８からなる。第２の層間
絶縁膜２７中には、スルーホールが形成される。このス
ルーホール内に第２プラグ２４が埋込まれている。第２
のプラグ２４によって、第１の配線層１５と第２の配線
層２５が接続される。
【０００５】同様の方法で、第２の配線層２５、第３の
層間絶縁膜３７、第３のプラグ３４、第３の配線層３
５、第４の層間絶縁膜４７、第４のプラグ４４、および
第４の配線層４５が形成される。最上層として、プラズ
マＣＶＤ法によって形成されたシリコン窒化膜等からな
る保護膜４６が形成される。
【０００６】上述の半導体装置は、ＭＯＳＦＥＴと４層
の配線とから構成される。従来行なわれてきた方法（た
とえばＳＯＧ法）で層間絶縁膜を形成すると、局所的に
は、段差を平坦化することができる。しかし、段差が１
０μｍを越える領域においては、この段差を縮めること
ができない。したがって、配線が何層にも重なり合う領
域と、配線の存在しない領域との間に段差が発生する。
この段差は、上層に行くほど大きくなる。
【０００７】段差が大きくなると、次のような問題点が
発生する。すなわち、半導体装置の集積度を向上させる
ために、フォトリソグラフィ法により、微細なパターン
を形成する必要がある。微細なパターンを形成するため
の方法として、高いNumerical Aperture（ＮＡ）を持つ
光学系を用いる方法と、波長の短い光を用いて露光を行
なう方法等がある。しかし、いずれの方法においても、
焦点深度が短くなるという欠点がある。したがって、パ
ターンを形成する面の段差が大きくなると、微細加工が
不可能になる。このため、上層の配線層では、配線ピッ
チを大きくする必要があり、ひいては事実上、集積度の
向上が困難になっていた。
【０００８】上述のような問題点を解決するために、化
学的機械的研磨法（ＣＭＰ法）を用いて、層間絶縁膜の
凸部分を選択的に除去し、半導体装置の表面を平坦化す
る方法が提案されている（特公平５−３００５２号公
報）。
【０００９】図２３に、ＣＭＰ法の概念図を示す。研磨
板６１の上に研磨布６２が設けられている。研磨布６２
はポリウレタンで形成される。研磨剤供給管６５から研
磨剤６４が、研磨布６２の上に供給される。研磨剤６４
は、直径約０．０１μｍのシリカ（ＳｉＯ2 ）の粒子を
弱アルカリ液中に懸濁させることによって作られる。半
導体ウェハ６３は、その表面が研磨布６２に接触するよ
うに、支持棒６５によって、研磨板６１に向けて押しつ
けられる。研磨剤６４を研磨布６２の表面に供給しなが
ら、研磨板６１と支持棒６８を回転させることによっ
て、半導体ウェハ６３の表面は化学的に、そして機械的
に、研磨される。
【００１０】図２４は、ＣＭＰ法を用いて層間絶縁膜を
平坦化した半導体装置の断面図である。この方法によっ
ても、図のように、面積が広くかつ配線密度の高い領域
１６と、配線密度の低い領域２６との間に、段差が発生
する。
【００１１】図２４を参照して、このような段差が発生
する理由について説明する。すなわち、配線密度の高い
領域１６では、配線の上に層間絶縁膜２７を形成した時
点で、配線（１５）と配線（１５）との間が層間絶縁膜
２７で埋込まれ、ひいては、大規模に水平方向に広がる
凸パターン８３が形成される。一方、配線密度の低い領
域２６では、配線（１５）と配線（１５）との隙間部が
完全に埋込まれないため、層間絶縁膜２７を形成した後
においても、層間絶縁膜２７の表面には、配線パターン
１５の形状が反映された凹部８４が形成される。
【００１２】次に、ＣＭＰ法によって得られる平坦化の
程度は、何に依存するか、について研究を行なった。そ
の結果について説明する。
【００１３】図２５は、半導体ウェハの平面図である。
半導体ウェハ６３の上に、約１００個のチップ６７が形
成されている。図２６は、チップ６７の拡大図である。
チップ６７の上に凸部９０が形成されている。凸部９０
の平面形状は、実質的に、長辺６９と短辺７０を含む四
角形である。研究の結果、ＣＭＰ法によって得られる平
坦化の程度は、凸部９０の短辺７０の寸法に依存するこ
とが見出された。一般に、短辺７０が長い凸部９０は平
坦化されにくいということが見出された。これについて
は、後に詳述する。
【００１４】図２７（ａ）を参照して、初期の凸部９０
の高さ（Ｈ0 ）と研磨後の凸部７１の高さ（Ｈ）との比
（Ｈ／Ｈ0 ）を相対段差と定義する。なお、図２７
（ｂ）は、図２７（ａ）の平面図である。図２７（ｂ）
を参照して、研磨前の凸部９０の平面形状は、実質的
に、短辺７０と長辺６９を含む四角形である。
【００１５】さまざまな大きさの凸部９０について、相
対段差（Ｈ／Ｈ0 ）と、平坦部上における研磨量と、の
関係を求めた結果を図２８に示す。
【００１６】図２７（ｂ）と図２８を参照して、図２８
中の直線７１は、凸部９０の短辺７０の寸法が２０μｍ
のデータであり、直線７２は短辺７０の寸法が１５０μ
ｍの場合のデータであり、直線７３は短辺７０の寸法が
３００μｍの場合のデータであり、直線７４は短辺７０
の寸法が５００μｍの場合のデータであり、直線７５は
短辺７０の寸法が１．２ｍｍの場合のデータである。
【００１７】図２８を参照して、相対段差は、平坦部上
での研磨量に対して指数関数的に減少する。しかし、短
辺の寸法が長い凸部については、直線の傾きが小さい
（直線７５参照）。平坦部上での研磨量Ｒと相対段差
（Ｈ／Ｈ0 ）との間には、次の経験式が成立することが
経験的に認められている。
【００１８】Ｈ／Ｈ0 ＝ｅｘｐ（−Ｒ／Ｒ0 ） 式中、Ｒ0 は定数である。相対段差（Ｈ／Ｈ0 ）を１／
ｅにするのに要する研磨量Ｒと、凸部９０の短辺７０の
寸法との間には、図２９（ａ）に示すような相関関係が
成立することがわかった。図２９（ｂ）は相対段差（Ｈ
／Ｈ0 ）を１／ｅにするのに要する研磨量Ｒと、凸部９
０の長辺６９の寸法との間の関係を示している。両者に
は何ら相関関係がないことがわかった。図２９（ｃ）
は、相対段差を１／ｅにするのに要する研磨量Ｒと凸部
９０の平面積（長辺６９×短辺７０）との間の関係を示
す。両者には、何ら相関関係がなかった。
【００１９】実際の半導体装置では、記憶装置に相当す
る部分などが高密度の配線パターンで形成されており、
この部分が大規模に水平方向に広がる１つの凸パターン
８３（図２４参照）となる。この種の凸パターン８３の
短辺７０の寸法は１ｍｍを越えることもあり、今後大き
くなる傾向にある。このような大規模に水平方向に広が
る凸パターン８３をＣＭＰ法のみによって平坦化する場
合には、図２９（ａ）を参照して、平坦部上において１
μｍ以上の研磨量を必要とする。しかし、研磨量の増加
とともに、ウェハの上に形成された膜の、厚みの均一性
は著しく悪化する。膜の厚みの均一性を保つには、平坦
部上における研磨量は０．５μｍ程度が限界である。
【００２０】アバンジノらは、上述のような問題を回避
する方法を提案している（ＵＳＰ４，９５４，４５
９）。
【００２１】図３０〜図３３は、ＵＳＰ４，９５４，４
５９に開示されている、ＣＭＰ法を用いて凸パターンを
完全に平坦化する方法の順序の各工程における半導体装
置の部分断面図である。
【００２２】図３０を参照して、基板１の上に盛り上が
った部分８１が形成されている。盛り上がった部分８１
を覆うように、基板１の上に絶縁膜８２が形成されてい
る。絶縁膜８２の表面は、盛り上がった部分８１の上で
出ばっており、盛り上がった部分８１と盛り上がった部
分８１の間でへこんでいる。絶縁膜８２の上に、該絶縁
膜８２の出ばった部分（以下凸部９１という）の上に開
口部８５を有するレジストパターン８６を形成する。
【００２３】図３０と図３１を参照して、レジストパタ
ーン８６をマスクにして、絶縁膜８２の凸部９１をエッ
チングする。
【００２４】図３１と図３２を参照して、レジストパタ
ーン８６を除去する。図３３を参照して、ＣＭＰ法を用
いて、絶縁膜８２の表面を平坦化する。
【００２５】
【発明が解決しようとする課題】上述のＵＳＰ４，９５
４，４５９に開示された方法の第１の問題点は、レジス
トパターン８６がうまく形成できないという点である。
すなわち、図３４（ａ）に示すような、盛り上がった部
分８１を覆うように形成された絶縁膜８２の上に、レジ
ストパターンを形成する場合を想定する。このような場
合、形成すべきレジストパターン８６は、図３４（ｂ）
に示すような形状になる。
【００２６】したがって、レジストパターン８６の幅Ｗ
がたとえば０．４μｍ以下の場合には、現像やエッチン
グプロセス中に、レジストパターン８６が倒れたり、ま
た消失したりするという第１の問題点があった。
【００２７】第２の問題点は、図３５に示されている。
なお、図３５中、図３４に示す部材と同一または相当す
る部分には、同一の参照符号を付し、その説明を繰返さ
ない。さて、第２の問題点は、図３５（ａ）を参照し
て、レジストパターン８６を形成するためのマスクの、
重ね合わせの誤差により、開口部８５がずれて形成され
ることがある点である。また、開口部８５の径の寸法変
動も生じるという問題点もある。
【００２８】このような状態でエッチングを行なうと、
図３５（ｂ）を参照して、陥没部分８７が生じる。
【００２９】その後、レジストパターン８６を除去し
て、ＣＭＰ法による平坦化処理を行なうと、図３５
（ｃ）を参照して、平坦化処理後の陥没部分８７が、絶
縁膜８２の表面に残留する。
【００３０】したがって、上述のＵＳＰ４，９５４，４
５９の方法によっても、半導体装置の表面の完全な平坦
化を達成することができない。したがって、従来の方法
では、いずれも場合でも、段差を縮めることができず、
結果として、多層配線構造を有する半導体装置の微細化
が困難であった。
【００３１】また、従来のＣＭＰ法によれば、たとえ、
大規模に水平方向に広がる凸パターンの段差を削減する
ことができたとしても、必要とする研磨量が大きくなる
結果、研磨後、膜厚が不均一となり、ひいては歩留りの
低下を招くという問題点があった。また、研磨時間が長
くかかることにより、生産性が低下するという問題点も
あった。
【００３２】それゆえに、この発明の目的は、大規模に
水平方向に広がる凸パターンの段差を完全に削減する方
法を提供することにある。
【００３３】この発明の他の目的は、研磨後において、
絶縁膜の膜厚が均一な半導体装置を与える方法を提供す
ることにある。
【００３４】この発明のさらに他の目的は、研磨時間を
短くでき、ひいては生産性を向上させることができるよ
うに改良された方法を提供することにある。
【００３５】この発明のさらに他の目的は、マスク合わ
せのマージンを上げることができるように改良された方
法を提供することにある。
【００３６】この発明のさらに他の目的は、上述の方法
によって得られた多層配線構造の半導体装置を提供する
ことにある。
【００３７】
【課題を解決するための手段】この発明の第１の局面に
従う、半導体装置は、表面が平坦化された半導体装置に
係る。当該半導体装置は、半導体基板を備える。上記半
導体基板の上に、水平方向に広がる配線密度の高い部分
と、配線密度の低い部分が設けられている。上記配線密
度の部分および上記配線密度の低い部分を覆うように、
上記半導体基板の上に層間絶縁膜が設けられている。上
記層間絶縁膜の表面の、上記半導体基板の表面からの、
高さのばらつきは、±０．３μｍ以内にされている。
【００３８】この発明の第２の局面に従う、その表面が
平坦化された半導体装置の製造方法においては、まず、
水平方向に広がる平坦部と該平坦部を取囲む外周部とか
らなる凸パターン部と、凹部とがその上に形成された半
導体基板を準備する。上記凸パターンを覆うように、か
つ上記凹部を埋めるように、上記半導体基板の上に絶縁
膜を形成する。少なくとも、上記凸パターンの上記外周
部の上に、１〜５００μｍの幅を有するリング状の絶縁
膜が残るように、上記絶縁膜の、上記凸パターンの上記
平坦部の上に位置する部分を選択的にエッチングする。
上記半導体基板の上に残された上記絶縁膜を化学的機械
的研磨法によってエッチングし、それによって当該半導
体装置の表面を平坦化する。
【００３９】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、絶縁膜の表面の、半導体基板の表面からの、高さの
ばらつきが、±０．３μｍ以内にされているので、その
表面が平坦化された半導体装置となる。
【００４０】この発明の第２の局面に従う、半導体装置
の製造方法によれば、水平方向に広がる凸部を、１〜５
００μｍの幅を有するリング状の絶縁膜に変えた後、該
絶縁膜をＣＭＰ法によって研磨するので、水平方向に広
がる上記凸部は完全に除去される。
【００４１】
【実施例】以下、この発明の実施例を図について説明す
る。実施例１
【００４２】図１は、この発明の一実施例に係る、表面
が平坦化された半導体装置の断面図である。図１に示す
実施例は、以下の点を除いて、図２２に示す従来の半導
体装置と同様であるので、相当する部分には、同一の参
照番号を付し、その説明を繰返さない。図１に示す実施
例と図２２に示す従来例との異なる点は、第１、第２、
第３および第４の層間絶縁膜１７，２７，３７，４７の
表面の、シリコン基板１の表面からの、高さのばらつき
が、±０．３μｍ以内にされている、点である。第２の
層間絶縁膜２７のうち、配線密度の高い領域１６は、下
から順に積層された、シリコン酸化膜１８、シリコン窒
化膜１９およびシリコン酸化膜２１で形成される。第２
の層間絶縁膜２７のうち、配線密度の低い領域２６は、
下から順に積層された、シリコン酸化膜１８、シリコン
窒化膜１９、ＰＳＧ膜（フォスホシリケートグラス）２
０およびシリコン酸化膜２１で形成される。第３の層間
絶縁膜３７および第４の層間絶縁膜４７も、同様の構造
を有する。
【００４３】第１の層間絶縁膜１７のうち、分離酸化膜
２とゲート４が重なる領域は、シリコン酸化膜５，８，
１２、シリコン窒化膜９で構成され、それ以外の領域
は、シリコン酸化膜８，１０，１２、ＢＰＳＧ膜１０、
シリコン窒化膜９で構成される。
【００４４】第１の層間絶縁膜１７、第２の層間絶縁膜
２７、第３の層間絶縁膜３７、第４の層間絶縁膜４７
は、いずれも、本発明に係る方法に従って、形成され
る。本実施例では、大規模に水平方向に広がる凸パター
ン８３と、凹部８４の段差は完全に削減され、ひいては
半導体装置の表面は平坦化される。
【００４５】次に、第２の層間絶縁膜２７の形成方法を
例にとり、本発明に係る方法を説明する。
【００４６】図２を参照して、第１の配線層１５を覆う
ように、第１の層間絶縁膜１７の上に、プラズマＣＶＤ
法またはＳＯＧ法により、膜厚０．３μｍ程度のシリコ
ン酸化膜１８を形成する。このとき、配線密度の高い領
域１６では、シリコン酸化膜１８によって配線と配線と
の間が埋込まれ、ひいては、大規模に水平方向に広がる
凸パターン８３が形成される。一方、配線密度の低い領
域２６では、凹部８４が形成される。
【００４７】図３を参照して、シリコン酸化膜１８の上
に、プラズマＣＶＤ法により、膜厚０．０２μｍ程度の
シリコン窒化膜１９を形成する。
【００４８】図４（ａ）を参照して、シリコン窒化膜１
９の上に、リンの濃度が７ｗｔ％程度にされたＰＳＧ膜
２０を、プラズマＣＶＤ法により形成する。ＰＳＧ膜２
０の膜厚は、第１の配線層１５の厚みよりも、０．２〜
０．５μｍ程度大きな値に設定される。
【００４９】このとき、配線密度の高い領域１６におい
ては、凸パターン８３の上にＰＳＧ膜２０が形成され、
ひいては、大規模に水平方向に広がる凸部６８が形成さ
れる。一方、凹部８４は、ＰＳＧ膜２０によって埋込ま
れる。なお、図４（ｂ）は、図４（ａ）に示す半導体装
置の、大規模に水平方向に広がる凸部６８を抜き出して
示した斜視図である。凸部６８は、図４（ｂ）を参照し
て、短辺７０の寸法が１ｍｍであり、長辺６９の寸法が
２．５〜３ｍｍの、平面形状が長方形の凸部である。
【００５０】図５と図６（図５の平面図）を参照して、
大規模に水平方向に広がる凸部６８の上以外の部分を、
フォトレジスト５０により覆う。次に、フォトレジスト
５０を、その開口部６０の端部６０ｅが凸パターン８３
の端部８３ｅより５０μｍ程度内側に位置するように、
パターニングする。なお、凸部６８の短辺の寸法が１０
０μｍ以下の場合には、上述のような開口部を有するレ
ジストパターンを形成する必要はない。なぜなら、図２
８を参照して、ＣＭＰ法によるエッチングにおいて、凸
部の短辺の寸法が１００μｍ以下ならば、０．２から
０．４μｍの研磨量で、段差を半分以下にすることがで
きるからである。
【００５１】図５と図７を参照して、フォトレジスト５
０をマスクにして、ＰＳＧ膜２０をフッ化水素酸水溶液
などでエッチングし、その後、フォトレジスト５０を除
去する。図８は、図７における、凸パターン８３の外周
部の上に形成された約５０μｍの幅を有するリング状の
ＰＳＧ膜８８の部分を抜き出して描いたものである。図
９（ａ）は図４（ｂ）におけるＩＸ−ＩＸ線に沿う断面
図である。なお、図９（ｂ）は図８におけるＩＸ−ＩＸ
線に沿う断面図である。これらの図を参照して、上述の
エッチングによって、大規模に水平方向に広がる凸部６
８は、５０μｍの幅を有するリング状の凸部（８８）に
変換される。リング状のＰＳＧ膜８８は、図８を参照し
て、その短辺の寸法が５０μｍの長方形が４つ連なった
ものと考えることができる。すなわち、この方法による
と、大規模に水平方向に広がる、短辺の寸法が１００μ
ｍ以上の凸部が、短辺の寸法が５０μｍの凸部に変換さ
れる。
【００５２】図７を参照して、ＰＳＧ膜２０のエッチン
グ量は、第１の配線層１５の膜厚以上であればよい。シ
リコン窒化膜１９がエッチングストッパとして作用する
ため、エッチング時間やエッチングレートが変動して
も、シリコン酸化膜１８や第１の配線層１５はエッチン
グされない。
【００５３】図７と図１０を参照して、ＣＭＰ法を用い
て、平坦部上で０．２〜０．５μｍ程度の少ない研磨量
で、凸部８８を完全に除去できる。シリコン窒化膜１９
はＰＳＧ膜２０に対して１／１０程度の研磨速度である
ため、研磨速度が変動しても、シリコン酸化膜１８や第
１の配線層１５は研磨されない。
【００５４】図１１（ａ）は、短辺の寸法が１５０μｍ
の凸部をＣＭＰ法によってエッチングしたときの、経時
変化を示している。図１１（ｂ）は、短辺の寸法が３０
μｍの凸パターンをＣＭＰ法を用いてエッチングしたと
きの様子を示した図である。これらの図を参照して、短
辺の寸法が１５０μｍの凸部を研磨除去するには６分を
要するが（図１１（ａ））、３０μｍの短辺を有する凸
部の場合には、２ないし４分で完全に凸部を除去できる
ことがわかる。なお、図中、かっこ内の数字は、研磨量
（μｍ）を表している。
【００５５】図１２を参照して、シリコン基板１の表面
全面に、シリコン酸化膜２１を形成する。シリコン酸化
膜２１を形成する理由は、次に形成される第２の配線層
がＰＳＧ膜２０と接触しないようにするためである。Ｐ
ＳＧ膜２０は水分と反応して、その表面にリン酸が発生
する。このリン酸が次に形成すべき第２の配線層を腐食
しないようにするために、第２の配線層とＰＳＧ膜２０
とが直接接触しないように、シリコン酸化膜２１が設け
られる。以上の工程により、第２の層間絶縁膜２７が完
成する。
【００５６】次に、本実施例のさらなる利点について説
明する。図５を参照して、フォトレジスト５０の開口部
６０の端部６０ｅは、水平方向に大規模に広がる凸パタ
ーン８３の端部８３ｅより５０μｍ内側に形成される。
従って、寸法変動や重ね合わせずれに対する余裕が大き
く、この工程における歩留り低下を最小限に抑えること
ができる。また、開口部６０の寸法は、凸パターン８３
の大きさに依存するので、フォトレジスト５０のパター
ン形成やエッチングにおいて、微細加工技術を必要とし
ない。このため、比較的安価な露光投影装置ならびにエ
ッチング手段を活用できる。ＣＭＰ法による研磨におい
て、被研磨層に、フッ化水素酸水溶液に対するエッチン
グレートが大きいＰＳＧ膜を用いているので、研磨時間
もエッチング時間も減らすことができ、ひいては生産性
を向上させることができる。
【００５７】また、シリコン窒化膜を、フッ化水素酸水
溶液によるエッチングならびにＣＭＰ法による研磨のス
トッパとして利用しているので、それぞれのプロセスに
おける、プロセスのマージンを拡大させることができ
る。
【００５８】また安価なフッ化水素酸水溶液を用いるエ
ッチング方法を採用しているので、プロセスに要するコ
ストを低減させることができる。実施例２ 上記実施例では、層間絶縁膜が、シリコン酸化膜、シリ
コン窒化膜およびＰＳＧ膜の三層で形成された場合を例
示したが、この発明はこれに限られるものでなく、層間
絶縁膜はシリコン酸化膜のみで構成されてもよいし、Ｐ
ＳＧ膜とシリコン酸化膜の２層構造でもよい。
【００５９】図１３〜図１７は、ＣＭＰ法によって研磨
する層間絶縁膜を、シリコン酸化膜のみで形成した場合
の、製造方法の順序の各工程における半導体装置の部分
断面図である。
【００６０】なお、これらの図において、図１に示す実
施例の中の部材と同一または相当する部分には、同一の
参照番号を付し、その説明を繰返さない。
【００６１】図１３を参照して、第１の配線層１５を覆
うように、シリコン基板１の上に膜厚１．７μｍ程度の
シリコン酸化膜１８を、形成する。
【００６２】図１４を参照して、実施例１の場合と同様
に、大規模に水平方向に広がる凸部６８の上に開口部を
有するフォトレジストパターン５０を、シリコン酸化膜
１８の上に形成する。フォトレジストパターン５０をマ
スクにして、ＲＩＥ法により、シリコン酸化膜１８を、
０．６μｍエッチングする。このエッチング量は、第１
の配線層１５の厚みと等しくされる。その後、フォトレ
ジストパターン５０を除去する。実施例１と同様に、フ
ォトレジストパターン５０の開口部６０の端部６０ｅ
は、凸部６８の端部６８ｅから５０μｍ程度内側のとこ
ろに位置している。図１５を参照して、フォトレジスト
パターン５０をマスクとするシリコン酸化膜１８のエッ
チングは、凸パターン８３の外周部８３ａの上に設けら
れた、１００μｍ以下の幅を有するリング状のシリコン
酸化膜８８を与える。
【００６３】図１５と図１６を参照して、シリコン酸化
膜８８，１８を、ＣＭＰ法を用いて、平坦部分で０．２
μｍ程度研磨されるように、研磨を行なうと、図のよう
に、リング状のシリコン酸化膜８８は除去され、さら
に、シリコン酸化膜１８の表面が平坦化される。シリコ
ン酸化膜１８の膜厚は、第１の配線層１５の上で、約
０．９μｍとなる。
【００６４】図１６に示す状態で、シリコン酸化膜１８
の上に、直接、第２の配線層を形成してもよい。また、
シリコン酸化膜１８上に残っている欠陥を除去するため
に、シリコン酸化膜１８の表面をフッ化水素酸水溶液な
どによりエッチングし、その後、その上に、第２の配線
層を形成してもよい。
【００６５】また、シリコン酸化膜１８の上に残される
欠陥の除去を目的として、図１７に示すように、ＣＭＰ
法によるエッチングの後、シリコン酸化膜１８の上に、
さらに、シリコン酸化膜２１を積み重ねてもよい。
【００６６】なお、本実施例において、第１の配線層１
５の厚みとシリコン酸化膜１８のエッチング量は等しく
なければならないが、その他の値は、上述した値に限定
されるものではない。また、本実施例では、エッチング
の方法として、ＲＩＥ法を用いた場合を例示したが、フ
ッ化水素酸水溶液などを用いるエッチング方法でもよ
い。
【００６７】本実施例では、実施例１の場合ほど、エッ
チングや研磨に対するプロセスマージンがないという欠
点、また、リンを含まないシリコン酸化膜を用いてお
り、ひいては、研磨速度が遅いため、エッチングに要す
る時間も長くかかるという欠点がある。しかし、実施例
１に比べて、工程数が少ないという利点を有する。実施例３ 本実施例では、ＣＭＰ法によってエッチングする層間絶
縁膜として、シリコン酸化膜とＰＳＧ膜が用いられる。
図１８〜図２１は、実施例３に係る製造方法の順序の各
工程における半導体装置の部分断面図である。
【００６８】第１の配線層１５を覆うように、シリコン
基板１の上に、膜厚０．３μｍ程度のシリコン酸化膜１
８を形成する。このとき、シリコン基板１の上に、大規
模に水平方向に広がる凸パターン８３と、凹部８４が形
成される。大規模に水平方向に広がる凸パターン８３を
覆うように、かつ凹部８４を埋めるように、シリコン基
板１の上に膜厚０．７μｍ程度のＰＳＧ膜２０を形成す
る。これによって、大規模に水平方向に広がる凸部６８
と、凹部８９が形成される。
【００６９】実施例１と同様に、フォトレジストパター
ンを、ＰＳＧ膜２０の上に形成し（図示せず）、その
後、該フォトレジストパターンをマスクに用いて、ＰＳ
Ｇ膜２０をエッチングすることによって、図１９に示す
半導体装置を得る。図１８と図１９を参照して、このエ
ッチングによって、大規模に水平方向に広がる凸部６８
は、１００μｍ以下の幅を有するリング状のＰＳＧ膜８
８に変換される。ＰＳＧ膜２０のエッチング量は、第１
の配線層１５の厚みと同じように設定する。
【００７０】図１９と図２０を参照して、ＣＭＰ法を用
いて、平坦部で０．２〜０．５μｍ程度の研磨量になる
ように、ＰＳＧ膜２０を研磨すると、図のように、半導
体装置の表面は平坦化される。
【００７１】図２１を参照して、さらに、膜厚０．６μ
ｍ程度のシリコン酸化膜２１を、シリコン基板１の上に
形成することにより、第２の層間絶縁膜２７が完成す
る。
【００７２】本実施例では、第２の層間絶縁膜２７をシ
リコン酸化膜１８，２１とＰＳＧ膜２０で形成してい
る。第２の層間絶縁膜をシリコン酸化膜のみで構成する
場合（実施例２）に比べて、工程数は多いが、ＰＳＧ膜
はエッチングレートも研磨速度も大きいため、生産性が
向上するという効果を奏する。
【００７３】なお、上記実施例１，２，３においては、
第２の層間絶縁膜２７の形成方法について説明した。し
かし、この発明はこれに限られるものでなく、図１に示
すすべての層間絶縁膜１７，２７，３７，４７に、本発
明を適用することができる。
【００７４】また、上記実施例では、ＣＭＰ法によって
エッチングを行なう層間絶縁膜として、ＰＳＧ膜を例示
したが、この発明はこれに限られるものでなく、ＢＰＳ
Ｇ膜を用いてもよい。
【００７５】また微細加工の観点から、必ずしも完全に
平坦化する必要がない場合には、上記第１、第２、第３
および第４の層間絶縁膜の、いずれかのみに、本発明を
適用してもよい。
【００７６】また上記実施例では、大規模に水平方向に
広がる凸部の外周部の上に、１００μｍ以下の幅を有す
るリング状の絶縁膜を形成する場合を例示したが、この
発明は、これに限られるものでなく、１〜５００μｍの
範囲内であれば、実施例と同様の効果を奏する。
【００７７】また、上記の実施例の中で述べられた膜厚
は、配線層の厚みや層間絶縁膜の仕上がり膜厚にも依存
するので、上記値に限定されるものではない。
【００７８】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、絶縁膜の表面の、半導
体基板の表面からの、高さのばらつきが、±０．３μｍ
以内にされているので、その表面が平坦化された半導体
装置となる。
【００７９】この発明の第２の局面に従う、半導体装置
の製造方法によれば、まず、水平方向に広がる凸部は、
１〜５００μｍの幅を有するリング状の絶縁膜に変換さ
れる。その後、該絶縁膜をＣＭＰ法によってエッチング
するので、水平方向に広がる上記凸部は完全に除去され
る。その結果、その表面が平坦化された半導体装置が得
られる。また、この方法によると、寸法変動や重ね合わ
せずれに対する余裕が大きくなるため、歩留り低下を最
小限に抑えることができる。さらに、レジストのパター
ン形成やエッチングに関して、微細加工技術を必要とし
ないので、比較的安価な露光投影装置ならびにエッチン
グ手段を用いることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置の断面図で
ある。
【図２】実施例１に係る半導体装置の製造方法の順序の
第１の工程における半導体装置の断面図である。
【図３】実施例１に係る半導体装置の製造方法の順序の
第２の工程における半導体装置の断面図である。
【図４】実施例１に係る半導体装置の製造方法の順序の
第３の工程における半導体装置の部分断面図である。
【図５】実施例１に係る半導体装置の製造方法の順序の
第４の実施例に係る半導体装置の断面図であり、図６の
Ａ−Ａ線に沿う断面図である。
【図６】図５に示す半導体装置の平面図である。
【図７】実施例１に係る半導体装置の製造方法の順序の
第５の工程における半導体装置の断面図である。
【図８】図７における、大規模に水平方向に広がる凸部
から得られるリング状のＰＳＧ膜の斜視図である。
【図９】図９（ａ）は、図４（ｂ）における、ＩＸ−Ｉ
Ｘ線に沿う断面図である。図９（ｂ）は図８におけるＩ
Ｘ−ＩＸ線に沿う断面図である。
【図１０】実施例１に係る半導体装置の製造方法の順序
の第６の工程における半導体装置の断面図である。
【図１１】凸部の短辺の寸法が大きい場合（ａ）と小さ
い場合（ｂ）の、ＣＭＰ法による研磨時間と、その凸部
の形状の変化の関係を示す図である。
【図１２】実施例１に係る半導体装置の製造方法の順序
の第７の工程における半導体装置の断面図である。
【図１３】実施例２に係る製造方法の順序の第１の工程
における半導体装置の断面図である。
【図１４】実施例２に係る製造方法の順序の第２の工程
における半導体装置の断面図である。
【図１５】実施例２に係る製造方法の順序の第３の工程
における半導体装置の断面図である。
【図１６】実施例２に係る製造方法の順序の第４の工程
における半導体装置の断面図である。
【図１７】実施例２に係る製造方法の順序の第５の工程
における半導体装置の断面図である。
【図１８】実施例３に係る製造方法の順序の第１の工程
における半導体装置の断面図である。
【図１９】実施例３に係る製造方法の順序の第２の工程
における半導体装置の断面図である。
【図２０】実施例３に係る製造方法の順序の第３の工程
における半導体装置の断面図である。
【図２１】実施例３に係る製造方法の順序の第４の工程
における半導体装置の断面図である。
【図２２】従来の半導体装置の断面図である。
【図２３】化学的機械的研磨法の概念を示す図である。
【図２４】化学的機械的研磨法を用いて平坦化した層間
絶縁膜を有する、従来の半導体装置の断面図である。
【図２５】シリコンウェハの平面図である。
【図２６】シリコンウェハの表面に形成されたチップの
拡大図である。
【図２７】初期の凸部の高さと、研磨後の凸部の高さの
比である相対段差（Ｈ／Ｈ0 ）を説明するための図であ
る。
【図２８】相対段差と、平坦部上での研磨量との関係図
である。
【図２９】図２９（ａ）は、凸部の短辺の寸法と、相対
段差を１／ｅにするために要する研磨量Ｒとの関係図で
ある。図２９（ｂ）は、凸部の長辺の寸法と相対段差を
１／ｅにするために要する研磨量Ｒとの関係図である。
図２９（ｃ）は凸部の平面積と、相対段差を１／ｅにす
るために要する研磨量Ｒとの関係図である。
【図３０】従来のＣＭＰ法の第１の工程における半導体
装置の断面図である。
【図３１】従来のＣＭＰ法の第２の工程における半導体
装置の断面図である。
【図３２】従来のＣＭＰ法の第３の工程における半導体
装置の断面図である。
【図３３】従来のＣＭＰ法の第４の工程における半導体
装置の断面図である。
【図３４】従来のＣＭＰ法の第１の問題点を説明するた
めの図である。
【図３５】従来のＣＭＰ法の第２の問題点を説明するた
めの図である。
【符号の説明】
１ シリコン基板 １６ 配線密度の高い領域 ２６ 配線密度の低い領域 ２７ 第２の層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/306 Ｑ 21/90 Ｐ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上に設けられた、水平方向に広がる配
    線密度の高い部分と、配線密度の低い部分と、 前記配線密度の高い部分および前記配線密度の低い部分
    を覆うように、前記半導体基板の上に設けられた層間絶
    縁膜と、を備え、 前記層間絶縁膜の表面の、前記半導体基板の表面から
    の、高さのばらつきは、±０．３μｍ以内にされてい
    る、表面が平坦化された半導体装置。
  2. 【請求項２】 前記配線密度の高い部分において、前記
    層間絶縁膜は下から順に積層されたシリコン酸化膜、シ
    リコン窒化膜およびシリコン酸化膜とからなり、 前記配線密度の低い部分において、前記層間絶縁膜は、
    下から順に形成されたシリコン酸化膜、シリコン窒化
    膜、ＰＳＧ膜およびシリコン酸化膜とからなる、請求項
    １に記載の、表面が平坦化された半導体装置。
  3. 【請求項３】 前記配線密度の高い部分において、前記
    層間絶縁膜はシリコン酸化膜からなり、 前記配線密度の低い部分において、前記層間絶縁膜は、
    下から順に形成されたシリコン酸化膜、ＰＳＧ膜および
    シリコン酸化膜とからなる、請求項１に記載の、表面が
    平坦化された半導体装置。
  4. 【請求項４】 水平方向に広がる平坦部と該平坦部を取
    囲む外周部とからなる凸パターンと、凹部とがその上に
    形成された半導体基板を準備する第１工程と、 前記凸パターンを覆うように、かつ前記凹部を埋めるよ
    うに、前記半導体基板の上に、絶縁膜を形成する第２工
    程と、 少なくとも、前記凸パターンの前記外周部の上に、１〜
    ５００μｍの幅を有するリング状の絶縁膜が残るよう
    に、前記絶縁膜の、前記凸パターンの前記平坦部の上に
    位置する部分を選択的にエッチング除去する第３工程
    と、 前記半導体基板の上に残された前記絶縁膜を化学的機械
    的研磨法によって研磨し、それによって当該半導体装置
    の表面を平坦化する第４工程と、を備えた、表面が平坦
    化された半導体装置の製造方法。
  5. 【請求項５】 前記第３工程におけるエッチングは、前
    記リング状の絶縁膜の幅が１〜１００μｍになるように
    行なわれる、請求項４に記載の、表面が平坦化された半
    導体装置の製造方法。
  6. 【請求項６】 前記凸パターンの平面形状は、実質的に
    四角形であり、 前記四角形の最も短い辺の長さは１００μｍ以上であ
    る、請求項４に記載の、表面が平坦化された半導体装置
    の製造方法。
  7. 【請求項７】 前記第２工程における絶縁膜の形成に先
    立ち、前記凸パターンの表面をシリコン窒化膜で覆う、
    請求項４に記載の、表面が平坦化された半導体装置の製
    造方法。
  8. 【請求項８】 前記絶縁膜はシリコン酸化膜を含む、請
    求項４に記載の、表面が平坦化された半導体装置の製造
    方法。
  9. 【請求項９】 前記絶縁膜は、リンが添加されたシリコ
    ン酸化膜を含む、請求項４に記載の、表面が平坦化され
    た半導体装置の製造方法。
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