JPH07235680A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07235680A JPH07235680A JP6025800A JP2580094A JPH07235680A JP H07235680 A JPH07235680 A JP H07235680A JP 6025800 A JP6025800 A JP 6025800A JP 2580094 A JP2580094 A JP 2580094A JP H07235680 A JPH07235680 A JP H07235680A
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- Japan
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- gate electrode
- region
- thin film
- film transistor
- tft
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 製造工程を煩雑化することなしに、低リーク
電流のＴＦＴを提供する。 【構成】 多結晶シリコンをチャネルに有するトップゲ
ート型薄膜トランジスタにおいて、ソース・ドレイン領
域にイントリンシック領域、低不純物濃度領域、高不純
物濃度領域を有する薄膜トランジスタをゲート電極を同
一のマスクを用いて、２回のエッチング工程と、１回の
不純物注入工程で形成する薄膜トランジスタの製造方
法。
電流のＴＦＴを提供する。 【構成】 多結晶シリコンをチャネルに有するトップゲ
ート型薄膜トランジスタにおいて、ソース・ドレイン領
域にイントリンシック領域、低不純物濃度領域、高不純
物濃度領域を有する薄膜トランジスタをゲート電極を同
一のマスクを用いて、２回のエッチング工程と、１回の
不純物注入工程で形成する薄膜トランジスタの製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジタの製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】プラズマ、発光ダイオード、液晶等の表
示デバイスは、表示部の薄型化が可能であり、事務機器
やコンピュータ等の表示装置あるいは特殊な表示装置へ
の用途として要求が高まっている。
示デバイスは、表示部の薄型化が可能であり、事務機器
やコンピュータ等の表示装置あるいは特殊な表示装置へ
の用途として要求が高まっている。
【０００３】これらの中で、非晶質であるアモルファス
・シリコン（ａ−Ｓｉ）または結晶を持ったシリコン
（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜トラン
ジスタ（ＴＦＴ）をスイッチング素子としてマトリック
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
・シリコン（ａ−Ｓｉ）または結晶を持ったシリコン
（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜トラン
ジスタ（ＴＦＴ）をスイッチング素子としてマトリック
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
【０００４】特にｐｏｌｙ−Ｓｉを用いたＴＦＴは、ａ
−ＳｉＴＦＴよりも移動度が１０から１００倍程度高
く、その利点を利用して画素スイッチング素子して用い
るだけでなく、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを
用いて、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に同
時に形成する駆動回路一体型ＴＦＴ−ＬＣＤの研究開発
が盛んに行われている。
−ＳｉＴＦＴよりも移動度が１０から１００倍程度高
く、その利点を利用して画素スイッチング素子して用い
るだけでなく、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを
用いて、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に同
時に形成する駆動回路一体型ＴＦＴ−ＬＣＤの研究開発
が盛んに行われている。
【０００５】ｐｏｌｙ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴ
に比べ移動度は高いが、他方リーク電流（ＴＦＴがＯＦ
Ｆのとき流れてしまうリーク電流）がａ−ＳｉＴＦＴに
比べ高いという難点がある。駆動回路を構成する場合に
は、特に問題にならないが画素スイッチングに用いた場
合は、画質劣化の原因となる。
に比べ移動度は高いが、他方リーク電流（ＴＦＴがＯＦ
Ｆのとき流れてしまうリーク電流）がａ−ＳｉＴＦＴに
比べ高いという難点がある。駆動回路を構成する場合に
は、特に問題にならないが画素スイッチングに用いた場
合は、画質劣化の原因となる。
【０００６】そのため、画素に用いるｐｏｌｙ−ＳｉＴ
ＦＴには、さまざまに構造上に工夫をこらしたものがあ
る。その一例として、オフセット構造を持ったＴＦＴを
製造する場合、ソースドレイン領域、オフセット領域を
形成するために、フォトリソグラフィー工程が２回必要
である。従って露光のために少くとも２つのマスクが必
要であり、それに共うＰＥＰ工程等の露光工程も夫々必
要となり、工程が煩雑化するという問題があった。
ＦＴには、さまざまに構造上に工夫をこらしたものがあ
る。その一例として、オフセット構造を持ったＴＦＴを
製造する場合、ソースドレイン領域、オフセット領域を
形成するために、フォトリソグラフィー工程が２回必要
である。従って露光のために少くとも２つのマスクが必
要であり、それに共うＰＥＰ工程等の露光工程も夫々必
要となり、工程が煩雑化するという問題があった。
【０００７】
【発明が解決しようとする課題】従来の薄膜トランジタ
の製造方法は、リーク電流の低減化に有利なオフセット
構造を有するものの、少くとも２つのマスクを必要とす
る２回の露光工程が必要で工程が煩雑化する問題があっ
た。
の製造方法は、リーク電流の低減化に有利なオフセット
構造を有するものの、少くとも２つのマスクを必要とす
る２回の露光工程が必要で工程が煩雑化する問題があっ
た。
【０００８】本発明は上記問題点に鑑みてなされたもの
で、１回の露光工程でオフセット構造を形成でき、製造
工程数を簡略化した薄膜トランジスタの製造方法の提供
を目的とする。
で、１回の露光工程でオフセット構造を形成でき、製造
工程数を簡略化した薄膜トランジスタの製造方法の提供
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は絶縁基板上に半導体層を形成する工程と、
この半導体層上に底面が広がったゲート電極を形成する
工程と、このゲート電極をマスクとして前記半導体層に
不純物を導入しソース・ドレイン領域を形成する工程
と、前記ゲート電極の側面をエッチングする工程とを具
備することを特徴とする薄膜トランジスタの製造方法を
提供するものである。ここで、半導体はIV族半導体やII
I-VI族等の化合物半導体であっても良いが、液晶表示装
置に使用した際の画質向上面からシリコンが好ましい。
に、本発明は絶縁基板上に半導体層を形成する工程と、
この半導体層上に底面が広がったゲート電極を形成する
工程と、このゲート電極をマスクとして前記半導体層に
不純物を導入しソース・ドレイン領域を形成する工程
と、前記ゲート電極の側面をエッチングする工程とを具
備することを特徴とする薄膜トランジスタの製造方法を
提供するものである。ここで、半導体はIV族半導体やII
I-VI族等の化合物半導体であっても良いが、液晶表示装
置に使用した際の画質向上面からシリコンが好ましい。
【００１０】
【作用】透明絶縁性基板上に、薄膜トランジスタを製造
する際、ゲート電極のエッチング工程、不純物注入工
程、再エッチング工程を、同一のマスクで行うことによ
り、サブミクロンあるいはミクロンオーダのオフセット
領域の製造工程を簡略化することができる。それにより
コストの低下、歩留まりの向上が可能となる。
する際、ゲート電極のエッチング工程、不純物注入工
程、再エッチング工程を、同一のマスクで行うことによ
り、サブミクロンあるいはミクロンオーダのオフセット
領域の製造工程を簡略化することができる。それにより
コストの低下、歩留まりの向上が可能となる。
【００１１】
【実施例】以下、本発明の詳細を図示の実施例により説
明する。 （実施例１）実施例１を図１に従い説明する。図１には
ｎチャネルコプラナ型ＴＦＴの製造工程を示している。
明する。 （実施例１）実施例１を図１に従い説明する。図１には
ｎチャネルコプラナ型ＴＦＴの製造工程を示している。
【００１２】最初にガラス基板・石英基板等からなる透
光性絶縁基板１０１上にＣＶＤ法によりバッファ層とな
るＳｉＯｘ膜１０２を１００ｎｍ程度被着する。さらに
ＣＶＤ法によりａ−Ｓｉ：Ｈ膜を５０ｎｍ被着し、４５
０度で１時間炉アニールを行った後、例えばＸｅＣｌエ
キシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再結
晶化させｐｏｌｙ−Ｓｉ膜１０３を形成する。その後、
フォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜１０３を
パターニング、エッチングし、島状に加工する（図１
(a) ）。
光性絶縁基板１０１上にＣＶＤ法によりバッファ層とな
るＳｉＯｘ膜１０２を１００ｎｍ程度被着する。さらに
ＣＶＤ法によりａ−Ｓｉ：Ｈ膜を５０ｎｍ被着し、４５
０度で１時間炉アニールを行った後、例えばＸｅＣｌエ
キシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再結
晶化させｐｏｌｙ−Ｓｉ膜１０３を形成する。その後、
フォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜１０３を
パターニング、エッチングし、島状に加工する（図１
(a) ）。
【００１３】次に、ＣＶＤ法によりゲート絶縁膜として
ＳｉＯｘ膜１０４を１００ｎｍ被着した後、ゲート電極
として例えば燐ドープａ−Ｓｉ膜１０５を４００ｎｍ被
着する（図１(b) ）。
ＳｉＯｘ膜１０４を１００ｎｍ被着した後、ゲート電極
として例えば燐ドープａ−Ｓｉ膜１０５を４００ｎｍ被
着する（図１(b) ）。
【００１４】フォトリソグラフィによりレジスト、感光
性ポリイミド１０６等をパターニングした後に、ゲート
電極１０７ａを例えばＣＤＥ法等によりθ1 ＝２５°の
角度がつくようにエッチングを行う（図１(c) ）。
性ポリイミド１０６等をパターニングした後に、ゲート
電極１０７ａを例えばＣＤＥ法等によりθ1 ＝２５°の
角度がつくようにエッチングを行う（図１(c) ）。
【００１５】次にレジスト、ポリイミド等の剥離を行わ
ず、イオン注入、イオンドーピング法により燐を注入す
る。イオン注入法の場合、例えば加速電圧は１００ｋｅ
Ｖ、ドーズ量は５×１０15ｃｍ-2とする。燐イオンは上
部にゲート電極が存在しないソース・ドレイン領域１０
８には燐イオンがヘビードープされる。この領域に電気
的に隣接してゲートテーパ端部を通過して燐イオンが注
入される領域、つまりライトリィドープされた領域１０
９、さらに隣接して膜厚が２１５ｎｍ以上あるテーパ部
直下の活性層領域、すなわちイントリンシックＳｉのま
まである領域１１０が得られる（図１(d) ）。
ず、イオン注入、イオンドーピング法により燐を注入す
る。イオン注入法の場合、例えば加速電圧は１００ｋｅ
Ｖ、ドーズ量は５×１０15ｃｍ-2とする。燐イオンは上
部にゲート電極が存在しないソース・ドレイン領域１０
８には燐イオンがヘビードープされる。この領域に電気
的に隣接してゲートテーパ端部を通過して燐イオンが注
入される領域、つまりライトリィドープされた領域１０
９、さらに隣接して膜厚が２１５ｎｍ以上あるテーパ部
直下の活性層領域、すなわちイントリンシックＳｉのま
まである領域１１０が得られる（図１(d) ）。
【００１６】次にレジスト・ポリイミド等の剥離を行わ
ず、ＣＤＥ法によるエッチング時に用いたままの状態で
さらに、ＲＩＥ法の異方性エッチング時のマスクとして
使用する。ＲＩＥ法によりθ2 ＝８７度のテーパ角でゲ
ート電極を再エッチングすると約６００ｎｍのオフセッ
ト領域１１０と、約４６０ｎｍのＬＤＤ領域１０９が形
成できる。このときの活性層及びゲート電極の状態につ
いて記載する。ゲート電極の再エッチングによりゲート
電極１０７ｂ長は短くなり、それにともないチャネル領
域はやや短くなる。チャネルに隣接して前記ライトリィ
ドープ（ＬＤＤ）領域１０９、イントリンシックＳｉ領
域（オフセット領域）１１０がソース・ドレイン領域の
一部として加わる（図１(e) ）。
ず、ＣＤＥ法によるエッチング時に用いたままの状態で
さらに、ＲＩＥ法の異方性エッチング時のマスクとして
使用する。ＲＩＥ法によりθ2 ＝８７度のテーパ角でゲ
ート電極を再エッチングすると約６００ｎｍのオフセッ
ト領域１１０と、約４６０ｎｍのＬＤＤ領域１０９が形
成できる。このときの活性層及びゲート電極の状態につ
いて記載する。ゲート電極の再エッチングによりゲート
電極１０７ｂ長は短くなり、それにともないチャネル領
域はやや短くなる。チャネルに隣接して前記ライトリィ
ドープ（ＬＤＤ）領域１０９、イントリンシックＳｉ領
域（オフセット領域）１１０がソース・ドレイン領域の
一部として加わる（図１(e) ）。
【００１７】この後レジスト等の剥離を行った後、ＡＰ
ＣＶＤ法により層間絶縁膜１１１を４００ｎｍ程度被着
する（図１(f) ）。次に、例えばＸｅＣｌエキシマレー
ザアニールによりソース・ドレイン領域、ゲート電極１
０７ｂの活性化を行う。この時のレーザエネルギーは約
２００ｍＪ／ｃｍ2 とすれば、十分に活性化ができる。
レーザ活性化法を用いた場合不純物の拡散長は、たかだ
か６０ｎｍ程度であるので約５４０ｎｍ（０．５μｍ）
のオフセット領域１１０が形成される。さらに、ＬＤＤ
領域１０９とオフセット領域１１０を同時に溶融させる
ために、良好なｎ／ｉ接合を形成できることも、リーク
電流低減に寄与している（図１(g) ）。
ＣＶＤ法により層間絶縁膜１１１を４００ｎｍ程度被着
する（図１(f) ）。次に、例えばＸｅＣｌエキシマレー
ザアニールによりソース・ドレイン領域、ゲート電極１
０７ｂの活性化を行う。この時のレーザエネルギーは約
２００ｍＪ／ｃｍ2 とすれば、十分に活性化ができる。
レーザ活性化法を用いた場合不純物の拡散長は、たかだ
か６０ｎｍ程度であるので約５４０ｎｍ（０．５μｍ）
のオフセット領域１１０が形成される。さらに、ＬＤＤ
領域１０９とオフセット領域１１０を同時に溶融させる
ために、良好なｎ／ｉ接合を形成できることも、リーク
電流低減に寄与している（図１(g) ）。
【００１８】さらに、フォトリソグラフィによりコンタ
クトホールＨを開孔し（図１(h) ）、ソース・ドレイン
電極として例えばＡｌ膜をスパッタリング法により成膜
する。フォトリソグラフィ等によりソース・ドレイン電
極１１２にパターニングして、ｎチャネルコプラナ型Ｔ
ＦＴが完成する（図１(i) ）。
クトホールＨを開孔し（図１(h) ）、ソース・ドレイン
電極として例えばＡｌ膜をスパッタリング法により成膜
する。フォトリソグラフィ等によりソース・ドレイン電
極１１２にパターニングして、ｎチャネルコプラナ型Ｔ
ＦＴが完成する（図１(i) ）。
【００１９】ここでゲート電極１０７ａ、１０７ｂのテ
ーパー加工について説明を加える。ゲート電極をテーパ
エッチングする際、図２に示したようにゲート電極１０
７ａのテーパ角をθ1 度とする。次に、レジスト等の剥
離を行わずそのままゲート電極１０７ａをマスクとして
不純物を注入する。さらに、前記ゲート電極１０７ａエ
ッチング時に用いたレジスト等をマスクとし、ゲート電
極１０７ａのエッヂ部が垂直あるいは垂直に近い角度
（θ2 ）になるように再エッチングを行ってゲート電極
１０７ｂを形成する。この時、θ2 ＞θ1 なる条件でエ
ッチングすることは、言うまでもない。ゲート電極１０
７ａ、ゲート絶縁膜１０４を通過して不純物が注入され
る領域の長さ（Ｌ1 ）と、チャネル領域に隣接したイン
トリンシックポリシリコンのいわゆるオフセット領域の
長さ（Ｌ0 ）の制御は、ゲート電極１０７ａ、１０７ｂ
の膜厚、イオン加速電圧、ゲート電極テーパ部の角度
（θ1 、θ2 ）等によって制御する。この時の活性層１
０３中の平均不純物密度を図３に示す。このように、１
度の不純物注入工程で、ゲート電極端１０７ｂからの距
離により、高不純物濃度領域１０８（＞Ｌ1 ）、低不純
物濃度領域１０９（Ｌ1 ＞Ｌ0 ）、オフセット領域１１
０（Ｌ0 ＞０）の３領域を形成することができる。
ーパー加工について説明を加える。ゲート電極をテーパ
エッチングする際、図２に示したようにゲート電極１０
７ａのテーパ角をθ1 度とする。次に、レジスト等の剥
離を行わずそのままゲート電極１０７ａをマスクとして
不純物を注入する。さらに、前記ゲート電極１０７ａエ
ッチング時に用いたレジスト等をマスクとし、ゲート電
極１０７ａのエッヂ部が垂直あるいは垂直に近い角度
（θ2 ）になるように再エッチングを行ってゲート電極
１０７ｂを形成する。この時、θ2 ＞θ1 なる条件でエ
ッチングすることは、言うまでもない。ゲート電極１０
７ａ、ゲート絶縁膜１０４を通過して不純物が注入され
る領域の長さ（Ｌ1 ）と、チャネル領域に隣接したイン
トリンシックポリシリコンのいわゆるオフセット領域の
長さ（Ｌ0 ）の制御は、ゲート電極１０７ａ、１０７ｂ
の膜厚、イオン加速電圧、ゲート電極テーパ部の角度
（θ1 、θ2 ）等によって制御する。この時の活性層１
０３中の平均不純物密度を図３に示す。このように、１
度の不純物注入工程で、ゲート電極端１０７ｂからの距
離により、高不純物濃度領域１０８（＞Ｌ1 ）、低不純
物濃度領域１０９（Ｌ1 ＞Ｌ0 ）、オフセット領域１１
０（Ｌ0 ＞０）の３領域を形成することができる。
【００２０】また、ゲート電極を上記条件（θ2 ＞θ
1 ）で２回でエッチングした後、ゲート電極をマスクと
して、さらに不純物を低濃度で注入するとＬＤＤ構造を
とることもできる。
1 ）で２回でエッチングした後、ゲート電極をマスクと
して、さらに不純物を低濃度で注入するとＬＤＤ構造を
とることもできる。
【００２１】このとき、不純物を含まないｐｏｌｙ−Ｓ
ｉ領域（オフセット領域）１０４の長さ（Ｌ1 ）と、低
不純物濃度領域１０５の長さ（Ｌ0 ）の比（Ｌ1 ／Ｌ
0 ）が０．１以上であることが高い信頼性を得ることか
ら好ましい。
ｉ領域（オフセット領域）１０４の長さ（Ｌ1 ）と、低
不純物濃度領域１０５の長さ（Ｌ0 ）の比（Ｌ1 ／Ｌ
0 ）が０．１以上であることが高い信頼性を得ることか
ら好ましい。
【００２２】この製造方法によれば、オフセット領域を
形成するために新たなマスクを必要としない。従ってそ
の分の余分のＰＥＰ工程等がなくなり、大幅に工程を簡
略化することができる。
形成するために新たなマスクを必要としない。従ってそ
の分の余分のＰＥＰ工程等がなくなり、大幅に工程を簡
略化することができる。
【００２３】本発明のＴＦＴにおいては、容易にオフセ
ット構造を形成することができリーク電流を７×１０
-11 Ａ程度に低減でき、ゲート電極にテーパがついてい
るにも関わらず、前記ゲート電極直下のゲート絶縁膜中
に燐イオンが注入されずＴＦＴの信頼性が向上する。 （実施例２）本実施例が、実施例１と異なる点は、半導
体がＳｉ以外の半導体である化合物半導体のＧａＡｓで
あり、ゲート電極がＷＮｘのショットキー電極になった
ことにある。この場合、実施例１の様なゲート絶縁膜は
必要ないので、Ｓｉ基板上にＧａＡｓ層を形成してお
き、このＧａＡｓ層上にさらに形成したテーパ形状（底
面が広がった台形）のゲート電極から不純物をイオン注
入してソース・ドレイン領域を形成し、この後、ゲート
電極の側面を実施例１と同様にエッチングする。エッチ
ングした下部のＧａＡｓ層がオフセット領域となる。こ
れによって実施例１とは材料系は異なるもののＧａＡｓ
を用いたコプラナ型ＴＦＴをオフセット領域を持った構
造で実施例１と同様に形成することができる。甲第１号
証かについても、実施例１と同様に奏する事ができる。
ット構造を形成することができリーク電流を７×１０
-11 Ａ程度に低減でき、ゲート電極にテーパがついてい
るにも関わらず、前記ゲート電極直下のゲート絶縁膜中
に燐イオンが注入されずＴＦＴの信頼性が向上する。 （実施例２）本実施例が、実施例１と異なる点は、半導
体がＳｉ以外の半導体である化合物半導体のＧａＡｓで
あり、ゲート電極がＷＮｘのショットキー電極になった
ことにある。この場合、実施例１の様なゲート絶縁膜は
必要ないので、Ｓｉ基板上にＧａＡｓ層を形成してお
き、このＧａＡｓ層上にさらに形成したテーパ形状（底
面が広がった台形）のゲート電極から不純物をイオン注
入してソース・ドレイン領域を形成し、この後、ゲート
電極の側面を実施例１と同様にエッチングする。エッチ
ングした下部のＧａＡｓ層がオフセット領域となる。こ
れによって実施例１とは材料系は異なるもののＧａＡｓ
を用いたコプラナ型ＴＦＴをオフセット領域を持った構
造で実施例１と同様に形成することができる。甲第１号
証かについても、実施例１と同様に奏する事ができる。
【００２４】なお、本発明では、コプラナ型ＴＦＴにつ
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまに変形することができる。例えばソース・
ドレイン領域、チャネル領域よりもゲート電極が上にく
るＴＦＴ、例えばスタガ型ＴＦＴについても同様に実施
することができる。また、ｎチャネルまたはｐチャネル
タイプのＴＦＴに適用することができるのは言うまでも
ない。ゲート電極材料については、高融点金属、その経
過物、窒化物などが使用でき、また、ゲート絶縁膜につ
いては、窒化シリコン、窒化酸化シリコン等が使用で
き、さらには、ソース・ドレイン領域、チャネル領域に
ついては、、多結晶、非晶質の各種半導体を使用するこ
とができる。
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまに変形することができる。例えばソース・
ドレイン領域、チャネル領域よりもゲート電極が上にく
るＴＦＴ、例えばスタガ型ＴＦＴについても同様に実施
することができる。また、ｎチャネルまたはｐチャネル
タイプのＴＦＴに適用することができるのは言うまでも
ない。ゲート電極材料については、高融点金属、その経
過物、窒化物などが使用でき、また、ゲート絶縁膜につ
いては、窒化シリコン、窒化酸化シリコン等が使用で
き、さらには、ソース・ドレイン領域、チャネル領域に
ついては、、多結晶、非晶質の各種半導体を使用するこ
とができる。
【００２５】
【発明の効果】本発明により、オフセット領域を形成す
るためのフォトリソグラフィ工程を削除し、製造工程を
簡略化することができる。それによりコストの低下、歩
留まりの向上が可能となる。
るためのフォトリソグラフィ工程を削除し、製造工程を
簡略化することができる。それによりコストの低下、歩
留まりの向上が可能となる。
【図１】 本発明の実施例を工程順に示した断面図。
【図２】 本発明の実施例の要部拡大図。
【図３】 本発明の実施例を説明する図。
１０１ 基板 １０２ バッファ層 １０３ 多結晶シリコンチャネル １０４ ゲート絶縁膜 １０７ａ、１０７ｂ ゲート電極 １０８ ソース・ドレイン領域 １０９ 低不純物濃度領域 １１０ オフセット領域 １１１ 層間絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ
Claims (1)
- 【請求項１】絶縁基板上に半導体層を形成する工程と、
この半導体層上に底面が広がったゲート電極を形成する
工程と、このゲート電極をマスクとして前記半導体層に
不純物を導入しソース・ドレイン領域形成する工程と、
前記ゲート電極の側面をエッチングする工程とを具備す
ることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02580094A JP3398453B2 (ja) | 1994-02-24 | 1994-02-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02580094A JP3398453B2 (ja) | 1994-02-24 | 1994-02-24 | 薄膜トランジスタの製造方法 |
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